JP2012019516A - イメージセンサのカラム回路およびピクセルビニング回路 - Google Patents

Abstract

【課題】ピクセル構造と関係なくビニング機能を行うことが可能であり、既存のカラム読出回路の役割とビニング回路の役割を果たし得るイメージセンサのカラム回路およびビニング回路を提供する。
【解決手段】本発明は、第１カラムラインに対する読出しを担当し、第１電流源と第１キャパシタを備える第１カラム読出回路と、第２カラムラインに対する読出しを担当し、第２電流源と第２キャパシタを備える第２カラム読出回路とを備え、ビニングモード時に、第１フェーズで前記第１カラムラインでは２以上のピクセルからデータが出力されて前記第１キャパシタに保存され、第２フェーズで前記第２カラムラインでは２以上のピクセルデータが出力されて前記第２キャパシタが保存され、第３フェーズで前記第１キャパシタと前記第２キャパシタ間に電荷が共有される。
【選択図】図３

Description

本発明は複数ピクセルのデータをビニング（ｂｉｎｎｉｎｇ）する技術に関するものである。

最近になってデジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）はインターネットを利用した映像通信の発展と共にその需要が爆発的に増加する傾向にある。さらに、カメラが装着されたＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ＣＤＭＡ（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ）端末機などのような移動通信端末機の普及が増加することによって小型カメラモジュールの需要が増加している。

カメラモジュールは基本的にイメージセンサを備える。一般的に、イメージセンサというのは光学映像（ｏｐｔｉｃａｌ ｉｍａｇｅ）を電気信号に変換させる素子をいう。このようなイメージセンサとしては電荷結合素子（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ、以下、ＣＣＤという）とＣＭＯＳイメージセンサが広く使用されている。

ＣＣＤは駆動方式が複雑であり、電力消耗が多く、製造工程時のマスク工程数が多くて工程が複雑であり、シグナルプロセシング回路（ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ｃｉｒｃｕｉｔ）をチップ内に具現することができずワンチップ（ｏｎｅ ｃｈｉｐ）化が難しいなどの種々の短所がある。これに反して、ＣＭＯＳイメージセンサは１つの単一チップ上に制御、駆動および信号処理回路のモノリシック集積化が可能であるため最近、より注目をあびている。その上、ＣＭＯＳイメージセンサは低電圧動作および低電力消耗、周辺機器との互換性および標準ＣＭＯＳ製造工程の有用性によって既存のＣＣＤに比べて潜在的に少ない費用を提供する。

技術の発達によってイメージセンサ内のピクセルの個数、すなわち解像度が高まっているが、増加するピクセル解像度は処理しなければならないデータ量の増加を誘発する。したがって種々のピクセルのデータを１つのデータにビニング（ｂｉｎｎｉｎｇ）する技術が使用されている。既存ではピクセルビニングをする時ピクセルアレイ上でビニングをしたが、この場合、特定ピクセル構造のみを使用しなければならないという制約がある。

米国特許第６８０１２５８号明細書 米国特許出願公開第２００９／００１６６２５号明細書 米国特許出願公開第２００８／０２０５７９２号明細書 米国特許第６２９２２１８号明細書

本発明は、前記した従来技術の問題を解決するために提案されたもので、ピクセル構造と関係なくビニング機能を行うことが可能であり、既存のカラム読出回路の役割とビニング回路の役割を果たし得るイメージセンサのカラム回路およびビニング回路を提供しようとすることにその目的がある。

前記した目的を達成するためのイメージセンサのカラム回路は、第１カラムラインに対する読出しを担当し、第１電流源と第１キャパシタを備える第１カラム読出回路と、第２カラムラインに対する読出しを担当し、第２電流源と第２キャパシタを備える第２カラム読出回路とを備え、ビニングモード時に、第１フェーズで前記第１カラムラインには２以上のピクセルからデータが出力されて前記第１キャパシタに保存され、第２フェーズで前記第２カラムラインには２以上のピクセルデータが出力されて前記第２キャパシタが保存され、第３フェーズで前記第１キャパシタと前記第２キャパシタ間に電荷が共有されることを特徴とすることができる。

前記ビニングモードの第１フェーズで前記第１電流源と前記第２電流源が前記第１カラムラインから電流を放電し、前記ビニングモードの第２フェーズで前記第１電流源と前記第２電流源が前記第２カラムラインから電流を放電することを特徴とすることができる。

ノーマルモード時には、前記第１カラムラインからは１つのピクセルからデータが出力されて前記第１キャパシタに保存され、前記第２カラムラインからは１つのピクセルからデータが出力されて前記第２キャパシタに保存されることを特徴とすることができる。

また、イメージセンサのカラム回路は、第１カラムラインと、第２カラムラインと、第１キャパシタと、第２キャパシタと、前記第１カラムラインと第１ノードを連結する第１スイッチと、前記第２カラムラインと第２ノードを連結する第２スイッチと、前記第１ノードに連結された第１電流源と、前記第２ノードに接続された第２電流源と、前記第１キャパシタと前記第１ノードを連結する第３スイッチと、前記第２キャパシタと前記第２ノードを連結する第４スイッチと、前記第１ノードと第２ノードを連結する第５スイッチとを備えることができる。

ビニングモードの第１フェーズで、前記第１カラムラインでは２以上のピクセルからデータが出力されて前記第１スイッチと前記第３スイッチと前記第５スイッチがターンオンされ、前記ビニングモードの第２フェーズで、前記第２カラムラインでは２以上のピクセルからデータが出力されて前記第２スイッチと前記第４スイッチと前記第５スイッチがターンオンされ、前記ビニングモードの第３フェーズで、前記第５スイッチがターンオンされることを特徴とすることができる。

ノーマルモード時には前記第１、２、３、４スイッチがターンオンされ、前記第１カラムラインでは１つのピクセルからデータが出力され、前記第２カラムラインでは１つのピクセルからデータが出力されることを特徴とすることができる。

また、イメージセンサのピクセルビニング回路は、第１フェーズで第１カラムラインから２以上のピクセルデータを伝達され、第２フェーズで第２カラムラインから２以上のピクセルデータを伝達されるデータノードと、前記第１フェーズと前記第２フェーズで前記データノードの電荷を放電する放電部と、前記第１フェーズと前記第３フェーズで前記データノードに連結される第１キャパシタと、前記第２フェーズと前記第３フェーズで前記データノードに連結される第２キャパシタとを備えることができる。

本発明によれば、２個のカラム読出回路を利用する簡単な構造でノーマルモードとビニングモードで動作する回路を具現することが可能となり、回路の面積を減らすことができるという長所がある。

また、本発明によれば、ピクセルアレイ内部でビニング動作がなされるのではなく周辺回路部分でビニング動作が成り立つので、ピクセルの構造と関係がなくビニング動作を遂行することが可能だという長所がある。

また、ビニング動作時に電流源の電流値を変更せず、周辺カラムの電流源を共に使用する方式を使用することによって、ピクセルデータの正確なセンシングを保障するという長所がある。

イメージセンサのピクセルアレイと周辺部を示した図である。 １つのデータにビニングされる４個のピクセルを詳細に示した図である。 カラム回路１３０の一実施形態の構成図である。 カラム回路１３０のビニングモード動作を説明するための図であり、１フェーズの動作を表す。 カラム回路１３０のビニングモード動作を説明するための図であり、２フェーズの動作を表す。 カラム回路１３０のビニングモード動作を説明するための図であり、３フェーズの動作を表す。 カラム回路１３０のノーマルモード動作を説明するための図である。 本発明に係るビニング回路の一実施形態の構成図である。

以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように詳細に説明するために、本発明の好ましい実施形態を添付図面を参照して説明する。

図１はイメージセンサのピクセルアレイと周辺部を示した図である。
図１を参照すれば、イメージセンサは複数のピクセルが備えられたピクセルアレイ１１０、ピクセルデータを出力するロー（ｒｏｗ：行）を選択するローデコーダ１２０、カラム（ｃｏｌｕｍｎ）ラインに出力されるデータを読出すためのカラム回路１３０、カラム回路１３０によって読出されたデータをアナログデジタル変換するアナログデジタル変換器１４０、およびビニング（ｂｉｎｎｉｎｇ）モードまたはノーマル（ｎｏｒｍａｌ）モードを選択するモードセレクタ１５０を備える。

ピクセルアレイ１００には複数個のピクセルが備えられるが、各々のピクセルはＲ（ｒｅｄ、赤色）、Ｇ（ｇｒｅｅｎ、緑色）、Ｂ（ｂｌｕｅ、青色）のうち、１つの色を感知するように構成され、Ｇを感知するピクセルは他の色を感知するピクセルより２倍多く備えられるのが一般的である。ピクセルのビニング動作は同一の色を感知する隣接したピクセルのデータに対してなされる。例えば、２×２方式でピクセルをビニングする場合に図面に斜線で表示されたＲピクセルに対してビニング動作がなされる。

ローデコーダ１２０は、ピクセルアレイ１００からピクセルデータを出力するローを選択する。ローデコーダ１２０は、ノーマル動作時には選択された１個のローからピクセルデータが出力されるように制御し、ビニング動作時にはビニングする２以上のローからピクセルデータが出力されるように制御する。

カラム回路１３０は、カラムラインに出力されるピクセルデータを読出すための回路であるが、本発明のカラム回路１３０は、ノーマルモードでの読出し動作以外にビニングモードでのビニング動作を支援する。カラム回路に対する詳細な説明は図と共に後述する。

アナログデジタル変換器１４０は、カラム回路１３０によって読出されたデータ（またはビニングされたデータ）をデジタルに変換する。

図２は、１つのデータにビニングされる４個のピクセルを詳細に示した図である。
先に説明したように、ピクセルビニングは同一の色の隣接したピクセル同士でなされるため、（ロー、カラム）を基準として（ｉ、ｊ）ピクセル２１０、（ｉ＋２、ｊ）ピクセル２２０、（ｉ、ｊ＋２）ピクセル２３０、（ｉ＋２、ｊ＋２）ピクセル２４０が併合される。

（ｉ、ｊ）ピクセル２１０を参照してピクセル内部の構成に対して調べてみることにする。ピクセル２１０は、フォトダイオードＰＤとフローティングディフュージョンＦＤと、４個のトランジスタＴ０〜Ｔ３を備える。４個のトランジスタＴ０〜Ｔ３は、送信信号Ｔｘに応答してフォトダイオードＰＤから集束された光電荷（ｐｈｏｔｏ−ｇｅｎｅｒａｔｅｄ ｃｈａｒｇｅ）をフローティングディフュージョンＦＤ領域に運送するためのトランスファートランジスタＴ０、リセット信号Ｒｘに応答して所望する値にフローティングディフュージョン領域ＦＤの電位をセッティングして電荷を排出しフローティングディフュージョンＦＤ領域をリセットさせるためのリセットトランジスタＴ１、フローティングディフュージョンＦＤ領域に蓄積された電荷に応じて動作し、バッファ増幅器（ｂｕｆｆｅｒ ａｍｐｌｉｆｉｅｒ）の役割をするドライブトランジスタＴ２、および、ローラインＳｘ＿ｉの制御によるスイッチングでドライブトランジスタＴ２の駆動によるピクセルデータをカラムラインＣＬ＿ｊに伝達するための選択トランジスタＴ３を備える。ローラインＳｘ＿ｉは、選択されると「Ｈ」の値を有し、選択されなければ「Ｌ」の値を有する。

ノーマル動作時にピクセルアレイ内から１つのローが選択される。すなわち、ローデコーダ１２０は、複数個のローラインＳｘ＿０〜Ｓｘ＿Ｎのうちから１つのローラインのみを「Ｈ」レベルを有するようにする。例えば、ｉ番目ローが選択されるとローラインＳｘ＿ｉが「Ｈ」レベルを有し、残りローラインはすべて「Ｌ」レベルを有する。同様にｉ＋２番目ローが選択されるとローラインＳｘ＿ｉ＋２が「Ｈ」レベルを有し、残りローラインはすべて「Ｌ」レベルを有する。

ビニング動作時には２以上のローラインが選択される。すなわち、ローデコーダはビニング対象であるピクセルに対応されるローラインを同時に「Ｈ」レベルを有するようにする。したがってピクセル２１０とピクセル２２０がビニングされる場合と、ピクセル２３０とピクセル２４０がビニングされる場合にローラインＳｘ＿ｉとローライン（Ｓｘ＿ｉ＋２）が同時に「Ｈ」レベルになる。

図３はカラム回路１３０の一実施形態の構成図である。
図３に示されたように、カラム回路１３０は、第１キャパシタＣ１と、第２キャパシタＣ２と、第１カラムラインＣＬ＿ｊと第１ノードＡを連結する第１スイッチＬＳＷ０と、第２カラムラインＣＬ＿ｊ＋２と第２ノードＢを連結する第２スイッチＬＳＷ１と、第１ノードＡに連結された第１電流源３１１と、第２ノードＢに連結された第２電流源３１２と、第１キャパシタＣ１と第１ノードＡを連結する第３スイッチＳＳＷ０と、第２キャパシタＣ２と第２ノードＢを連結する第４スイッチＳＳＷ１と、第１ノードＡと第２ノードＢを連結する第５スイッチＡＶ０とを備える。

第１カラム読出回路３１０は、第１カラムラインＣＬ＿ｊに対する読出しを担当する回路であり、第２カラム読出回路３２０は、第２カラムラインＣＬ＿ｊ＋２に対する読出しを担当する回路である。第１カラム読出回路３１０と第２カラム読出回路３２０によってノーマルモードおよびビニングモードでのデータ読出し動作がなされる。

参考として、第１キャパシタＣ１と第２キャパシタＣ２が連結されるラインＣＭＬはコモンモードレベルを有するラインである。

図３ではカラム回路において２個のカラムラインに対応される部分のみを示したが、残りカラムラインに対応する部分も図３と同一に構成されるは当然である。

図４Ａ、図４Ｂ、図４Ｃは、カラム回路１３０のビニングモード動作を説明するための図であり、図４Ａは１フェーズ、図４Ｂは２フェーズ、図４Ｃは３フェーズの動作を表す。

（１）ビニングモード第１フェーズ（ｐｈａｓｅ）動作
ビニングモードの第１フェーズでは第１スイッチＬＳＷ０、第３スイッチＳＳＷ０、および第５スイッチＡＶ０がターンオンされ、図４Ａのような連結状態となる。また、電流源３１１、３１２を活性化させるための活性化信号ＥＮが活性化する。

第１フェーズで第１カラムラインＣＬ＿ｊでは、（ｉ、ｊ）ピクセル２１０と（ｉ＋２、ｊ）ピクセル２２０のデータが出力され、２個のピクセル２１０、２２０のデータは第１キャパシタＣ１に保存される。第１カラムラインＣＬ＿ｊによって２個のピクセル２１０、２２０のデータが出力されるため、第１カラムラインＣＬ＿ｊのデータを第１キャパシタＣ１に保存するためには２Ｉ（Ｉは１つのピクセルデータを読出すのに必要な電流）の分だけ電流が流れなければならないが、第１フェーズでは第１電流源３１１と第２電流源３２１がすべて第１カラムラインＣＬ＿ｊに連結されるため、このような電流条件が満足されうる。

（２）ビニングモード第２フェーズ動作
ビニングモードの第２フェーズでは第２スイッチＬＳＷ１、第４スイッチＳＳＷ１、および第５スイッチＡＶ０がターンオンされ、図４Ｂのような連結状態となる。また、電流源３１１、３２１を活性化させるための活性化信号ＥＮが活性化される。

第２フェーズで第２カラムラインＣＬ＿ｊ＋２では、（ｉ、ｊ＋２）ピクセル２３０と（ｉ＋２、ｊ＋２）ピクセル２４０のデータが出力されて、２個のピクセル２３０、２４０のデータは第２キャパシタＣ２に保存される。第２カラムラインＣＬ＿ｊ＋２によって２個のピクセル２３０、２４０のデータが出力されるため第２カラムラインＣＬ＿ｊ＋２のデータを第２キャパシタＣ２に保存するためには２Ｉの分だけ電流が流れなければならないが、第２フェーズで第１電流源３１１と第２電流源３２１がすべて第２カラムラインＣＬ＿ｊ＋２に連結されるため、このような電流条件が満足されうる。

（３）ビニングモード第３フェーズ動作
ビニングモードの第３フェーズでは第５スイッチＡＶ０がターンオンされ、図４Ｃのような連結状態となる。また、電流源３１１、３２１を活性化させるための活性化信号ＥＮは非活性化される。

第３フェーズでは第１キャパシタＣ１と第２キャパシタＣ２間に電荷の共有が起きる。したがって、結局、第１〜第４ピクセル２１０〜２４０のデータをビニングしたデータが第１キャパシタＣ１と第２キャパシタＣ２に保存される。

第１キャパシタＣ１と第２キャパシタＣ２に保存されたビニングデータはアナログデジタル変換によってデジタル値に変換される（アナログデジタル変換器は図に図示していない）。

前記した実施形態では２×２ビニングを例示したが、本発明が２×２ビニングにのみ使用されうるものではない。例えば、３×３ビニングに本発明を利用する場合に、第１〜３カラムラインで各々３個のピクセルデータを出力させて、３個のデータ読出回路の制御によって３×３ビニングを行うことができるものである。

図５はカラム回路１３０のノーマルモード動作を説明するための図である。
ノーマルモード動作時には第１スイッチＬＳＷ０、第２スイッチＬＳＷ１、第３スイッチＳＳＷ０、および第４スイッチＳＳＷ１がターンオンされ、電流源３１１、３２１を活性化させるための活性化信号が活性化する。

第１カラムラインＣＬ＿ｊから１つのピクセルデータが出力されて第１キャパシタＣ１に保存され、第２カラムラインＣＬ＿ｊ＋２から１つのピクセルデータが出力されて第２キャパシタＣ２に保存される。そして第１キャパシタＣ１に保存されたデータと第２キャパシタＣ２に保存されたデータは各々アナログデジタル変換されてデジタル値に変換される。

すなわち、ノーマルモードでは第１カラム読出回路３１０と第２カラム読出回路３２０が各々別途に動作して自己に対応されるカラムＣＬ＿ｊ、ＣＬ＿ｊ＋２に出力されるデータを読出す。

図６は本発明に係るビニング回路の一実施形態の構成図である。
図６のビニング回路は図３のカラム回路１３０でノーマルモード動作のための構成ＡＶ０を除いた回路である。すなわち、図３のカラム回路１３０はビニングモードとノーマルモードの両方動作する回路であり、図６のビニング回路はノーマルモード動作に対する支援なくビニングモードで動作する回路である。

図６に示されたように、ビニング回路は、第１フェーズで第１カラムラインＣＬ＿ｊから２以上のピクセルデータを伝達され、第２フェーズで第２カラムラインＣＬ＿ｊ＋２から２以上のピクセルデータを伝達されるデータノードＡと、第１フェーズと第２フェーズでデータノードＡの電荷を放電する放電部６１０と、第１フェーズと第３フェーズでデータノードＡに連結される第１キャパシタＣ１と、第２フェーズと第３フェーズでデータノードＡに連結される第２キャパシタＣ２とを備える。

放電部６１０は、データノードＡに連結された２個の電流源３１１、３２１を備え、電流源３１１、３２１の各々は１つのピクセルデータを読出す時に使用される電流Ｉと同一の電流を流す。そして放電部６１０を活性化させる信号ＥＮは第１フェーズと第２フェーズで活性化する。

ビニング回路は、カラム回路１３０の構成のうちビニングモードと関連のない構成ＡＶ０のみを除去した構成を有し、カラム回路１３０のビニングモードと同一に第１〜第３フェーズ動作をするため、ビニング回路に対するさらに詳細な説明は省略する。

本発明の技術思想は前記好ましい実施形態により具体的に記述されたが、前記した実施形態はその説明のためのものであり、その制限のためであるものではないということに注意しなければならない。

また、本発明の技術分野の通常の専門家ならば本発明の技術思想の範囲内で多様な実施形態が可能であることを知ることができるだろう。

１１０：ピクセルアレイ
１２０：ローデコーダ
１３０：カラム回路
１４０：アナログデジタル変換器
１５０：モードセレクタ
２１０〜２４０：ピクセル
Ｃ１〜Ｃ２：キャパシタ
ＬＳＷ０〜１、ＳＳＷ０〜１、ＡＶ０：スイッチ
３１１、３１２：電流源
３１０、３２０：カラム読出回路

Claims (12)

1. 第１カラムラインに対する読出しを担当し、第１電流源と第１キャパシタを備える第１カラム読出回路と、
   第２カラムラインに対する読出しを担当し、第２電流源と第２キャパシタを備える第２カラム読出回路とを備え、
   ビニングモード時に、第１フェーズで前記第１カラムラインでは２以上のピクセルからデータが出力されて前記第１キャパシタに保存され、第２フェーズで前記第２カラムラインでは２以上のピクセルからデータが出力されて前記第２キャパシタに保存され、第３フェーズで前記第１キャパシタと前記第２キャパシタ間に電荷が共有されることを特徴とするイメージセンサのカラム回路。
2. 前記ビニングモードの第１フェーズで前記第１電流源と前記第２電流源が前記第１カラムラインから電流を放電し、
   前記ビニングモードの第２フェーズで前記第１電流源と前記第２電流源が前記第２カラムラインから電流を放電することを特徴とする請求項１に記載のイメージセンサのカラム回路。
3. ノーマルモード時では、
   前記第１カラムラインからは１つのピクセルからデータが出力されて前記第１キャパシタに保存され、
   前記第２カラムラインからは１つのピクセルからデータが出力されて前記第２キャパシタに保存されることを特徴とする請求項１に記載のイメージセンサのカラム回路。
4. 前記ビニングモード時に、前記第１カラムラインにデータを出力するピクセルと前記第２カラムラインにデータを出力するピクセルは同一の色に対応される互いに隣接したピクセルであることを特徴とする請求項１に記載のイメージセンサのカラム回路。
5. 第１キャパシタと、
   第２キャパシタと、
   第１カラムラインと第１ノードを連結する第１スイッチと、
   第２カラムラインと第２ノードを連結する第２スイッチと、
   前記第１ノードに連結された第１電流源と、
   前記第２ノードに連結された第２電流源と、
   前記第１キャパシタと前記第１ノードを連結する第３スイッチと、
   前記第２キャパシタと前記第２ノードを連結する第４スイッチと、
   前記第１ノードと第２ノードを連結する第５スイッチと、
   を備えることを特徴とするイメージセンサのカラム回路。
6. ビニングモードの第１フェーズで、前記第１カラムラインでは２以上のピクセルからデータが出力されて前記第１スイッチと前記第３スイッチと前記第５スイッチがターンオンされ、
   前記ビニングモードの第２フェーズで、前記第２カラムラインでは２以上のピクセルからデータが出力されて前記第２スイッチと前記第４スイッチと前記第５スイッチがターンオンされ、
   前記ビニングモードの第３フェーズで、前記第５スイッチがターンオンされることを特徴とする請求項５に記載のイメージセンサのカラム回路。
7. 前記第１電流源と前記第２電流源が、
   前記ビニングモードの第１、２フェーズでは活性化して、前記ビニングモードの第３フェーズでは非活性化されることを特徴とする請求項６に記載のイメージセンサのカラム回路。
8. ノーマルモード時には前記第１、２、３、４スイッチがターンオンされ、前記第１カラムラインでは１つのピクセルからデータが出力され、前記第２カラムラインでは１つのピクセルからデータが出力されることを特徴とする請求項５に記載のイメージセンサのカラム回路。
9. 前記ビニングモード時に前記第１カラムラインにデータを出力するピクセルと前記第２カラムラインにデータを出力するピクセルは同一の色に対応されて隣接したピクセルであることを特徴とする請求項５に記載のイメージセンサのカラム回路。
10. 第１フェーズで第１カラムラインから２以上のピクセルデータを伝達され、第２フェーズで第２カラムラインから２以上のピクセルデータを伝達されるデータノードと、
    前記第１フェーズと前記第２フェーズで前記データノードの電荷を放電する放電部と、
    前記第１フェーズと第３フェーズで前記データノードに連結される第１キャパシタと、
    前記第２フェーズと前記第３フェーズで前記データノードに連結される第２キャパシタと、
    を備えることを特徴とするピクセルビニング回路。
11. 前記放電部が、前記データノードに連結された２個の電流源を備え、
    前記電流源は１つのピクセルデータを読出す時に使用される電流と同一の電流を流すことを特徴とする請求項１０に記載のピクセルビニング回路。
12. 前記放電部が、
    前記第１フェーズと前記第２フェーズで活性化することを特徴とする請求項１０に記載のピクセルビニング回路。

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