JP2006020037A - 物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置 - Google Patents

Abstract

【課題】間引き加算処理が可能な撮像装置において、ナイキスト周波数の減少による折返しノイズの問題を簡易な構成で解決できるようにする。
【解決手段】間引き加算処理部２５として、処理単位ブロック内の同一色の画素からの各画素信号を纏めて保持可能な複数の記憶素子を有するメモリ回路部２７を用意する。記憶素子としては、ＣＤＳ処理部２６におけるサンプルホールドキャパシタを利用する。接続制御部２８を利用して、同一色の画素を持つ複数列を接続して、それら複数列の画素情報を共通の記憶素子に導くことで加算処理を実現する。さらに、加算処理された複数列の記憶素子を接続制御部２８を利用して接続することで、行ごとに加算した複数列の加算結果を平均化する。または、加算処理された複数列の記憶素子を接続制御部２８を利用して同時に水平信号線１８と接続することで、全ての加算結果を水平信号線１８に導く。
【選択図】図１

Description

本発明は、物理情報取得方法および物理情報取得装置並びに物理量分布検知の半導体装置に関する。より詳細には、たとえば光や放射線などの外部から入力される電磁波に対して感応性をする複数の単位構成要素が配列されてなり、単位構成要素によって電気信号に変換された物理量分布を電気信号として読出可能な、たとえば固体撮像装置などの、物理量分布検知の半導体装置を用いる場合に好適な、単位構成要素から単位信号を読み出す駆動制御技術に関する。

光や放射線などの外部から入力される電磁波あるいは圧力（接触など）などの物理量変化に対して感応性をする単位構成要素（たとえば画素）をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知半導体装置が様々な分野で使われている。

たとえば、映像機器の分野では、物理量の一例である光（電磁波の一例）の変化を検知するＣＣＤ（Charge Coupled Device ）型あるいはＭＯＳ（Metal Oxide Semiconductor ）やＣＭＯＳ（Complementary Metal-oxide Semiconductor ）型の撮像素子（撮像デバイス）を用いた固体撮像装置が使われている。

また、コンピュータ機器の分野では、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置などが使われている。これらは、単位構成要素（固体撮像装置にあっては画素）によって電気信号に変換された物理量分布を電気信号として読み出す。

また、固体撮像装置の中には、電荷生成部で生成された信号電荷に応じた画素信号を生成する画素信号生成部に増幅用の駆動トランジスタを有する増幅型固体撮像素子（ＡＰＳ；Active Pixel Sensor ／ゲインセルともいわれる）構成の画素を備えた増幅型固体撮像装置がある。たとえば、ＣＭＯＳ型固体撮像装置の多くはそのような構成をなしている。

このような増幅型固体撮像装置において画素信号を外部に読み出すには、複数の単位画素が配列されている画素部に対してアドレス制御をし、個々の単位画素からの信号を任意に選択して読み出すようにしている。つまり、増幅型固体撮像装置は、アドレス制御型の固体撮像装置の一例である。

たとえば、単位画素がマトリクス状に配されたＸ−Ｙアドレス型固体撮像素子の一種である増幅型固体撮像素子は、画素そのものに増幅機能を持たせるために、ＭＯＳ構造などの能動素子（ＭＯＳトランジスタ）を用いて画素を構成している。すなわち、光電変換素子であるフォトダイオードに蓄積された信号電荷（光電子）を前記能動素子で増幅し、画像情報として読み出す。

この種のＸ−Ｙアドレス型固体撮像素子では、たとえば、画素トランジスタが２次元行列状に多数配列されて画素部が構成され、ライン（行）ごとあるいは画素ごとに入射光に対応する信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく電流または電圧の信号がアドレス指定によって各画素から順に読み出される。ここで、ＭＯＳ（ＣＭＯＳを含む）型においては、アドレス制御の一例として、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式が多く用いられている。

また、読出手法としては、１行分を同時にアクセスして行単位で画素信号を画素部から読み出す方式に適合するように、垂直列ごとにＡＤ変換部やその他の信号処理を行なう信号処理部を配置したいわゆる列並列方式を採っているものもある。特に、ＣＤＳ処理機能部やデジタル変換部を垂直列ごとに設け、順次出力側に読み出す方式のものをカラム型と称している。

一方、ＣＣＤやＣＭＯＳイメージセンサに代表される固体撮像素子の小型化、低価格化により、これらを利用した各種映像機器、たとえば静止画を撮影するデジタルスチルカメラやカメラ付き携帯電話あるいは動画を撮影するビデオカメラなどが急激に普及しつつある。なかでもＣＭＯＳイメージセンサは、ＣＣＤに比べて低消費電力、低コストで製造可能であることから、将来ＣＣＤを置き換えるものとして注目を集めている。

また、近年、半導体技術の進歩により、固体撮像素子の高画素化が急速に進んでおり、たとえば数１００万画素の固体撮像素子が開発され、高解像度が要求されるデジタルスチルカメラや映画用のビデオカメラなどに利用されている。その中でもＣＭＯＳセンサは各画素に光電変換素子と読出回路が設けられた固体撮像装置であり、各画素をランダムにアクセスすることや、高速に読み出すことができることから、将来を有望視されているセンサである。

ここでたとえば、ＣＭＯＳイメージセンサでは、画素ごとに光電変換によって電子が蓄積された後、各画素列（垂直列）を指定するアドレス制御信号がＳＣＵ（Sensor Control Unit ；駆動制御部）から出され、それを受けて画素信号が順次読み出される。

具体的には、画素部の近傍には垂直走査回路内にアドレス設定回路が配置され、アドレス設定回路からアドレス制御信号が供給され、画素を順次選択するようになっており、垂直走査回路は、この選択結果を受けた水平アドレス位置や画素トランジスタをオンオフ制御する各種制御信号（纏め駆動制御信号）を、駆動バッファを介して各画素に供給することで、各画素を駆動制御する。結果的に、画素自身が現在選択されているアドレスであるかどうかをデコード可能になる。

このように、Ｘ−Ｙアドレス型固体撮像素子では、アドレス指定によって任意の位置の画素から信号を取り出すことができると言った、各画素への任意アクセス性を挙げることができ、画素で得られた信号電荷をシフトレジスタで画素を選択して順番に読み出すＣＣＤ(Charge Coupled Device )型イメージセンサと異なり、画素の信号を読み出す順番を比較的自由に設定可能であるという特徴を有する。

一方、全画素を読み出す場合においてアドレス設定回路をカウンタ回路（以下アドレスカウンタともいう）で構成する場合、垂直，水平の各アドレスカウンタは“１”ずつ加算して全画素を走査するが、使用目的によっては必ずしも全画素を出力しない場合もある。

たとえば、デジタルスチルカメラに代表される静止画の撮像技術では、画質向上の観点から、シャッタを切って取り込んだ静止画には高精細化が要求されるために、撮像デバイスとして多画素のＣＭＯＳ型固体撮像素子を用い、全画素の画素情報を独立に読み出すことによって静止画を得る“全画素読出モード”がよく知られている。

しかしながら、全画素を読み出していては画素数が多すぎてモニタ動画のための十分なフレームレートを実現できなくなっている。すなわち、被写体を確認している段階においては、被写体画像を小型の液晶モニタなどに映し出しているため、液晶モニタの画素数に応じた、荒い画像（低解像度の画像）でよい。

そこで、“全画素読出モード”の他に、画素情報を間引くいわゆる間引処理や、たとえば行や列を数個ずつ（隣接した画素に限らない）選択して加算する“加算処理モード”などを実装することがある。これらのモードでは、間引いて、あるいは加算して出力画素数を減らして、フレームレートを上げるようにしている。

すなわち、間引処理モードは、たとえば、被写体を確認している段階（モニタリングモード）で、液晶モニタの画素数に応じた荒い画像（低解像度の画像）で出力したり、動画については画素情報を間引きすることによって情報量を減少させて伝送したりする際に利用される。また、加算処理モードは、出力画素数を減らしてフレームレートを上げる目的以外にも、複数行（たとえば２行）から信号を出力して、それらを加算することで、ダイナミックレンジを拡大する目的でも使用される。

また、ビデオカメラにおいても、画素数が増大するにつれて、撮像素子の情報を読み出すのに要する時間が増大する問題が生じるので、動画を撮影する場合などには、撮像素子の信号の読み出し周波数を高くしたり、撮像素子の情報を間引くなどにより実質的に画素数を少なくしたりして読み出す技術が提案されている。

ここで、間引処理や加算処理の実現に当たっては、たとえば、イメージセンサから画素情報を全画素分読み出した後、外部の信号処理系で画素情報を間引く方法や加算する方法が採られていた。

ところが、このような間引き処理方法や加算処理方法では、各処理によって情報量を減らしているにも拘らず、イメージセンサの駆動周波数は不変であるので、消費電力を低減することにはならず、逆に信号処理系に負荷をかける結果となる。

このように、画素情報を全画素分読み出した後、外部の信号処理系で画素情報の間引き処理や加算処理などの画素数低減に関わる付加的な処理を行な方法を採っていた理由としては、以下のようなことが挙げられる。
１）カラーフィルタの空間配置と出力順序を保って画素情報を間引くことができない。
２）画素を選択する選択手段として用いる通常のシフトレジスタでは画素が順に選択されてしまう。
３）ＣＣＤイメージセンサでは画素からの情報の読み出しが順番にしか行なえない。

このような問題を解決するために、たとえば特許文献１には、行列状に配列された各画素に対して所定のカラーコーディングを持つカラーフィルタが形成されてなるＸ−Ｙアドレス型固体撮像素子を用い、このＸ−Ｙアドレス型固体撮像素子に対して間引読出しが指定されたときに、システムのクロック周波数を変換し、その変換したクロック周波数に基づいてカラーコーディングに対応した順番で画素を選択して画素信号を読み出すことで、画素から画素情報を読み出す段階で間引き処理を行なう仕組みが開示されている。

ＣＣＤ型イメージセンサでも、間引き読出モードや加算読出モードを取り得るが、画素で得られた信号電荷をシフトレジスタで画素を選択して順番にしか読出しを行なえないという構造上の制約から、その実体は、イメージセンサから画素情報を全画素分読み出した後、外部の信号処理回路で画素情報の間引き処理や加算処理を行なうようにしていた。これに対して、Ｘ−Ｙアドレス型イメージセンサでは、画素情報の間引き処理や加算処理を実質上、撮像デバイス側で行なうことが可能で、外部の信号処理回路を割愛できる利点がある。

また、たとえば特許文献２には、Ｇ(緑)ストライプ方式のカラーコーディングを持つ色分離フィルタ配列において、４行ずつを行ブロック、４列ずつを列ブロックとし、２分の１間引き読出しを行なう場合に、画素マトリクスの１行目を読み出すときは奇数列ブロックではブロック内の１列目と２列目、偶数列ブロックではブロック内の１列目と４列目を読み出し、第１行ブロックの３行目、すなわち画素マトリクスの３行目を読み出すときは奇数列ブロックではブロック内の１列目と４列目、偶数列ブロックではブロック内の１列目と２列目を読み出す仕組みが開示されている。

特開２００１−２９８７４８号公報 特開２０００−００４４０６号公報

特許文献１に記載の仕組みでは、信号処理系に負荷をかけることなく画素情報量を間引き圧縮することができ、しかもシステムのクロック周波数の変換に伴って消費電力を低減できるとともに、動作モードを変えてもフレームレートを一定にできる。しかしながら、システムクロックを１／９（間引き率が１／９）として、画素情報を間引き処理しながら、飛び飛びに画素情報を読み出すと、読み出す画素間の距離が増大する。

ここで、画素間の距離をｐとすると、画素の配列ピッチｐで定まるナイキスト周波数ｆn は式（１）で表すことができる。したがって、画素間の距離ｐが増大するにつれて、ナイキスト周波数ｆｎは減少し、ナイキスト周波数ｆｎ以上の空間周波数を持つパターンが相対的に増加するため、折返しノイズが増加し、画像に多大な影響を及ぼす。

また、特許文献２に記載の仕組みでは、先述した手順で間引き処理を行なうと、読み出される画素の間隔がたとえば複数種類存在し、画素ピッチごとに異なった空間周波数を有することになるため、折返しノイズが増加し、偽色が発生する。このように間引き処理を行なう過程において、折返しノイズが増加し、偽色の増加がみられることは、大きな問題となっている。

すなわち、間引き読出し時に、画素の色配列と同じになるように、画素情報の順序、空間的な位置関係ともに全画素読出しと同じまま、単純に画素を読み飛ばすようにすると、読み出す画素間の距離が増加するため、配列ピッチで定まるナイキスト周波数が減少し、ナイキスト周波数以上の空間周波数を持つパターンが相対的に増加するため折返しノイズが増加する。また、読み出す画素が、２つ以上の画素間の距離を持つ間引き読出し手法においても、ピッチごとに異なった空間周波数を有するため折返しノイズが増加する。

本発明は、上記事情に鑑みてなされたものであり、擬似的に画素面積を増加させることによって折返しノイズを低減することのできる仕組みを提供することを目的とする。

本出願人は、特願２００３−０４３８９７号にて、擬似的に画素面積を増加させることによって折返しノイズを低減可能とした仕組みを提案した。この仕組みでは、固体撮像素子（イメージセンサ）から画素情報を間引いて読み出す過程において、水平行方向および垂直列方向にて互いに隣接する複数の画素からなる画素ブロックを単位画素ブロック（処理単位ブロック）とし、単位画素ブロック内の同色の色分離フィルタの画素情報を擬似的に１画素分の画素情報として読み出す。

具体的な一例として、折返しノイズを抑制した状態で加算間引きする。たとえば、ＣＭＯＳセンサのスキャニングにおいて、間引き読出し時に、画素を読み出す間隔（周波数）が異なったり、その間隔が大きかったりすると、折返しノイズが発生し易くなる。そこで、たとえば５×５の画素を１ブロックとし、その中心に位置する色分離フィルタと同色の色分離フィルタの情報を５×５内の画素ブロックから読み出し、加算し、平均化することで、読出信号を減少させ、擬似的に画素面積を増加させることで、折返しノイズを低減する。

しかしながら、特願２００３−０４３８９７号に記載の仕組みを単純に適用すると、間引きブロックの大きさに合わせて、ラインメモリが増大する可能性がある。また、ラインメモリの量を抑えると、読み出す画素に抜けが生じ、画質を劣化させる可能性がある。

そこで、本願においては、特願２００３−０４３８９７号に記載の間引き加算処理の仕組みを利用しつつ、回路構成をさらに簡易にできる仕組みを提案する。

すなわち、本発明に係る物理情報取得方法は、物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、単位構成要素が所定の順に配された物理量分布検知のための半導体装置を使用して、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、単位構成要素から単位信号を間引いて読み出す過程において、所定方向にて所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを処理単位ブロックとし、処理単位ブロック内の一方の方向における所定の条件に合致する複数の単位構成要素からの各単位信号を共通の処理回路に導くことで、処理単位ブロック内の所定の条件に合致する複数の単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出すようにした。

また、本発明に係る物理情報取得装置は、上記本発明に係る物理情報取得方法を実施するのに好適な装置であって、単位構成要素から単位信号を間引いて読み出す過程において、所定方向にて所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを処理単位ブロックとし、処理単位ブロック内の一方の方向における所定の条件に合致する複数の単位構成要素からの各単位信号を共通の処理回路に導くことで、処理単位ブロック内の所定の条件に合致する複数の単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す駆動制御部を備えるものとした。

また、本発明に係る半導体装置は、上記本発明に係る物理情報取得装置に用いて好適な装置である。

また従属項に記載された発明は、本発明に係る物理情報取得方法、物理情報取得装置、あるいは半導体装置のさらなる有利な具体例を規定する。

たとえば、処理回路は、処理単位ブロック内の所定の条件に合致する複数の単位構成要素からの各単位信号を纏めて保持可能な複数の記憶素子と、複数の記憶素子の何れに所定の条件に合致する複数の単位構成要素からの各単位信号を纏めるかを制御する接続制御部とを備えるものとするのがよい。ここで、記憶素子は、単位構成要素からの単位信号に含まれるノイズ成分を抑制するＣＤＳ処理などにも使用されるものとするのがよい。

また、単位構成要素が行列状に配されているものの場合、接続制御部を、単位画素ブロック内の所定の条件に合致する複数の単位構成要素を持つ複数列を接続して、それら複数列の単位信号を共通の記憶素子に導くように切替制御するスイッチを有するものとするのがよい。こうすることで、単位画素ブロック内の所定条件に合致する同一行の複数列の情報をそれぞれ個別の記憶素子に纏めて格納することで、加算処理を実現できる。

また、このようにして、行ごとに、同一行の複数列の情報をそれぞれ個別の記憶素子に纏めて格納し加算した後に、この加算結果を読み出すため、第１の手法として、接続制御部を、単位画素ブロック内の所定の条件に合致する複数の単位構成要素を持つ複数列の記憶素子を接続して、複数列の記憶素子に保持されている各行の複数列分の情報を加算し、この加算した結果を平均化するように切替制御するスイッチを有するものとするのがよい。あるは、第２の手法として、接続制御部を、単位画素ブロック内の所定の条件に合致する複数の単位構成要素を持つ複数列の記憶素子に格納されている処理単位ブロック内の同色の色分離フィルタの画素情報を同時に出力するように切替制御するスイッチを有するものとするのがよい。

本発明によれば、所定方向にて所定の条件で互いに隣接する複数の単位構成要素からなるブロックを処理単位ブロックとし、処理単位ブロック内の一方の方向における所定の条件に合致する複数の単位構成要素からの各単位信号を共通の処理回路に導くことで、処理単位ブロック内の所定の条件に合致する複数の単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出すようにした。

これによって、処理単位ブロック内の所定条件に合致する複数の単位構成要素からの単位信号を１つの処理回路にて纏めて取り扱うことができるようになる。処理単位ブロック内の対象となる単位構成要素の数が増加しても、１つの処理回路にて纏めて取り扱うことができ、対象となる単位構成要素の数に関わらず、加算処理用の回路構成がコンパクトになる。間引き加算処理が可能な装置において、ナイキスト周波数の減少による折返しノイズの問題を簡易な構成で解決できるようになる。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下においては、Ｘ−Ｙアドレス型の固体撮像装置の一例である、ＣＭＯＳ撮像素子をデバイスとして使用した場合を例に説明する。また、ＣＭＯＳ撮像素子は、全ての画素がＮＭＯＳあるいはＰＭＯＳよりなるものであるとして説明する。

ただしこれは一例であって、対象となるデバイスはＭＯＳ型の撮像デバイスに限らない。光や放射線などの外部から入力される電磁波に対して感応性をする単位構成要素をライン状もしくはマトリクス状に複数個配列してなる物理量分布検知用の半導体装置の全てに、後述する全ての実施形態が同様に適用できる。

＜固体撮像装置の構成＞
図１は、本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。この固体撮像装置１は、カラー画像を撮像し得る電子スチルカメラとして適用されるようになっている。また、静止画撮像モード時には、全画素を順番に読み出すモードが設定されるようになっている。また、通常の静止画撮像モードとは異なる特殊撮影モードとして、行や列を数個ずつ飛ばしながら読み出す間引き読出モード、行や列を数個ずつ選択して読み出し加算して出力する加算読出モードなど、画素の信号を読み出す順番を通常の静止画撮像モードとは異なる順番にする特殊読出モードが設定可能に構成されている。

固体撮像装置１は、入射光量に応じた信号を出力する受光素子を含む画素が行および列に配列された（すなわち２次元マトリクス状の）撮像部を有し、各画素からの信号出力が電圧信号であって、ＣＤＳ(Correlated Double Sampling ；相関２重サンプリング）処理機能部が垂直列ごとに設けられたカラム型のものである。すなわち、図１（Ａ）に示すように、固体撮像装置１は、複数の単位画素３（単位構成要素の一例）が行および列に配列された撮像部（画素部）１０と、撮像部１０の外側に設けられた駆動制御部７と、間引き加算処理部２５とを備えている。駆動制御部７としては、たとえば、水平走査回路１２と垂直走査回路１４を備える。

間引き加算処理部２５は、ＣＤＳ処理部（カラム回路）２６と、メモリ回路部２７と、接続制御部２８とを有して構成されている。なお、詳しくは後述するが、本実施形態における間引き加算処理部２５は、メモリ回路部２７の構成をより簡易にするべく、メモリ機能要素を、ＣＤＳ処理部２６が備える容量素子（キャパシタあるいはコンデンサともいう）をアナログメモリ素子として兼用するようにしている点と、接続制御部２８を利用して、複数列や複数行の画素情報を、アナログメモリ素子を利用して加算処理や平均化処理をするようにしている点に特徴を有する。

図１（Ａ）では、簡単のため行および列の一部を省略して示しているが、現実には、各行や各列には、数十から数千の画素が配置される。なお、図示を割愛するが、撮像部１０には、各画素に所定のカラーコーディングを持つ色分離フィルタが形成されている。また図示を割愛するが、撮像部１０の各画素は、フォトダイオードなどの光電変換素子およびトランジスタ回路によって構成されている。

また、駆動制御部７の他の構成要素として、水平走査回路１２、垂直走査回路１４、ＣＤＳ処理部２６、メモリ回路部２７、あるいは接続制御部２８などの固体撮像装置１の各機能部に所定タイミングの制御パルス（ＣＮ１，ＣＮ２，ＣＮ３，ＣＮ４など）を供給するタイミングジェネレータ（読出アドレス制御装置の一例）２０が設けられている。

これらの駆動制御部７の各要素は、撮像部１０とともに、半導体集積回路製造技術と同様の技術を用いて単結晶シリコンなどの半導体領域に一体的に形成され、半導体システムの一例である固体撮像素子（撮像デバイス）として構成される。

単位画素３は、垂直列選択のための垂直制御線１５を介して垂直走査回路１４と、垂直信号線１９を介してＣＤＳ処理部２６と、それぞれ接続されている。水平走査回路１２や垂直走査回路１４は、たとえばシフトレジスタを有して構成され、タイミングジェネレータ２０から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。このため、垂直制御線１５には、単位画素３を駆動するための種々のパルス信号が含まれる。

水平走査回路１２は、水平方向の読出列（水平方向のアドレス）を規定する（ＣＤＳ処理部２６内の個々のカラム回路やメモリ回路部２７の各メモリを選択する）水平アドレス設定部１２ａと、水平アドレス設定部１２ａにて規定された読出アドレスに従って、ＣＤＳ処理部２６やメモリ回路部２７の各信号を水平信号線１８に導く水平駆動回路１２ｂとを有する。水平アドレス設定部１２ａは、図示を割愛するが、シフトレジスタを有して構成されており、メモリ回路部２７に記憶された画素情報を順に選択し、その選択した画素情報を水平信号線１８に出力する選択手段としての機能を持つ。

垂直走査回路１４は、垂直方向の読出行（垂直方向のアドレス）や水平方向の読出列（水平方向のアドレス）を規定する（撮像部１０の行を選択する）垂直アドレス設定部１４ａと、垂直アドレス設定部１４ａにて規定された読出アドレス上（水平行方向）の単位画素３に対する制御線にパルスを供給して駆動する垂直駆動回路１４ｂとを有する。

垂直アドレス設定部１４ａは、信号を読み出す行の基本的な制御を行なう垂直シフトレジスタ１４２と、電子シャッタ用の行の制御を行なうシャッタシフトレジスタ１４４とを有する。

垂直シフトレジスタ１４２は、撮像部１０から画素情報を読み出すに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに信号出力行選択手段を構成している。シャッタシフトレジスタ１４４は、電子シャッタ動作を行なうに当たって各画素を行単位で選択するためのものであり、各行の垂直駆動回路１４ｂとともに電子シャッタ行選択手段を構成している。

タイミングジェネレータ２０は、水平アドレス信号を水平アドレス設定部１２ａへ、また垂直アドレス信号を垂直アドレス設定部１４ａへ出力し、各アドレス設定部１２ａ，１４ａは、それを受けて対応する行もしくは列を選択する。

なお、タイミングジェネレータ２０は、撮像部１０や水平走査回路１２など、他の機能要素とは独立して、別の半導体集積回路として提供されてもよい。この場合、撮像部１０や水平走査回路１２などから成る撮像デバイスとタイミングジェネレータ２０とにより、半導体システムの一例である撮像装置が構築される。この撮像装置は、周辺の信号処理回路や電源回路なども組み込まれた撮像モジュールとして提供されてもよい。

カラム回路としてのＣＤＳ処理部２６は、垂直列ごとに設けられており、１行分の画素の信号を受けて、その信号を処理する。たとえば、ＣＤＳ処理部２６は、ノイズ除去手段の機能を備えており、タイミングジェネレータ２０から与えられるサンプルパルスＳＨＰとサンプルパルスＳＨＤといった２つのサンプルパルスに基づいて、垂直信号線１９を介して入力された電圧モードの画素情報に対して、画素リセット直後の信号レベル（ノイズレベル；０レベル）と真の信号レベルとの差分をとる処理を行なうことで、画素ごとの固定ばらつきによる固定パターンノイズ（ＦＰＮ；Fixed Pattern Noise ）やリセットノイズといわれるノイズ信号成分を取り除く。

なお、ＣＤＳ処理部２６の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Digital Converter)回路などをＣＤＳ処理部２６と同一の半導体領域に設けることも可能である。

ＣＤＳ処理部２６により処理された電圧信号は、先ずメモリ回路部２７に送られる。メモリ回路部２７は、ＣＤＳ処理部２６を経た画素情報を記憶する。ここでは、メモリ回路部２７のメモリ容量については問わないものとする。

メモリ回路部２７に一時的に記憶された画素情報は、水平走査回路１２からの水平選択信号により駆動される図示しない水平選択スイッチを介して所定のタイミングで読み出されて水平信号線１８に伝達されて、水平信号線１８の後端に接続された出力バッファ２９に入力される。

出力バッファ２９は、撮像部１０から水平信号線１８を通して出力される各画素の信号を適当なゲインで増幅した後、撮像信号Ｓ０として外部回路１００に供給する。

つまり、本実施形態のカラム型の固体撮像装置１においては、単位画素３からの出力信号（電圧信号）が、垂直信号線１９→ＣＤＳ処理部２６→メモリ回路部２７→水平信号線１８→出力バッファ２９の順で出力される。その駆動は、１行分の画素出力信号は垂直信号線１９を介してパラレルにＣＤＳ処理部２６に送り、ＣＤＳ処理後の信号（詳しくはメモリ回路部２７の出力）は水平信号線１８を介してシリアルに出力するようにする。

なお、垂直列や水平列ごとの駆動が可能である限り、それぞれのパルス信号を単位画素３に対して水平行方向および垂直列方向の何れに配するか、すなわちパルス信号を印加するための駆動クロック線の物理的な配線方法は自由である。

本実施形態の固体撮像装置１の外部回路１００は、撮像部１０や駆動制御部７などが同一の半導体領域に一体的に形成された固体撮像素子とは別の別の基板（プリント基板もしくは半導体基板）上に構成されており、各撮影モードに対応した回路構成が採られるようになっている。撮像部１０や駆動制御部７などからなる固体撮像素子と、外部回路１００とによって、固体撮像装置１が構成されている。

たとえば、図１（Ｂ）に示すように、外部回路１００は、出力バッファ２９から出力されたアナログの撮像信号Ｓ０をデジタルの撮像データＤ０に変換するＡ／Ｄ（Analog to Digital ）変換部１１０と、Ａ／Ｄ変換部１１０によりデジタル化された撮像データＤ０に基づいてデジタル信号処理を施すデジタル信号処理部（ＤＳＰ；Digital Signal Processor）１３０とを備える。

デジタル信号処理部１３０は、たとえば、Ａ／Ｄ変換部１１０から出力されるディジタル信号を適当に増幅して出力するデジタルアンプ部の機能を持つ。また、たとえば色分離処理を施してＲ（赤），Ｇ（緑），Ｂ（青）の各画像を表す画像データＲＧＢを生成し、この画像データＲＧＢに対してその他の信号処理を施してモニタ出力用の画像データＤ２を生成する。また、デジタル信号処理部１３０には、記録メディアに撮像データを保存するための信号圧縮処理などを行なう機能部が備えられる。

また外部回路１００は、デジタル信号処理部１３０にてデジタル処理された画像データＤ２をアナログの画像信号Ｓ１に変換するＤ／Ａ（Digital to Analog ）変換部１３６を備える。Ｄ／Ａ変換部１３６から出力された画像信号Ｓ１は、図示しない液晶モニタなどの表示デバイスに送られる。操作者は、この表示デバイスに表示されるメニューや画像を見ながら、撮像モードを切り替えるなどの各種の操作を行なうことが可能になっている。

なお、図１では、固体撮像素子の後段の信号処理を担当する外部回路１００を固体撮像素子（チップ）外で行なう例を示しているが、チップ内部に、外部回路１００の全てもしくは一部（たとえばＡ／Ｄ変換部１１０やデジタルアンプ部など）の機能要素を、チップに内蔵するように構成してもよい。
このような構成の固体撮像装置１において、垂直シフトレジスタ１４２、シャッタシフトレジスタ１４４、およびそれらを制御するタイミングジェネレータ２０により、撮像部１０の各画素を水平行単位で順に選択し、その選択した１つの水平行分の画素の情報を同時に読み出すタイプのＣＭＯＳイメージセンサが構成されている。

また、メモリ回路部２７、水平アドレス設定部１２ａ（詳しくはその内部の図示しない水平シフトレジスタ）、水平信号線１８、およびそれらを制御するタイミングジェネレータ２０により、撮像部１０から画素情報を間引いて読み出す過程において、本実施形態特有の機能として、水平行方向および垂直列方向にて互いに隣接する複数の画素からなる画素ブロックを単位画素ブロックとし、この単位画素ブロック内の同色の色分離フィルタの画素情報を擬似的に１画素分の画素情報として読み出す駆動手段が構成されている。この点については、後で詳しく説明する。

たとえば、撮像部１０から画素情報を読み出すに当たり、撮像部１０の各水平行の画素の内の何れかが垂直シフトレジスタ１４２によって選択されると、その選択された信号出力対象の画素行（以下信号出力行という）の各画素において、光電変換素子によって光電変換され、蓄積された信号電荷（電子もしくはホール）に応じた信号レベルと、この光電変換素子をリセットした後の基準レベル（０レベル）は、各垂直列のＣＤＳ処理部２６に伝達される。

また、電子シャッタ動作に際して、シャッタシフトレジスタ１４４によって電子シャッタ対象の画素行（以下電子シャッタ行という）が選択されると、その選択された電子シャッタ行の各画素の光電変換素子がリセットされる。シャッタシフトレジスタ１４４は、垂直シフトレジスタ１４２が信号出力行を駆動した直後に、垂直シフトレジスタ１４２と同様の駆動パルスで動作する。そして、電子シャッタ行と信号出力行の各画素の信号をＣＤＳ処理部２６で取り込む。

電子シャッタ行と信号出力行が一定の間隔で進んで行くとき、信号出力行から出力される画素情報は、電子シャッタ行から信号出力行まで進んで行く期間に光電変換素子で光電変換された光量に対応する信号となる。したがって、電子シャッタ行と信号出力行の間隔を調節することにより、光電変換素子への照射時間すなわち電荷蓄積時間を変えることができる。

垂直シフトレジスタ１４２およびシャッタシフトレジスタ１４４を制御する制御パルスＣＮ１は、タイミングジェネレータ２０により生成される。したがって、電子シャッタ機能のための電荷蓄積時間の調整は、タイミングジェネレータ２０で生成する各制御パルスＣＮ１のタイミング関係を調節することによって実現できる。

全画素読出し時には、電子シャッタおよび読出しの各動作は、第１行から最終行または最終行付近の画素行までを順に垂直シフトレジスタ１４２の制御の元で選択することで、略全ての水平行に対して行なわれる。

読み出された画素情報は、メモリ回路部２７に記憶される。そして、任意のタイミングにおいて任意の画素情報を複数同時にメモリ回路部２７から水平信号線１８へ出力し、読み出す。ここまでは、一般的なＣＭＯＳイメージセンサの場合と同様の動作である。

＜間引き加算処理の動作；第１実施形態の基本＞
図２は、間引き加算処理時の駆動方法の第１実施形態を説明する図である。ここで、図２（ａ）は、１／９の割合で画素情報量を圧縮するときの従来の間引き加算処理の場合の一例を示し、図２（ｂ）は、本実施形態に係る間引き加算処理の場合の一例を模式化し、画素の並びで示している。

本実施形態の固体撮像装置１では、間引き加算処理の過程において、水平行方向および垂直列方向にて互いに隣接する複数の画素からなる画素ブロックを１単位とし、その単位画素ブロックが互いに重なり合うことなく敷き詰められた状態で、単位画素ブロック中に存在する同色の色分離フィルタの画素情報を１画素分の情報として読み出すことにより、画素サイズを擬似的に増加させ、読み出す画素間隔を一定とし、また画素情報の順序、空間的な位置関係ともに全画素読出しと同じまま、ナイキスト周波数以上の空間周波数領域のＭＴＦ(Modulation Transfer Function)値を減少させることによって折返しノイズを低減する構成を採っている。

たとえば、従来の間引き加算処理においては、図２（ａ）に示すように、単純に２行目の２，５，８，…列の各画素情報を順番に読み出し、最終列または最終列付近まで達すると、次いで５行目の２，５，８，…列の各画素情報を順番に読み出し、以下同様の動作を繰り返す。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。このようにして、１／９の圧縮率で間引き操作を行なうと、読み出す画素間の距離が増加するため、ナイキスト周波数が減少し、それに伴って相対的にナイキスト周波数以上の空間周波数が増加するために折返しノイズが増加する。

ここで、読み出す画素のピッチ幅を減少させてナイキスト周波数を増加させるか、もしくはナイキスト周波数以上の周波数領域のＭＴＦ値を減少させれば、折返しノイズを低減することができる。画素幅をＸ、空間周波数をωとすると、ＭＴＦ値は、式（２）で表すことができ、画素面積が増加するにつれて減少する。

そこで、折返しノイズを低減するために、本実施形態の固体撮像装置１では、それぞれ３以上の奇数行×奇数列すなわち（２ｋ＋３）×（２ｋ＋３）（ｋは０以上の正の整数；以下条件式Ａという）の画素ブロックを単位画素ブロックとし、その単位画素ブロックが互いに重なり合うことなく敷き詰められた状態で、この単位ブロック内に存在する同色の色分離フィルタの画像情報の全てを加算することにより、擬似的に画素面積を増加させ、ナイキスト周波数以上の空間周波数領域のＭＴＦ値を低減しながら、画素情報の順序、空間的な位置関係ともに全画素読出しと同じまま、画素情報を間引く。

たとえば、図２（ｂ）に示すように、一例として、２行２列を単位とし、その単位の繰返しのカラーコーディングを持つ色分離フィルタが配された画素配列において、たとえばｋ＝０の場合すなわち１／９の割合で画素情報量を圧縮するに当たって、３×３の画素ブロックを単位画素ブロック（図中、太い四角で囲んだブロック）とする。なお、便宜上、これら単位画素ブロックの配列に対して仮想画素行名ａ，ｂ，ｃ，…、仮想画素列名ａ，ｂ，ｃ，…をそれぞれ付すものとする。

そして、先ず、１行目の１，３列目、および３行目の１，３列目の同色の色分離フィルタ（図中、斜線部）の画素情報、すなわちａ行ａ列目の画素ブロック内の同色、本例ではＧ（緑）の画素情報をすべて加算して１画素分の情報として出力する。

なお、単位画素ブロック内の同色の画素情報を全て加算する処理をどのようにして実現するかについては、たとえば、特願２００３−０４３８９７号にて提案したように、同色の画素情報の全てをメモリ回路部２７から水平信号線１８上へ同時に読み出すことによっても実現できるが、本実施形態では、そのような仕組みを採らずに、メモリ回路部２７の構成をより簡易にできる仕組みを採用する。この点については、後で詳しく説明する。

次に、１行目の４，６列目および３行目の４，６列目の同色の色分離フィルタの画素情報、すなわちａ行ｂ列目の画素ブロック内の同色、本例ではＢ（青）の画像情報をすべて加算して１画素分の情報として出力する。以下同様の操作を、ａ行目について画素ブロック単位で繰り返す。

ａ行目において、読み出す画素が最終列または最終列付近に達すると、３段下がって、４行目の１，３列目および６行目の１，３列目の同色の色分離フィルタの画素情報、すなわちｂ行ａ列目の画素ブロック内の同色、本例ではＲ（赤）の画像情報をすべて加算して１画素分の情報として出力する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。

次いで、４行目の４，６列目および３行目の４，６列目の同色の色分離フィルタの画素情報、すなわちｂ行ｂ列目の画素ブロック内の同色、本例ではＧの画像情報をすべて加算して１画素分の情報として出力する。以下同様の操作を、ｂ行目について画素ブロック単位で繰り返す。

以下、最終行または最終行付近の画素情報まで同様の操作を繰り返す。

このような操作によって間引き読出し処理を行なうことにより、擬似的に画素面積を増加させ、ナイキスト周波数以上の空間周波数領域のＭＴＦ値を減少させることができるため、折返しノイズを低減でき、偽色の少ない間引き加算処理を実現できる。

また、３以上の奇数行×奇数列の画素ブロックを単位画素ブロックとすることで、単位画素ブロック内の同色の色分離フィルタの画素情報を、単位画素ブロックの重心を崩さないように加算して出力することができる。

＜間引き加算処理の動作；第１実施形態の変形例＞
図３〜図５は、間引き加算処理時の駆動方法の第１実施形態の変形例を説明する図である。上述した第１実施形態の間引き加算処理においては、条件式Ａにおいて、ｋ＝０の３×３の画素ブロックを単位画素ブロックとした場合を例に挙げて説明したが、これに限られるものではなく、図示を割愛するが、ｋが１以上、すなわちｋ＝１の５×５の画素ブロックを単位画素ブロックとする１／２５の割合での画素情報量の圧縮や、ｋ＝２の７×７の画素ブロックを単位画素ブロックとする１／４９の割合での画素情報量の圧縮などの場合にも、同様に適用でき、同様の効果を享受できる。

また、画素情報を単位画素ブロックの重心を崩さないように読み出し、間引き加算する手法としても何通りか考えられる。具体的には、たとえばｋ＝３のとき、図３（ａ）に示すように、９×９の単位画素ブロックの出力として、画素配列の１，９行目の１，９列目、３，７行目の３，７列目、５行５列目の各画素情報を加算して出力し、他の単位画素ブロックについても、同様の操作を繰り返して間引き加算しながら、任意の全画素を読み出したり、図３（ｂ）に示すように、単位画素ブロックの出力として、画素配列の１，９行目の１，５，９列目、３，７行目の３，７列目の各画素情報を加算して出力し、他の単位画素ブロックについても、同様の操作を繰り返して間引き加算しながら、任意の全画素を読み出す手法である。

また、図４に示す手法は、横方向（列配垂直列方向）の空間周波数による折返しノイズを特に低減したいときに考えられる間引き加算の手法であり、横方向の画素面積を擬似的に増加させている。

具体的には、３×３の画素ブロックを擬似的に単位画素ブロックとし、この単位画素ブロックのａ行ａ列目の出力として２行目の１，３列目の画素情報を加算して出力する。次に、ａ行ｂ列目の出力として２行目の４，６列目の画素情報を加算して出力する。以下同様に最終列または最終列付近まで加算出力する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。

この後、単位画素ブロックのｂ行ａ列目の出力として、５行目の１，３列目の画素情報を加算して出力する。以下、各単位画素ブロックにおいても同様の操作を繰り返して、間引き加算しながら任意の全画素を読み出す。

上述した間引き加算処理により、横方向の画素面積を擬似的に増加させることができるため、横方向の空間周波数による折返しノイズを低減できる。もちろん、縦方向（行配垂直列方向）についても、同様の考え方で間引き処理をすることによって折返しノイズを低減することができる。

ここまでは、２行２列を単位とし、その単位の繰返し（垂直２×水平２繰返し）のカラーコーディングを持つ色分離フィルタが配された画素配列についての間引き読出し処理について説明をしてきたが、これに限られるものではなく、ある単位画素ブロックを１つの画素として見立て、その単位画素ブロック中の同色の色分離フィルタの画素情報を加算して、画素面積（画素幅）を擬似的に増加させ、間引き処理時の折返しノイズを低減する手法は、あらゆるカラーカーディングを持つ色分離フィルタ配列においても有効である。

他のカラーカーディングを持つ色分離フィルタの画素配列として、たとえば、Ｇストライプ方式のカラーコーディングで、４行４列を単位とし、その単位の繰返しのカラーコーディングを持つ色分離フィルタの画素配列が考えられる。

この画素配列の場合には、それぞれ３以上の奇数行×奇数列すなわち（２ｋ＋３）×（２ｋ＋３）（条件式Ａ）の画素ブロックを単位画素ブロックとする点で、また“単位画素ブロックが互いに重なり合うことなく敷き詰められた状態で”処理する点では基本形と同様であるが、ストライプ方式におけるフィルタ繰返しサイクルに合わせて加算対象の画素位置を調整することで、各単位画素ブロック内の同色の色分離フィルタの画素情報を擬似的に１画素分の画素情報として読み出すようにすればよい。

具体的には、たとえばｋ＝０のとき、図５（ａ）に示すように、単位画素ブロックのａ行ａ列目の出力として画素配列の１，３行目の１列目および２行目の３列目の画素情報を加算して出力し、次いで単位画素ブロックのａ行ｂ列目の出力として画素配列の１，３行目の６列目および２行目の４列目の画素情報を加算して出力し、以下同様に最終列または最終列付近まで加算して出力する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。

しかる後、単位画素ブロックのｂ行ａ列目の出力として画素配列の４，６行目の１列目および５行目の３列目の画素情報を加算して出力し、次いで単位画素ブロックのｂ行ｂ列目の出力として画素配列の４，６行目の６列目および５行目の４列目の画素情報を加算して出力し、以下同様の操作を繰り返して間引き加算しながら、任意の全画素を読み出すようにすればよい。

また、図５（ｂ）に示すように、単位画素ブロックのａ行ａ列目の出力として画素配列の１，３行目の１列目および２行目の３列目の画素情報を加算して出力し、次いで単位画素ブロックのａ行ｂ列目の出力として画素配列の１，３行目の４列目および２行目の６列目の画素情報を加算して出力し、以下同様に最終列または最終列付近まで加算して出力する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。

しかる後、単位画素ブロックのｂ行ａ列目の出力として画素配列の４，６行目の１列目および５行目の３列目の画素情報を加算して出力し、次いで単位画素ブロックのｂ行ｂ列目の出力として画素配列の４，６行目の４列目および５行目の６列目の画素情報を加算して出力し、以下同様の操作を繰り返して間引き加算しながら、任意の全画素を読み出すようにすればよい。

つまり、４行４列を繰返し単位とするカラーコーディングの場合も、２行２列の場合と同様に、単位画素ブロック中の斜線部の画素情報を加算して、１つの画素情報として出力することにより、画素情報の順序、空間的な位置関係ともに全画素読出しと同じまま、折返しノイズを低減することができる。

なお、上記説明では、４行×４列を繰返し単位とするカラーコーディングにおける事例として、ｋ＝０の３×３の画素ブロックを単位画素ブロックとした場合を例に挙げて説明したが、これに限られるものではなく、図示を割愛するが、ｋが１以上、すなわちｋ＝１の５×５の画素ブロックを単位画素ブロックとする１／２５の割合での画素情報量の圧縮や、ｋ＝２の７×７の画素ブロックを単位画素ブロックとする１／４９の割合での画素情報量の圧縮などの場合にも、同様に適用でき、同様の効果を享受できる。

また、上記説明では、４行×４列を繰返し単位とするカラーコーディングにおける事例として、第１実施形態の基本形と同様に、処理単位ブロックが互いに重なり合うことなく敷き詰められた状態での処理態様について説明したが、４行×４列を繰返し単位とするカラーコーディングの場合においても、詳細な説明を割愛するが、後述する第２実施形態と同様に、処理単位ブロックが交互に重なり合いながら敷き詰められた状態での間引読出加算処理にすることもできる。

以上説明したように、第１実施形態の間引き加算処理においては、ある単位画素ブロックを１つの画素として見立て、その単位画素ブロック内の同色の色分離フィルタの画素情報を加算して読み出すことにより、画素間の距離が増大し、ナイキスト周波数が減少することで相対的に折返しノイズが増加することが問題であった間引き読出し過程においても、擬似的に画素面積（画素幅）を増大させ、ナイキスト周波数以上の空間周波数領域においてＭＴＦ値を減少させることで、折返しノイズを低減することができる。

また、サンプリング過程で間引き処理をしながら画素情報を読み出すことにより、固体撮像素子の駆動周波数を下げることができるため、その分だけ消費電力を低減することができ、しかも後段のＡ／Ｄ変換部１１０に掛る負荷を大幅に低減できるため、信号処理系に負荷を掛けることなく画素情報量を圧縮することができる。

＜間引き加算処理の動作；第２実施形態の基本＞
図６〜図８は、間引き加算処理時の駆動方法の第２実施形態を説明する図である。この第２実施形態は、間引き加算処理時に、１／偶数画素×１／偶数画素すなわち１／（２ｋ＋２）×（２ｋ＋２）（ｋは０以上の正の整数；条件式Ｂともいう）の割合で画素情報量を圧縮する過程において、間引き加算する擬似的な画素ブロック（単位画素ブロック；処理単位ブロック）が交互に重なり合いながら敷き詰められた状態で、偶数×偶数すなわち（２ｋ＋２）×（２ｋ＋２）（条件式Ｃともいう）画素を間引き加算することにより画素情報を、折返しノイズを低減した状態で間引く構成を採る点に特徴を有する。

ここで、第１実施形態との比較においては、“処理単位ブロックが交互に重なり合いながら敷き詰められた状態”の方が、折返しノイズは減少するが、出力するときのデータ量は増加する。このような基本原則を鑑みて、基本的には、間引きし出力する画素数とスピードおよび折返しノイズの効果を考え合わせて、交互に敷き詰めるか、それとも敷き詰めないかを選択するのがよい。

たとえば図６〜図８は、条件式Ｂ，Ｃにおいてｋ＝０のとき、すなわち４（＝２×２）画素を間引き加算し、１／４の割合で画素情報量を圧縮する場合について示している。図６（ａ）に示すように、１行目の１，３列目、３行目の１，３列目の同色の色分離フィルタの画素情報、本例ではＧの画素情報をすべて加算して１画素分の情報として出力する。

次に、図６（ｂ）に示すように、１行目の２，４列目、３行目の２，４列目の同色の色分離フィルタの画素情報、本例ではＢの画素情報をすべて加算して１画素分の情報として出力する。次いで、図６（ｃ）に示すように、１行目の５，７列目、３行目の５，７列目の画素情報、本例ではＧの画素情報をすべて加算して１画素分の情報として出力する。

同様の操作を繰り返し、読み出す画素が、図７（ａ）に示すように、最終列または最終列付近に達する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。この後、図７（ｂ）に示すように、１段下がって、２行目の１，３列目、４行目の１，３列目の同色の色分離フィルタの画素情報、本例ではＲの画素情報をすべて加算して１画素分の情報として出力する。

この２行目、４行目において、読み込む画素が最終列または最終列付近に達すると、３段下がって、５行目の１，３列目、７行目の１，３列目の画素情報をすべて加算して１画素分の情報として出力するように同様の操作を繰り返す。最終列またはその付近まで読み出す画素が達し、下の段に移るときは、１段，３段，１段，３段，…と設定された最終行またはその付近の画素情報が読み出されるまで同様の操作を繰り返す。

つまり、操作（１）｛操作Ａ <４ｍ＋１，４ｍ＋３行目の４ｎ＋１，４ｎ＋３列目（ｍ，ｎは０以上の正の整数）の画素情報を間引き加算して１画素分の情報として出力> し、次に操作Ｂ <４ｍ＋１，４ｍ＋３行目の４ｎ＋２，４ｎ＋４列目の画素情報を間引き加算して１画素分の情報として出力> する。ｍ＝０，ｎ＝０から開始し、まずｍを０で固定し、Ａ，Ｂ一連の操作が終了したら次のＡ，Ｂの操作に移行する前にｎを１つ増加させる。以降同様に、Ａ，Ｂ，Ａ，Ｂ，Ａ，Ｂ，…と順番にＡ，Ｂの操作を列の最後またはその付近まで繰り返す。｝

最終列またはその付近まで読み込むと、次は操作（２）｛操作Ａ <４ｍ＋２，４ｍ＋４行目の４ｎ＋１，４ｎ＋３列目の画素情報を間引き加算して１画素分の情報として出力> し、次に操作Ｂ <４ｍ＋２，４ｍ＋４行目の４ｎ＋２，４ｎ＋４列目の画素情報を間引き加算して１画素分の情報として出力> する。ｍ＝０，ｎ＝０から開始し、まずｍを０で固定し、Ａ，Ｂ一連の操作が終了したら次のＡ，Ｂの操作に移行する前にｎを１つ増加させる。以降同様に、Ａ，Ｂ，Ａ，Ｂ，Ａ，Ｂ，…と順番にＡ，Ｂの操作を列の最後またはその付近まで繰り返す。｝

この行でも最終列またはその付近まで画素情報を読み込むと、ｍの値を１つ増加させて操作（１），（２）を同様に行なう。そして、読み出すように設定された画素情報をすべて読み出すまで、操作（１），（２）のペアを基本動作とし、その基本動作が１サイクル行なわれるごとに、ｍの値を１ずつ増加させる。

このように間引き加算を行った場合、擬似的な画素の重心は図８に示すようになり、２×２の単位画素ブロックごとに同色の色分離フィルタの画素情報を出力したことになるので、１／４の割合で画素情報量を圧縮したことになる。

＜間引き加算処理の動作；第２実施形態の変形例＞
上述した第２実施形態の間引き加算処理においては、条件式Ｂにおいてｋ＝０の１／４割合で画素情報量を圧縮する過程において、条件式Ｃにおいてｋ＝０の２×２の画素ブロックを単位画素ブロックとし間引き加算する場合を例に挙げて説明したが、これに限られるものではなく、ｋが１以上、すなわちｋ＝１の４×４の画素ブロックを単位画素ブロックとする１／１６の割合での画素情報量の圧縮や、ｋ＝２の６×６の画素ブロックを単位画素ブロックとする１／３６の割合での画素情報量の圧縮などの場合にも、同様に適用でき、同様の効果を享受できる。

図９〜図１１は、条件式Ｂ，Ｃにおいてｋ＝１のとき、すなわち１６（＝４×４）画素を間引き加算し、１／１６の割合で画素情報量を圧縮する場合について示している。この場合、先ず、図９（ａ）に示すように、１，３，５，７行目の１，３，５，７列目の画素情報を加算して1画素分の情報として出力する。次に、図９（ｂ）に示すように、１，３，５，７行目の４，６，８，１０列目の画素情報を加算して１画素分の情報として出力する。同様に、１，３，５，７行目の９，１１，１３，１５列目の画素情報を加算して１画素分の情報として出力する。

同様の操作を繰り返し、図１０（ａ）に示すように、読み出す画素が最終列または最終列付近に達する。どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。この後、図１０（ｂ）に示すように、３段下がって、４，６，８，１０行目の１，３，５，７列目の画素情報を加算して１画素分の情報として出力する。この４，６，８，１０行において、読み込む画素が最終列または最終列付近に達すると、５段下がって以下同様の操作を繰り返す。

つまり、操作（１）｛操作Ａ <８ｍ＋１，８ｍ＋３，８ｍ＋５，８ｍ＋７行目の８ｎ＋１，８ｎ＋３，８ｎ＋５，８ｎ＋７列目を間引き加算して１画素分の情報として出力（ｍ，ｎは０以上の正の整数）> し、次いで操作Ｂ <８ｍ＋１，８ｍ＋３，８ｍ＋５，８ｍ＋７行目の８ｎ＋４，８ｎ＋６，８ｎ＋８，８ｎ＋１０列目の画素情報を間引き加算して１画素分の情報として出力> する。ｍの値は固定で、Ａ，Ｂ一連の操作が終了したら、次のＡ，Ｂの操作に移行する前にｎを１つ増加させる。以降同様に、Ａ，Ｂ，Ａ，Ｂ，Ａ，Ｂ，…と順番にＡ，Ｂの操作を列の最後またはその付近まで繰り返す。｝

最終列またはその付近まで読み込むと、次は操作（２）｛操作Ａ <８ｍ＋４，８ｍ＋６，８ｍ＋８，８ｍ＋１０行目の８ｎ＋１，８ｎ＋３，８ｎ＋５，８ｎ＋７列目の画素情報を間引き加算して１画素分の情報として出力> し、次いで操作Ｂ <８ｍ＋４，８ｍ＋６，８ｍ＋８，８ｍ＋１０行目の８ｎ＋４，８ｎ＋６，８ｎ＋８，８ｎ＋１０列目の画素情報を間引き加算して１画素分の情報として出力> する。ｍの値は固定で、Ａ，Ｂ一連の操作が終了したら、次のＡ，Ｂの操作に移行する前にｎを１つ増加させる。以降同様に、Ａ，Ｂ，Ａ，Ｂ，Ａ，Ｂ，…と順番にＡ，Ｂの操作を列の最後またはその付近まで繰り返す。｝

この行でも最終列またはその付近まで読み込むと、ｍの値を１つ増加させて操作（１），（２）を行なう。そして、読み出すように設定された画素情報をすべて読み出すまで、上述した一連の動作を繰り返す。このように間引き加算を行った場合、擬似的な画素の重心は図１１に示すようになり、４×４の単位画素ブロックごとに同色の色分離フィルタの画素情報を出力したことになるので、１／１６の割合で画素情報量を圧縮したことになる。

ただし、このようにして１／偶数画素×１／偶数画素の割合で画素情報量を圧縮する過程において、間引き加算する擬似的な画素ブロック（単位画素ブロック）が交互に重なり合いながら敷き詰められた状態で、偶数×偶数画素を間引き加算すると、たとえば図１１に示すように、加算結果の重心位置がずれる。

第２実施形態において、加算結果の重心位置がずれないように読み出すには、それぞれ３以上の１／奇数画素×１／奇数画素すなわち１／（２ｋ＋３）×（２ｋ＋３）（ｋは０以上の正の整数；条件式Ｄともいう）の割合で画素情報量を圧縮する過程において、間引き加算する擬似的な画素ブロック（単位画素ブロック）が交互に重なり合いながら敷き詰められた状態で、それぞれ３以上の奇数×奇数すなわち（２ｋ＋３）×（２ｋ＋３）（条件式Ｅともいう）画素を間引き加算するようにすればよく、この場合にも、画素情報を、折返しノイズを低減した状態で間引く構成を採ることができる。

つまり、折返しノイズと加算結果の重心位置の双方を一番に考えるならば、奇数単位で間引きするのがベストではあるが、センサの仕様によっては、いつも奇数とすることはできない。センサ仕様上奇数を選択不可能な場合において、ただ単に間引きをするよりも、たとえ偶数でも（重心がずれても）加算間引きする方がいいときがある場合には、前述のように１／偶数画素×１／偶数画素の割合で画素情報量を圧縮する過程において、間引き加算する単位画素ブロックが交互に重なり合いながら敷き詰められた状態で、偶数×偶数画素を間引き加算するとよく、センサ仕様上奇数を選択可能な場合には、１／奇数画素×１／奇数画素の割合で画素情報量を圧縮する過程において、間引き加算する単位画素ブロックが交互に重なり合いながら敷き詰められた状態で、奇数×奇数画素を間引き加算するとよい。

たとえば、図１２〜図１４は、条件式Ｄ，Ｅにおいてｋ＝１のとき、すなわち９（＝３×３）画素を間引き加算し、１／９の割合で画素情報量を圧縮する場合について示している。この場合、先ず、図１２（ａ）に示すように、１行目の１，３，５列目、３行目の１，３，５および５行目の１，３，５列目の画素情報を加算して１画素分の情報として出力する。

次に、図１２（ｂ）に示すように、１行目の４，６，８列目、３行目の４，６，８列目および５行目の４，６，８列目の画素情報を加算して１画素分の情報として出力する。次いで、図１２（ｃ）に示すように、１行目の７，９，１１列目、３行目の７，９，１１列目および５行目の７，９，１１列目の画素情報を加算して１画素分の情報として出力する。

同様の操作を繰り返して、読み出す画素が、図１３（ａ）に示すように、最終列または最終列付近に達する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。この後、図１３（ｂ）に示すように、３段下がって、４行目の１，３，５列目、６行目の１，３，５列目および８行目の１，３，５列目の画素情報を加算して１画素分の情報として出力する。

つまり、操作（１）｛３ｍ＋１，３ｍ＋３，３ｍ＋５行目の６ｎ＋１，６ｎ＋３，６ｎ＋５列目（ｍ，ｎは０以上の正の整数）の画素情報を間引き加算して１画素分の情報として出力｝し、次いで操作（２）｛３ｍ＋１，３ｍ＋３，３ｍ＋５行目の６ｎ＋４，６ｎ＋６，６ｎ＋８を間引き加算して１画素分の情報として出力｝する。操作（１），（２）をペアで行なうのが基本動作であり、ｍ＝０，ｎ＝０から開始し、まずｍを０で固定し、ｎを基本動作１回につき順次１ずつ増加させる。画素の最終列またはその付近に達したときに、ｍを１つ増加させ、ｎを０にする。

以下、同様にして設定された画素情報をすべて読み出すまで、その操作を繰り返して実行する。このようにして間引き加算を行った場合には、擬似的な画素の重心は図１４に示すようになり、３×３の単位画素ブロックごとに同色の色分離フィルタの画素情報を出力したことになるので、１／９の割合で画素情報量を圧縮したことになる。

また、３以上の奇数×奇数とする場合においても、図示を割愛するが、ｋが１以上、すなわちｋ＝１の５×５の画素ブロックを単位画素ブロックとする１／２５の割合での画素情報量の圧縮や、ｋ＝２の７×７の画素ブロックを単位画素ブロックとする１／４９の割合での画素情報量の圧縮などの場合にも、同様に適用でき、同様の効果を享受できる。

なお、上述した第２実施形態の説明では、偶数×偶数と、３以上の奇数×奇数の場合に分けて条件式を示したが、両者を纏めて、１／（ｋ＋２）×（ｋ＋２）（ｋは０以上の正の整数；条件式Ｆともいう）の割合で画素情報量を圧縮する過程において、間引き加算する擬似的な画素ブロック（単位画素ブロック）が交互に重なり合いながら敷き詰められた状態で、それぞれ（ｋ＋２）×（ｋ＋２）（条件式Ｇともいう）画素を間引き加算する構成と考えることができる。

また、３以上の奇数×奇数の場合に、仮想画素中の全ての画素の情報を読み出す例を示したが、必ずしも全ての画素の情報を読み出す必要はなく、たとえば、任意の行の画像情報だけ読み込んで間引き加算したり、縦の列を読み飛ばすことによって間引き加算するようにしてもよい。

図１５〜図１７は、縦の列を読み飛ばすことによって間引き加算する変形例を説明する図である。この図１５および図１６に示す変形例は、１６画素を間引き加算し、１／２５の割合で画素情報量を圧縮する場合を示している。

先ず、図１５（ａ）に示すように、１，３，５，７行目の１，３，５，７列目の画素情報を加算して１画素分の情報として出力する。次に、図１５（ｂ）に示すように、１，３，５，７行目の６，８，１０，１２列目の画素情報を加算して１画素分の情報として出力する。図から分かるように、読み出すごとに１画素列ずつ拾い漏れがある。同様に、１，３，５，７行目の１１，１３，１５，１７列目の画素情報を加算して１画素分の情報として出力する。

同様の操作を繰り返し、図１６（ａ）に示すように、読み出す画素が最終列または最終列付近に達する。なお、どこまでの画素情報を読み出して間引き加算処理するかは、設定により変更される。この後、図１６（ｂ）に示すように、５段下がって、６，８，１０，１２行目の１，３，５，７列目の画素情報を加算して１画素分の情報として出力する。

つまり、操作（１）｛５ｍ＋１，５ｍ＋３，５ｍ＋５，５ｍ＋７行目の１０ｎ＋１，１０ｎ＋３，１０ｎ＋５，１０ｎ＋７列目の画素情報を間引き加算して１画素分の情報として出力｝し、次いで操作（２）｛５ｍ＋１，５ｍ＋３，５ｍ＋５，５ｍ＋７行目の１０ｎ＋６，１０ｎ＋８，１０ｎ＋１０，１０ｎ＋１２を間引き加算して１画素分の情報として出力｝する。

操作（１），（２）を繰り返すのが基本動作であり、ｍ，ｎは０以上の正の整数で、ｍ＝０，ｎ＝０から開始し、まずｍを０で固定し、ｎを基本動作１回につき順次１ずつ増加させる。画素の最終列または最終列付近に達したときに、ｍを１つ増加させ、ｎを０にする。以下、その操作の繰り返しを行なう。

このように、縦の列を読み飛ばして間引き加算する場合、擬似的な画素の重心は図１７の斜線部分となり、５×５の単位画素ブロックごとに同色の色分離フィルタの画素情報を出力したことになるので、１／２５の割合で画素情報量を圧縮したことになる。

このようにして、間引き加算処理を行なうことにより、擬似的に画素面積の増加および横方向への画素の拾い漏れがなくなることなどによってナイキスト周波数以上の空間周波数領域のＭＴＦ値を低減することができる。これにより、折返しノイズが減少するので、間引き過程において、従来問題であったノイズを低減しつつ画質を向上させることができる。

また、サンプリング過程で間引きながら信号処理を行なうことにより、出力バッファ２９やＡ／Ｄ変換部１１０に掛る負荷を大幅に低減できるため、画素情報の順序、空間的な位置関係ともに全画素読出しと同じまま、高速読出し、低消費電力化、間引きすることができる。

＜間引き加算処理の動作の実現手法；第１実施形態＞
図１８は、上述した間引き加算処理の動作を実現するための回路構成の第１実施形態を示す図である。

間引き加算処理の動作を実現する具体的な手法としては、特願２００３−０４３８９７号のある（第１および第２）実施形態において、固体撮像素子から読み出した画素情報を格納するメモリ回路部２７を設けて、このメモリ回路部２７に格納されている単位画素ブロック内の同色の色分離フィルタの画素情報を同時に水平信号線１８に出力する仕組みを例示した。

しかしながら、この場合、単位画素ブロック分の複数行の全画素情報を記憶する必要があるので、単純な構成では、少なくとも複数行分のラインメモリが必要になり、単位画素ブロックのサイズに応じて、メモリ回路部２７の構成が大規模になる。

一方、特願２００３−０４３８９７号においては、他の（第３および第４）実施形態として、固体撮像素子の画素配列に対してそれぞれ１行分の画素情報を格納可能な２つのメモリ回路（つまり２つのラインメモリ）を設け、各メモリ回路にそれぞれ格納されている単位画素ブロック内のうちの同色である２列分の色分離フィルタの画素情報を同時に水平信号線に出力する仕組みも提案している。

この場合、単位画素ブロックのサイズに拘らず、２つのラインメモリで間引き加算処理を実現できるが、複数行分のラインメモリを必要とする点では、特願２００３−０４３８９７号の第１および第２実施形態と同様であり、依然として、メモリ回路の構成が煩雑になる問題がある。

そこで、本実施形態では、メモリ回路の構成をより簡易にするべく、１つのメモリ回路を用いた構成と動作を具体的に示すこととする。

図１８に示すように、第１実施形態の間引き加算処理部２５は、ＣＤＳ処理部（カラム回路）２６と、メモリ回路部２７と、接続制御部２８とを有して構成されている。メモリ回路部２７のメモリ機能要素は、ＣＤＳ処理部２６が備える容量素子をアナログメモリ素子として兼用している。

たとえば、ＣＤＳ処理部２６は、それぞれ撮像部１０の垂直列（図ではｍ列〜ｍ＋７列までを例示）ごとに設けられた結合キャパシタＣａおよびサンプルホールドキャパシタＣｂと、各キャパシタＣａ，キャパシタＣｂ間の接続を制御パルスＳに従って制御するスイッチＳａと、サンプルホールドキャパシタＣｂの電位を基準電位ＶｃにリセットするスイッチＳｂと、各サンプルホールドキャパシタＣｂに保持された信号電圧を制御パルスＵ２に従って所定の順に水平信号線１８に読み出す制御を行なうスイッチＳｃ（水平列選択スイッチあるいはカラムスイッチといわれるもの）とを備えている。

ここで、サンプルホールドキャパシタＣｂが、メモリ回路部２７のメモリ機能要素として機能し、一種のラインメモリとして動作するようになっている。

また、本実施形態の間引き加算処理部２５は、複数列や複数行の画素情報を、メモリ回路部２７のアナログメモリ素子であるサンプルホールドキャパシタＣｂを利用して加算処理や平均化処理をするように制御する接続制御部２８として、先ず、結合キャパシタＣａとスイッチＳａとの接続ノードにおいて、隣接する奇数列間（たとえば１列目と３列目、３列目と５列目など）もしくは隣接する偶数列間（たとえば２列目と４列目、４列目と６列目など）の接続を制御パルスＲに従って制御するスイッチＳｄを有している。

スイッチＳｄは、単位画素ブロック内の同色画素の複数列を接続して画素情報を列加算するべく、それら複数列の画素情報を共通の（１つの）記憶素子（本例ではサンプルホールドキャパシタＣｂ）に導く機能を持つ。

また、接続制御部２８は、スイッチＳａとサンプルホールドキャパシタＣｂの接続ノードにおいて、隣接する奇数列間（たとえば１列目と３列目、３列目と５列目など）もしくは隣接する偶数列間（たとえば２列目と４列目、４列目と６列目など）の接続を制御パルスＴに従って制御するスイッチＳｅを有している。

スイッチＳｅは、単位画素ブロック内の同色画素の複数列のメモリ素子（本例ではサンプルホールドキャパシタＣｂ）を接続することで、複数列のサンプルホールドキャパシタＣｂに保持されている各行の複数列分の画素情報を行加算し、加算した結果を平準化（平均化）する、つまりそれぞれの保持内容を共通にさせる機能を持つ。

図１９〜図２３は、図１８に示した第１実施形態の間引き加算処理部２５において、上述した間引き加算処理の動作を実現する手法の具体例を説明する図である。

ここでは、図１２および図１３に示した、同色の９（＝３×３）画素を間引き加算し、１／９の割合で画素情報量を圧縮する場合を一例にして説明する。色分離フィルタとしては、図１８に示すＧｒに着目して説明する。

よって、図１８との対応では、画素Ｐ１１はｎ行ｍ列のＧｒ画素、画素Ｐ１２はｎ行ｍ＋２列のＧｒ画素、画素Ｐ１３は、ｎ行ｍ＋４列のＧｒ画素、画素Ｐ２１はｎ＋２行ｍ列のＧｒ画素、画素Ｐ２２はｎ＋２行ｍ＋２列のＧｒ画素、画素Ｐ２３は、ｎ＋２行ｍ＋４列のＧｒ画素、画素Ｐ３１はｎ＋４行ｍ列のＧｒ画素、画素Ｐ３２はｎ＋４行ｍ＋２列のＧｒ画素、画素Ｐ３３は、ｎ＋４行ｍ＋４列のＧｒ画素である。

また、垂直列ごとに設けられたキャパシタＣ１は結合キャパシタＣａｍ、キャパシタＣ２は結合キャパシタＣａｍ＋２、キャパシタＣ３は結合キャパシタＣａｍ＋４である。また、垂直列ごとに設けられたキャパシタＣ４はサンプルホールドキャパシタＣｂｍ、キャパシタＣ５はサンプルホールドキャパシタＣｂｍ＋２、キャパシタＣ６はサンプルホールドキャパシタＣｂｍ＋４であり、ＣＤＳ処理部２６の機能要素として作用するだけでなく、本実施形態特有のメモリ回路部２７をも構成する。

また、結合キャパシタＣａとスイッチＳａとの接続ノードにおいて隣接する列間の接続を制御するスイッチＳ１はスイッチＳｄ02、スイッチＳ２はスイッチＳｄ24、さらにスイッチＳａとサンプルホールドキャパシタＣｂとの接続ノードにおいて隣接する列間の接続を制御するスイッチＳ３はスイッチＳｅ02、スイッチＳ４はスイッチＳｅ24である。

また、サンプルホールドキャパシタＣｂとしてのキャパシタＣ４の電位を基準電位ＶｃにリセットするスイッチＳ８はスイッチＳｃｍ、キャパシタＣ５の電位を基準電位ＶｃにリセットするスイッチＳ９はスイッチＳｃｍ＋２、キャパシタＣ９の電位を基準電位ＶｃにリセットするスイッチＳ１０はスイッチＳｃｍ＋４である。

さらに、各サンプルホールドキャパシタＣｂ（本例ではキャパシタＣ４〜Ｃ６）に保持された信号電圧を所定の順に水平信号線１８に読み出すスイッチＹ１はスイッチＳｃｍ、スイッチＹ２はスイッチＳｃｍ＋２、スイッチＹ３はスイッチＳｃｍ＋４である。

先ず、間引きを行なわない撮像時の画素情報を出力するときには、図１９において、撮像部１０から画素情報が読み出され、さらにＣＤＳ処理部２６にてＣＤＳ処理された画素情報は、メモリ回路部２７のラインメモリ（本例ではサンプルホールドキャパシタＣｂとしてのキャパシタＣ４〜Ｃ６）に格納され、スイッチＹ１〜Ｙ３の選択動作によって順次水平信号線１８に読み出される。

水平信号線１８に読み出された信号は図示しない出力バッファ２９を通して適当なゲインに増幅もしくは減幅された後、後段の図示しない外部回路１００におけるＡ／Ｄ変換部１１０によりデジタル変換され、さらにデジタル信号処理部１３０により適当なゲインに増幅もしくは減幅され、出力される。

次に、間引き加算する状態で出力するときには、カラーフィルタ（色分離フィルタ）が存在するときは、たとえば図１２および図１３に示したように、飛び飛びに読み出され、加算される。この際、加算処理時には、メモリ回路部２７のラインメモリとしての機能要素であるサンプルホールドキャパシタＣｂを利用する。以下具体的に説明する。

先ず、１行目の３列分の画素情報を纏めて１つのサンプルホールドキャパシタＣｂとしてのキャパシタＣ４に取り込む準備をする。このため、先ず、キャパシタＣ１とスイッチＳ５との接続ノードとキャパシタＣ２とスイッチＳ６との接続ノード間をスイッチＳ１で、キャパシタＣ２とスイッチＳ６との接続ノードとキャパシタＣ３とスイッチＳ７との接続ノード間をスイッチＳ２で、それぞれ接続する。その他のスイッチＳ３〜Ｓ１０、Ｙ１〜Ｙ３をそれぞれ開放（オープン）にする。

そして、この状態で、図２０に示すように、スイッチＳ５，Ｓ８を閉じて、１行目の３列分の画素Ｐ１１，Ｐ１２，Ｐ１３（図中白抜きの画素）のリセットレベルをキャパシタＣ４に読み出す。

この後、その後スイッチＳ８を切り、図２１の状態にした後、１行目の画素の信号レベルをキャパシタＣ４に読み出す。この動作により、キャパシタＣ４には、１行目の３列分の画素Ｐ１１，Ｐ１２，Ｐ１３の情報が合成（加算に相当）されて格納される。

ここで、“合成（加算に相当）”といったのは、３列分の画素を加算する際には、結合キャパシタＣａ（本例ではＣ１〜Ｃ３）と、サンプルホールドキャパシタＣｂ（本例ではＣ４）との間での容量結合による加算処理を行なうので、３つのキャパシタＣ３と１つのキャパシタＣ４との間での容量分配による効果のため、単純な加算処理にはならないからである。しかしながら、この過程での処理は、３列分の画素情報を纏めて１つのキャパシタＣ４に取り込むというものであるから、数学的な意義は、加算処理である。

次に、上記に準じて、２行目の３列分の画素Ｐ２１，Ｐ２２，Ｐ２３（図中斜線ハッチングの画素）の情報をキャパシタＣ４に取り込む。たとえば、先ず、２行目の３列分の画素情報を纏めて１つのサンプルホールドキャパシタＣｂとしてのキャパシタＣ５に取り込む準備をする。このため、図示を割愛するが、先ず、キャパシタＣ１とスイッチＳ５との接続ノードとキャパシタＣ２とスイッチＳ６との接続ノード間をスイッチＳ１で、キャパシタＣ２とスイッチＳ６との接続ノードとキャパシタＣ３とスイッチＳ７との接続ノード間をスイッチＳ２で、それぞれ接続する。その他のスイッチＳ３〜Ｓ１０、Ｙ１〜Ｙ３をそれぞれ開放（オープン）にする。

そして、この状態で、スイッチＳ６，Ｓ９を閉じて、２行目の３列分の画素Ｐ２１，Ｐ２２，Ｐ２３のリセットレベルをキャパシタＣ５に読み出す。

その後、スイッチＳ９を切って図２２の状態にした後、２行目の画素の信号レベルをキャパシタＣ５に読み出す。この動作により、キャパシタＣ５には、２行目の３列分の画素Ｐ２１，Ｐ２２，Ｐ２３の情報が合成（加算に相当）されて格納される。

また、３行目の３列分の画素Ｐ３１，Ｐ３２，Ｐ３３（図中ドットで示す画素）の情報をキャパシタＣ６に取り込む。たとえば、先ず、３行目の３列分の画素情報を纏めて１つのサンプルホールドキャパシタＣｂとしてのキャパシタＣ６に取り込む準備をする。このため、図示を割愛するが、先ず、キャパシタＣ１とスイッチＳ５との接続ノードとキャパシタＣ２とスイッチＳ６との接続ノード間をスイッチＳ１で、キャパシタＣ２とスイッチＳ６との接続ノードとキャパシタＣ３とスイッチＳ７との接続ノード間をスイッチＳ２で、それぞれ接続する。その他のスイッチＳ３〜Ｓ１０、Ｙ１〜Ｙ３をそれぞれ開放（オープン）にする。

そして、この状態で、スイッチＳ７，Ｓ１０を閉じて、３行目の３列分の画素Ｐ３１，Ｐ３２，Ｐ３３のリセットレベルをキャパシタＣ６に読み出す。

図示を割愛するが、その後、スイッチＳ１０を切り、３行目の画素の信号レベルをキャパシタＣ６に読み出す。この動作により、キャパシタＣ６には、３行目の３列分の画素Ｐ３１，Ｐ３２，Ｐ３３の情報が合成（加算に相当）されて格納される。

このように、行ごとに処理対象画素（本例では３列分）の画素情報を読み出しては、その３列分の合成（実質的には加算）を取って、それぞれ１個のサンプルホールドキャパシタＣｂに読み出す動作を行なうことで、同一行の３列分の信号を、メモリ回路部２７におけるそれぞれ対応する１個のサンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）に加算して格納することができる。

この同一行の３列分の加算処理の後、図２３に示すように、結合キャパシタＣａ（本例ではＣ１〜Ｃ３）とサンプルホールドキャパシタＣｂ（本例ではＣ４〜Ｃ６）との間の接続を制御するスイッチＳａ（本例ではＳ５〜Ｓ７）を開放状態（オープン）にして、スイッチＳａとサンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）との接続ノードにおいて隣接する列間の接続を制御するスイッチＳ３，Ｓ４を閉じる。

この動作は、サンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）に格納されていた各行の信号を容量分配することであり、数学的な意義は平均化処理である。また、サンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）には、それぞれ各行の３列分の情報が加算されて格納されているので、結果的には、単位画素ブロック（本例では３行×３列分）の同一色の画素の情報を全て加算して平均化して出力することになる。

この３行×３列分の画素の情報を平均化したサンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）に保持されている情報を水平信号線１８に読み出す際には、スイッチＹ１〜３のうちの少なくとも１つをオンさせるとよい。結果的には、３行×３列分の画素の情報を平均化して、擬似的に１画素分の画素情報として読み出すことを意味する。

以上説明したように、第１実施形態の間引き加算処理部２５によれば、間引き加算処理を行なうに際して、ＣＤＳ処理部２６の機能要素でもあるサンプルホールドキャパシタＣｂを１列分のラインメモリとして利用して、単位画素ブロックの画素情報を加算し、平均化するようにした。
つまり、間引き加算処理部２５として、処理単位ブロック内の同一色の画素からの各画素信号を纏めて保持可能な複数の記憶素子として、ＣＤＳ処理部２６におけるサンプルホールドキャパシタを利用するメモリ回路部２７を用意する。接続制御部２８（本例ではスイッチＳ１，Ｓ２）を利用して、同一色の画素を持つ複数列を接続して、それら複数列の画素情報を共通のサンプルホールドキャパシタＣｂに導くことで加算処理を実現する。さらに、加算処理された複数列のサンプルホールドキャパシタＣｂを接続制御部２８（本例ではスイッチＳ３，Ｓ４）を利用して接続することで、行ごとに加算した複数列の加算結果を平均化する。
これにより、回路規模（特にメモリ回路の規模）を特願２００３−０４３８９７号の仕組みよりも低減しつつ、擬似的に画素面積（画素幅）を増大させ、ナイキスト周波数以上の空間周波数領域においてＭＴＦ値を減少させることで、折返しノイズを低減することができ、偽色の少ない間引き加算処理を実現できる。間引き加算処理が可能な撮像装置を構成するに当たり、ナイキスト周波数の減少による折返しノイズの問題を簡易な構成で解決できるようになる。

また、一度加算した結果を平均化して１画素分の画素情報として水平信号線１８に出力する構成を採っているので、後段へ送られる信号レベルを概ね単位画素３の飽和レベルに維持することができ、たとえばＡ／Ｄ変換部１１０以降の回路の入力ダイナミックレンジが狭い場合に有効となる。

また、ＣＤＳ処理部２６が備えるサンプルホールドキャパシタＣｂをメモリ回路部２７の１行分のラインメモリとして利用しているので、ＣＤＳ処理部２６と独立にメモリ回路部２７用のメモリ素子を設ける必要がなく、回路をよりコンパクトにできる。

つまり、空間周波数をなるべく落とさない方法で間引き加算処理ができることに加えて、チップの多くの面積を占める、メモリ素子としてのキャパシタの数を減らすことで、チップ面積を小さくし、チップコストも下げることができ、一般消費者に、安くて、高品質な製品を供給できるようになる。

また、チップから出力される出力信号量も減るので、高フレームレートでの信号出力や、フレームレートを落とすことによって、全体のシステムの、低消費電力化が行なえる。

＜間引き加算処理の動作の実現手法；第２実施形態＞
図２４は、上述した間引き加算処理の動作を実現するための回路構成の第２実施形態を示す図である。

この第２実施形態の構成は、図２４に示した第１実施形態の間引き加算処理部２５における、スイッチＳａとサンプルホールドキャパシタＣｂの接続ノードにおいて、隣接する奇数列間（たとえば１列目と３列目、３列目と５列目など）もしくは隣接する偶数列間（たとえば２列目と４列目、４列目と６列目など）の接続を制御パルスＴに従って制御するスイッチＳｅを割愛している点が、第１実施形態と異なる。

つまり、メモリ回路部２７の１列分ラインメモリとして機能するサンプルホールドキャパシタＣｂ間を繋ぐスイッチＳｅを無くしている。この場合、スイッチＹ１〜Ｙ３が、単位画素ブロック内の同色の色分離フィルタが形成された画素を持つ複数列のサンプルホールドキャパシタＣｂに格納されている、処理単位ブロック内の同色の色分離フィルタの画素情報を同時に出力するように切替制御する機能を果たす。

図２５は、図２４に示した第２実施形態の間引き加算処理部２５において、上述した間引き加算処理の動作を実現する手法の具体例を説明する図である。

メモリ回路部２７の１列分ラインメモリとして機能するサンプルホールドキャパシタＣｂ間を繋ぐスイッチＳｅを無くしているので、第１実施形態の構成におけるスイッチＳｅに関わる動作が異なる。

すなわち、行ごとに処理対象画素（本例では３列分）の画素情報を読み出しては、その３列分の合成（実質的には加算）を取って、それぞれ１個のサンプルホールドキャパシタＣｂに読み出す動作を行なうことで、３行分の信号を、メモリ回路部２７におけるそれぞれ対応する１個のサンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）に格納する（同一行の３列分の加算処理）までは、第１実施形態と同様である（図１９〜図２２参照）。

この後には、図２５に示すように、スイッチＹ１〜Ｙ３の全てを同時にオンすることで、各サンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）に保持された同一行の３列分の加算結果を、同時に水平信号線１８に読み出す。

サンプルホールドキャパシタＣｂ（本例ではＣ４，Ｃ５，Ｃ６）には、それぞれ各行の３列分の情報が加算されて格納されているので、結果的には、単位画素ブロック（本例では３行×３列分）の同一色の画素の情報を加算して、擬似的に１画素分の画素情報として読み出すことを意味する。

このように、第２実施形態の間引き加算処理部２５においても、間引き加算処理を行なうに際して、ＣＤＳ処理部２６の機能要素でもあるサンプルホールドキャパシタＣｂを１列分のラインメモリとして利用して、単位画素ブロックの画素情報を加算して出力するようにしたので、回路規模（特にメモリ回路の規模）を特願２００３−０４３８９７号の仕組みよりも低減しつつ、擬似的に画素面積（画素幅）を増大させ、ナイキスト周波数以上の空間周波数領域においてＭＴＦ値を減少させることで、折返しノイズを低減することができ、偽色の少ない間引き加算処理を実現できる。

なお、第１実施形態の間引き加算処理部２５とは異なり、平均化処理がなされずに、単位画素ブロック（本例では３行×３列分）の同一色の画素の情報を全て加算して出力するので、通常読み出し時と比べて信号量が３倍になる。よって、後段の回路のダイナミックレンジに考慮する必要がある。

しかしながら、間引き加算処理という観点では、加算と平均化はゲイン１／３違うだけであり、この点を無視すれば、同じ意義を持つ。

なお、第１および第２実施形態の間引き加算処理部２５では、行ごとにスイッチＳａ（本例ではスイッチＳ５〜Ｓ７）を切り替えることで各行の加算結果を垂直列ごとに設けられた個別のサンプルホールドキャパシタＣｂ（本例ではキャパシタＣ４〜Ｃ６）に保持させたが、何れか１つのサンプルホールドキャパシタＣｂに同色の全ての画素情報を保持させて加算し、そのサンプルホールドキャパシタＣｂから加算結果を読み出すことで、単位画素ブロック（本例では３行×３列分）の同一色の画素の情報を全て加算して、擬似的に１画素分の画素情報として読み出すこともできる。

なお、特願２００３−０４３８９７号の仕組みにおいても、単位画素ブロック内の同色の画素情報を加算する処理の実現に当たって、同一色の画素情報をメモリ回路部から水平信号線上へ同時に読み出すことによって実現する仕組みが提案されているが、ＣＤＳ処理部とは独立にメモリ回路部を備えており、全体の回路規模が大きい。

これに対して、この第２実施形態では、“同一色の画素情報をメモリ回路部から水平信号線上へ同時に読み出す”という点で似通っているが、ＣＤＳ処理部２６が備えるサンプルホールドキャパシタＣｂをメモリ回路部２７の１行分のラインメモリとして利用しているので、ＣＤＳ処理部２６と独立にメモリ回路部２７用のメモリ素子を設ける必要がなく、回路をよりコンパクトにできる利点がある。

つまり、空間周波数をなるべく落とさない方法で間引き加算処理ができることに加えて、チップの多くの面積を占める、メモリ素子としてのキャパシタの数を減らすことで、チップ面積を小さくし、チップコストも下げることができ、一般消費者に、安くて、高品質な製品を供給できるようになる。

なお、第１実施形態や第２実施形態の間引き加算処理部２５の具体的な説明においては、図１２および図１３に示した３×３の画素ブロックを単位画素ブロックとした場合を例に挙げて説明したが、これに限られるものではなく、図示を割愛するが、上記で説明したその他の間引き加算処理の動作の全てに、同様の仕組みを適用でき、同様の効果を享受することができる。

以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。発明の要旨を逸脱しない範囲で上記実施形態に多様な変更または改良を加えることができ、そのような変更または改良を加えた形態も本発明の技術的範囲に含まれる。

また、上記の実施形態は、クレーム（請求項）にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。前述した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜の組合せにより種々の発明を抽出できる。実施形態に示される全構成要件から幾つかの構成要件が削除されても、効果が得られる限りにおいて、この幾つかの構成要件が削除された構成が発明として抽出され得る。

たとえば、上記実施形態では、光や放射線などの外部から入力される電磁波に対して感応性をするＣＭＯＳ型の固体撮像装置について例示したが、物理量の変化を検知するあらゆるものに、上記実施形態で説明した仕組みを適用でき、光などに限らず、たとえば、指紋に関する情報を圧力に基づく電気的特性の変化や光学的特性の変化に基づき指紋の像を検知する指紋認証装置など、その他の物理的な変化を検知する仕組みにも同様に適用できる。

本発明の一実施形態に係るＣＭＯＳ固体撮像装置の概略構成図である。 間引き加算処理時の駆動方法の第１実施形態を説明する図である。 間引き加算処理時の駆動方法の第１実施形態の変形例を説明する図である。 間引き加算処理時の駆動方法の第１実施形態の変形例を説明する図である。 間引き加算処理時の駆動方法の第１実施形態の変形例を説明する図である。 間引き加算処理時の駆動方法の第２実施形態を説明する図である。 間引き加算処理時の駆動方法の第２実施形態を説明する図である。 間引き加算処理時の駆動方法の第２実施形態を説明する図である。 間引き加算処理時の駆動方法の第２実施形態の変形例（その１）を説明する図である（偶数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その１）を説明する図である（偶数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その１）を説明する図である（偶数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その２）を説明する図である（奇数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その２）を説明する図である（奇数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その２）を説明する図である（奇数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その３）を説明する図である。 間引き加算処理時の駆動方法の第２実施形態の変形例（その３）を説明する図である（奇数時のｋ＝１）。 間引き加算処理時の駆動方法の第２実施形態の変形例（その３）を説明する図である（奇数時のｋ＝１ 間引き加算処理の動作を実現するための回路構成の第１実施形態を示す図である。 図１８に示した第１実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。 図１８に示した第１実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。 図１８に示した第１実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。 図１８に示した第１実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。 図１８に示した第１実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。 間引き加算処理の動作を実現するための回路構成の第２実施形態を示す図である。 図２４に示した第２実施形態の間引き加算処理部において、間引き加算処理の動作を実現する手法の具体例を説明する図である。

符号の説明

１…固体撮像装置、３…単位画素、７…駆動制御部、１０…撮像部、１００…外部回路、１２…水平走査回路、１４…垂直走査回路、２０…タイミングジェネレータ、２５…間引き加算処理部、２６…ＣＤＳ処理部、２７…メモリ回路部、２８…接続制御部、２９…出力バッファ

Claims (31)

1. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を使用して、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得方法であって、
   前記単位構成要素から前記単位信号を間引いて読み出す過程において、所定方向にて所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを処理単位ブロックとし、
   当該処理単位ブロック内の一方の方向における前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を共通の処理回路に導くことで、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの前記単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
   ことを特徴とする物理情報取得方法。
2. 前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの前記単位信号を加算して前記処理単位ブロックの情報として読み出す
   ことを特徴とする請求項１に記載の物理情報取得方法。
3. 前記加算した情報を平均化して前記処理単位ブロックの情報として読み出す
   ことを特徴とする請求項２に記載の物理情報取得方法。
4. 前記単位構成要素が行列状に配されている場合、
   行方向および列方向にて前記所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを前記処理単位ブロックとし、
   列ごと設けられた処理回路を行ごとに切り替えることで、前記処理単位ブロック内の前記行方向における同一行の前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を、列ごと設けられた前記処理回路の何れかに共通に導く
   ことを特徴とする請求項１に記載の物理情報取得方法。
5. 前記単位構成要素のそれぞれには、所定のカラーコーディングを持つ色分離フィルタが形成されており、
   同色の前記色分離フィルタを前記所定の条件として、当該同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
   ことを特徴とする請求項１に記載の物理情報取得方法。
6. 前記単位構成要素が行列状に配されている場合、
   前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
   ｋを０以上の正の整数とするとき、１／（ｋ＋２）×（ｋ＋２）の割合で画素情報量を圧縮する過程において、間引き加算する処理単位ブロックが交互に重なり合いながら敷き詰められた状態で、（ｋ＋２）×（ｋ＋２）の前記単位構成要素を間引き加算する
   ことを特徴とする請求項５に記載の物理情報取得方法。
7. 前記単位構成要素が行列状に配されている場合、
   前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
   ｋを０以上の正の整数とするとき、１／（２ｋ＋３）×（２ｋ＋３）の割合で画素情報量を圧縮する過程において、（２ｋ＋３）×（２ｋ＋３）のブロックを処理単位ブロックとし、当該処理単位ブロックが互いに重なり合うことなく敷き詰められた状態で、各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
   ことを特徴とする請求項５に記載の物理情報取得方法。
8. 前記単位構成要素が行列状に配されている場合、
   前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、 ｋを０以上の正の整数とするとき、（２ｋ＋３）×（２ｋ＋３）のブロックを処理単位ブロックとし、当該処理単位ブロックが交互に重なり合いながら敷き詰められた状態で各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
   ことを特徴とする請求項５に記載の物理情報取得方法。
9. 前記単位構成要素が行列状に配されている場合、
   前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、 ｋを０以上の正の整数とするとき、（２ｋ＋２）×（２ｋ＋２）のブロックを処理単位ブロックとし、当該処理単位ブロックが交互に重なり合いながら敷き詰められた状態で各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
   ことを特徴とする請求項５に記載の物理情報取得方法。
10. 前記単位構成要素が行列状に配されている場合、
    前記所定のカラーコーディングは４行４列を単位とし、その単位の繰り返しであり、 ｋを０以上の正の整数とするとき、（２ｋ＋３）×（２ｋ＋３）の画素ブロックを処理単位ブロックとし、当該処理単位ブロックが互いに重なり合うことなく敷き詰められた状態で、各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項５に記載の物理情報取得方法。
11. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置を使用して、物理量についての所定の検知条件の元で取得された前記単位信号に基づいて、所定目的用の物理情報を取得する物理情報取得装置であって、
    前記単位構成要素から前記単位信号を間引いて読み出す過程において、所定方向にて所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを処理単位ブロックとし、当該処理単位ブロック内の一方の方向における前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を共通の処理回路に導くことで、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの前記単位信号を擬似的に１つの処理単位ブロックの情報として読み出す駆動制御部を備えている
    ことを特徴とする物理情報取得装置。
12. 前記駆動制御部は、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの前記単位信号を加算して前記処理単位ブロックの情報として読み出す
    ことを特徴とする請求項１１に記載の物理情報取得装置。
13. 前記駆動制御部は、前記加算した情報を平均化して前記処理単位ブロックの情報として読み出す
    ことを特徴とする請求項１２に記載の物理情報取得装置。
14. 前記処理回路は、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を纏めて保持可能な複数の記憶素子と、
    前記複数の記憶素子の何れに前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を纏めるかを制御する接続制御部と
    を備えている
    ことを特徴とする請求項１１に記載の物理情報取得装置。
15. 前記記憶素子は、前記単位構成要素からの単位信号に含まれるノイズ成分を抑制する処理にも使用されるものである
    ことを特徴とする請求項１４に記載の物理情報取得装置。
16. 前記半導体装置は、前記単位構成要素が行列状に配されており、
    前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列を接続して、それら複数列の単位信号を共通の前記記憶素子に導くように切替制御するスイッチを有する
    ことを特徴とする請求項１４に記載の物理情報取得装置。
17. 前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列の前記記憶素子を接続して、当該複数列の記憶素子に保持されている各行の複数列分の情報を加算し、この加算した結果を平均化するように切替制御するスイッチを有する
    ことを特徴とする請求項１６に記載の物理情報取得装置。
18. 前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列の前記記憶素子に格納されている前記処理単位ブロック内の同色の色分離フィルタの画素情報を同時に出力するように切替制御するスイッチを有する
    ことを特徴とする請求項１６に記載の物理情報取得装置。
19. 前記半導体装置は、前記単位構成要素が行列状に配されており、
    前記駆動制御部は、行方向および列方向にて前記所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを前記処理単位ブロックとし、列ごと設けられた処理回路を行ごとに切り替えることで、前記処理単位ブロック内の前記行方向における同一行の前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を、列ごと設けられた前記処理回路の何れかに共通に導く
    ことを特徴とする請求項１１に記載の物理情報取得装置。
20. 前記半導体装置は、前記単位構成要素のそれぞれには、所定のカラーコーディングを持つ色分離フィルタが形成されており、
    前記駆動制御部は、同色の前記色分離フィルタを前記所定の条件として、当該同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項１１に記載の物理情報取得装置。
21. 前記半導体装置は、前記単位構成要素が行列状に配され、かつ、前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
    前記駆動制御部は、ｋを０以上の正の整数とするとき、１／（ｋ＋２）×（ｋ＋２）の割合で画素情報量を圧縮する過程において、間引き加算する処理単位ブロックが交互に重なり合いながら敷き詰められた状態で、（ｋ＋２）×（ｋ＋２）の前記単位構成要素を間引き加算する
    ことを特徴とする請求項２０に記載の物理情報取得装置。
22. 前記半導体装置は、前記単位構成要素が行列状に配され、かつ、前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
    前記駆動制御部は、ｋを０以上の正の整数とするとき、１／（２ｋ＋３）×（２ｋ＋３）の割合で画素情報量を圧縮する過程において、（２ｋ＋３）×（２ｋ＋３）のブロックを処理単位ブロックとし、当該処理単位ブロックが互いに重なり合うことなく敷き詰められた状態で、各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項２０に記載の物理情報取得装置。
23. 前記半導体装置は、前記単位構成要素が行列状に配され、かつ、前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
    前記駆動制御部は、ｋを０以上の正の整数とするとき、（２ｋ＋３）×（２ｋ＋３）のブロックを処理単位ブロックとし、当該処理単位ブロックが交互に重なり合いながら敷き詰められた状態で各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項２０に記載の物理情報取得装置。
24. 前記半導体装置は、前記単位構成要素が行列状に配され、かつ、前記所定のカラーコーディングは２行２列を単位とし、その単位の繰り返しであり、
    前記駆動制御部は、ｋを０以上の正の整数とするとき、（２ｋ＋２）×（２ｋ＋２）のブロックを処理単位ブロックとし、当該処理単位ブロックが交互に重なり合いながら敷き詰められた状態で各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項２０に記載の物理情報取得装置。
25. 前記半導体装置は、前記単位構成要素が行列状に配され、かつ、前記所定のカラーコーディングは４行４列を単位とし、その単位の繰り返しであり、
    前記駆動制御部は、ｋを０以上の正の整数とするとき、（２ｋ＋３）×（２ｋ＋３）の画素ブロックを処理単位ブロックとし、当該処理単位ブロックが互いに重なり合うことなく敷き詰められた状態で、各処理単位ブロック内の同色の色分離フィルタが形成された前記単位構成要素からの単位信号を擬似的に１つの処理単位ブロックの情報として読み出す
    ことを特徴とする請求項２０に記載の物理情報取得装置。
26. 物理量の変化を検知した単位信号を出力する単位信号生成部を単位構成要素内に含み、当該単位構成要素が所定の順に配された物理量分布検知のための半導体装置であって、
    前記単位構成要素から前記単位信号を間引いて読み出す過程において、所定方向にて所定の条件で互いに隣接する複数の前記単位構成要素からなるブロックを処理単位ブロックとし、当該処理単位ブロック内の一方の方向における前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を共通の処理回路に導くことで、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの前記単位信号を擬似的に１つの処理単位ブロックの情報として読み出す駆動制御部を備えている
    ことを特徴とする半導体装置。
27. 前記処理回路は、前記処理単位ブロック内の前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を纏めて保持可能な複数の記憶素子と、
    前記複数の記憶素子の何れに前記所定の条件に合致する複数の前記単位構成要素からの各単位信号を纏めるかを制御する接続制御部と
    を備えている
    ことを特徴とする請求項２６に記載の半導体装置。
28. 前記記憶素子は、前記単位構成要素からの単位信号に含まれるノイズ成分を抑制する処理にも使用されるものである
    ことを特徴とする請求項２６に記載の半導体装置。
29. 前記単位構成要素が行列状に配されており、
    前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列を接続して、それら複数列の単位信号を共通の前記記憶素子に導くように切替制御するスイッチを有する
    ことを特徴とする請求項２７に記載の半導体装置。
30. 前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列の前記記憶素子を接続して、当該複数列の記憶素子に保持されている各行の複数列分の情報を加算し、この加算した結果を平均化するように切替制御するスイッチを有する
    ことを特徴とする請求項２９に記載の半導体装置。
31. 前記接続制御部は、前記単位画素ブロック内の前記所定の条件に合致する複数の前記単位構成要素を持つ複数列の前記記憶素子に格納されている前記処理単位ブロック内の同色の色分離フィルタの画素情報を同時に出力するように切替制御するスイッチを有する
    ことを特徴とする請求項２９に記載の半導体装置。
    

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