JP2010258828A - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Abstract

【課題】動作させるカラム処理部の数を減らして低消費電力化を図る。
【解決手段】画素部２１は、Ｒ画素を含むＲ行とＢ画素を含むＢ行とが列方向で交互に配置されている。読み出し回路３１は、Ｒ行またはＢ行でＲ画素またはＢ画素からｎ（≧２）個の同一色の画素信号を選択し、選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す。カラム処理回路３２は、１／ｎ間引き後の画素信号をカラム処理する。本発明ではカラム処理回路３２が、Ｒ行から画素信号を読み出してカラム処理する処理部と、Ｂ行から画素信号を読み出してカラム処理する処理部とを兼用する。
【選択図】図１１

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。このため、ＣＣＤを用いるとシステムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサを用いることにより克服できる。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能である。また、ＣＭＯＳイメージセンサは単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。そのため、ＣＭＯＳイメージセンサは周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。これに対して、ＣＭＯＳイメージセンサは画素ごとにＦＤアンプを持ち合わせている。ＦＤアンプの出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要である。これが、ＣＭＯＳイメージセンサで並列処理を行うことが有利とされている理由である。

ＣＣＤ、ＣＭＯＳイメージセンサに限らずイメージャでは、色配列における繰り返し最小単位である異なる色の複数の画素を画素部が有し、この複数の画素の集合を行列状または市松状に配置することにより画素部の色配列が決められている。画素部内で一色が割り当てられる最小単位をサブピクセルと呼び、異なる色のサブピクセルの集合を画素と呼ぶこともある。ただし、以下、一色が決められた最小単位を画素と呼び、異なる色の画素の集合であり色配列の繰り返し単位を画素ユニットと呼ぶ。

一般に、列並列出力型のＣＭＯＳイメージセンサでは、カラムと呼ばれる画素部の並列処理単位は画素ユニットの列であり、画素列ごと、または、カラムごとに処理回路が設けられている。画素列またはカラムごとの処理回路には、ＣＤＳ等のノイズ除去回路、あるいは、いわゆるカラムＡＤ方式では１ビットのＡＤＣ（アナログ−デジタル変換器）を有する。

列並列出力型のＣＭＯＳイメージセンサでは、他の出力型と同様に全画素信号を読み出すことが可能である。また、読み出す画素を限定して画素部から出力するデータ数（画素信号数）を減らすことによりフレームレートを上げる間引き読み出しを行うことも可能である。
間引き読み出しでは、ｎ（≧２）個の画素信号の一の画素信号を読み出し、他の画素信号を捨てると情報量が減るため、複数の画素信号を加算して読み出すことが一般的に行われている。以下、単にｎ個の画素信号から一の画素信号を選択して読み出す手法を間引き読み出しと称し、加算することで間引く手法を加算読み出しと称する。

図１に、いわゆるベイヤ配列の画素部に対し、カラム処理回路がカラムごとに配置されている場合の模式図を示す。
ベイヤ配列では、いわゆるＲ行と呼ばれる第１色画素行に赤(Ｒ)と緑（Ｇｒ）が交互に配置され、いわゆるＢ行と呼ばれる第２色画素行に緑（Ｇｂ）と青(Ｂ)が交互に配置される。そして、赤(Ｒ)、緑（Ｇｒ）、緑（Ｇｂ）および青(Ｂ)の２行、２列の４画素で画素ユニットが形成されている。

図１に示す三角のブロックは、カラム処理回路の初段の処理部であり、例えばカラムＡＤ方式のＡＤＣのコンパレータに相当する。図１の場合、カラム処理回路はカラムごと、すなわち画素ユニットの１列に１つの割合で配置されている。

図２（Ａ）と図２（Ｂ）に、第１色画素行（Ｒ行）と第２色画素行（Ｂ行）とで異なるカラム処理回路を用いて処理を行う動作例を示す。図２において、符号“１７Ｒ”はＲ行のカラム処理回路の初段部（例えばコンパレータ）を示し、符号“１７Ｂ”はＢ行のカラム処理回路の初段部（例えばコンパレータ）を示す。また、図２では加算対象の画素のみ、その色記号（Ｒ，Ｇｒ，Ｇｂ，Ｂ）を付している。

図２（Ａ）の最初の加算読み出しでは、最初のＢ１行の３つの緑（Ｇｂ）の画素信号を加算してカラム処理部の初段部１７Ｂに読み出す。同様に、最初のＲ１行の３つの赤(Ｒ)の画素信号を加算して隣のカラム処理部の初段部１７Ｒに読み出す。

図２（Ｂ）の次の加算読み出しでは、最初のＢ１行の３つの青(Ｂ)の画素信号を加算して初段部１７Ｂに読み出し、最初のＲ１行の３つの緑（Ｇｒ）の画素信号を加算して初段部１７Ｒに読み出す。

このように、水平加算時や間引き時にＲ行を読み出すときは、Ｒ行の加算重心のカラムを使用し、Ｂ行を読み出すときは、Ｂ行の加算重心のカラムを使用する駆動方法が知られている。この場合、Ｒ行とＢ行で別々のカラムを使用することになる。

しかしながら、この駆動方法では、加算読み出し時にカラムの３個に２個の割合で常時駆動するカラム処理回路を設ける必要があり、消費電力が大きいという不利益がある。
また、赤(Ｒ)や青(Ｂ)を加算読み出しするときと、緑（Ｇｒ）や緑（Ｇｂ）を加算読み出しするときとでは、読み出す先の初段部１７Ｒや１７Ｂに対して、加算対象の３画素が非対象の配置となっている。そのため、例えば、配線遅延等の影響で初段部１７Ｒと１７Ｂに入力される画素信号の位相が微妙に異なるものとなる不利益がある。

本発明は、動作させるカラム処理部の数を減らして低消費電力化を図ることができ、さらに１／ｎ間引きの対象画素中心と間引き後の画素信号の出力先であるカラム処理部との対称性を確保した固体撮像素子を提供するものである。本発明は、上記低消費電力化、さらに上記対称性の確保が可能な固体撮像素子の駆動方法を提供するものである。本発明は上記固体撮像素子を含むカメラシステムを提供するものである。

本発明に関わる固体撮像素子は、画素部、読み出し部、カラム処理部を有する。
前記画素部は、光を画素信号に変換し、露光時間に応じて画素信号を蓄積する画素を所定の色配列で有し、第１色の画素を含む第１色画素行と第２色の画素を含む第２色画素行とが列方向で交互に配置されている。前記読み出し部は、前記第１色画素行または前記第２色画素行で第１色または第２色の画素からｎ（≧２）個の同一色の画素信号を選択し、選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す。前記カラム処理部は、１／ｎ間引き後の画素信号をカラム処理する。
前記カラム処理部が、前記ｎ個の第１色の画素信号から前記読み出し部で読み出された一の第１色の画素信号をカラム処理する処理部と、前記ｎ個の第２色の画素信号から前記読み出し部で読み出された一の第２色の画素信号をカラム処理する処理部とを兼用する。

本発明では好適に、前記カラム処理部が、加算重心間の画素列の一方端側または両端側に配置されている。ここで加算重心間の画素列とは、加算のために選択される前記ｎ個の第１画素信号を出力するｎ個の画素の配置重心と、前記ｎ個の第２画素信号を出力するｎ個の画素の配置重心との間に位置する画素列をいう。

あるいは好適に、前記カラム処理部が、間引き読み出し画素間の画素列の一方端側または両端側に配置されている。ここで間引き読み出し画素間の画素列とは、１／ｎ間引きで読み出される一の第１画素信号を出力する画素を含む画素列と、１／ｎ間引きで読み出される一の第２画素信号を出力する画素を含む画素列との間の画素列をいう。

上記構成によれば、第１色画素行から読み出された一の第１画素信号をカラム処理する処理部と、第２色画素行から読み出された一の第２画素信号をカラム処理する処理部とが兼用され、その分、消費電力が小さい。
また、上記好適な構成によれば、カラム処理部が、加算重心間の画素列、または、間引き読み出し画素間の画素列に対し、その一方端側または両端側に配置されている。そのため、第１および第２色画素行において１／ｎ間引き（加算を含む）対象のｎ個の画素が、読み出し先のカラム処理部に対して対象な配置となる。

本発明に関わる固体撮像素子の駆動方法は、以下の３つのステップを含む。
（１）上記と同様な構成の画素部内の前記第１色画素行または前記第２色画素行で第１色または第２色の画素からｎ（≧２）個の同一色の画素信号を選択する。
（２）選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って、一の画素信号を読み出す。
（３）読み出した一の画素信号に対しカラム処理を行う。このとき第１色画素行から読み出された一の第１画素信号に対して行うカラム処理と、第２色画素行から読み出された一の第２画素信号に対して行うカラム処理とを、同一のカラム処理部で実行する。

本発明に関わるカメラシステムでは、固体撮像素子と、前記固体撮像素子に被写体像を結像する光学系と、前記固体撮像素子の出力画像信号を処理する信号処理回路と、を有する。
このうち固体撮像素子が、上記本発明に関わる固体撮像素子と同様な構成を有する。

本発明によれば、動作させるカラム処理部の数を減らして低消費電力化を図ることができ、さらに１／ｎ間引きの対象画素中心と間引き後の画素信号の出力先であるカラム処理部との対称性を確保することができる。そして、本発明によって、そのような低消費電力化と対称性確保が図られた固体撮像素子およびその駆動方法、並びにカメラシステムを提供できる。

ベイヤ配列の画素部に対しカラム処理回路がカラムごとに配置されている、背景技術の説明で用いた図である。 第１色画素行（Ｒ行）と第２色画素行（Ｂ行）とで異なるカラム処理回路を用いて処理を行う背景技術の動作例を示す図である。 実施の形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 色配列（ベイヤ配列）の画素部に対する走査方向を示す図である。 実施の形態に関わる４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 第１の実施の形態に関わるＲ行とＢ行の３画素加算による１／３間引き読み出しの説明図である。 ｎ＝３の場合におけるダミーカラム処理の説明図である。 ｎ＝５の場合における活性のコンパレータの配置説明図である。 ｎ＝７の場合における活性のコンパレータの配置説明図である。 第２の実施の形態に関わるＲ行とＢ行の３画素加算による１／３間引き読み出しの説明図である。 １／３間引きによるＲ行の３画素加算読み出し時の具体的な回路例と回路動作を説明する図である。 １／３間引きによるＢ行の３画素加算読み出し時の具体的な回路例と回路動作を説明する図である。 図１１と図１２における選択信号、ならびに、加算読み出しの有無を制御する選択信号の論理一覧図である。 第３の実施の形態に関わるカメラシステムの概略構成図である。

本発明の実施形態を、ＣＭＯＳイメージセンサを例として図面を参照して説明する。なお、本発明はＣＣＤの場合にも適用可能である。
以下、次の順で説明を行う。
１．第１の実施の形態：間引きによる加算読み出しを行うＣＭＯＳイメージセンサへの発明適用例。
２．第２の実施の形態：第１の実施の形態から改善された駆動方法の説明。
３．第３の実施の形態：カメラシステムへの発明適用例。

＜１．第１の実施の形態＞
［デバイス構成］
図３は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ２０は、画素部２１、画素駆動部としての画素駆動回路（垂直駆動回路）２２、およびカラム回路２３を有する。

画素部２１は、複数の画素が２次元アレイ状（マトリクス状）に配列されている。画素部２１は、たとえば各色画素Ｒ，Ｇｒ，Ｇｂ，Ｂが図４に示すような配列、すなわちベイヤ配列として形成されている。

図５は、本実施形態に関わる４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
図５に図解する画素１は、たとえばフォトダイオードからなる光電変換素子１１を有する。また、画素１は、１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。

光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、そのゲート（転送ゲート）に転送制御線ＬＴｘを通じて駆動信号が与えられる。これにより転送トランジスタ１２は、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ１３は、そのゲートにリセット制御線ＬＲＳＴを通してリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して出力信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）が選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンする。すると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅して、その電位に応じた電圧を出力信号線１６に出力する。出力信号線１６を通じて、各画素から出力された電圧は、読み出し部を介してカラム処理回路（列処理回路）に出力される。読み出し回路とカラム処理回路の詳細な例は後述する。

画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことである。このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。これら一連の動作が「画素リセット動作」である。

一方、読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。この出力は、Ｐ相出力と呼ばれる。次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。この出力は、Ｄ相出力と呼ばれる。画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。これら一連の動作が「画素読み出し動作」である。

図２の画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。

カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを並列に受け取り、加算等の１／ｎ（ｎ≧２）間引き後にカラムＡＤ処理し、並列−直列のデータ変換を行って後段の信号処理回路に転送する回路である。
なお、カラム回路２３は、読み出し回路およびカラム処理回路を含む。カラム回路内のカラム処理回路は、本発明の“カラム処理部”に相当し、上記リセットノイズのキャンセルのための演算、さらには、カラムＡＤ方式ではＡＤ（アナログ−デジタル）変換処理等を行うカラムごとの回路である。ここでカラムとは、例えばベイヤ配列（図４）における４つの色画素Ｒ，Ｇｒ，Ｇｂ，Ｂを含む画素ユニットの列をいう。

このような構成を有する固体撮像素子は、各種携帯端末機器、デジタルスチルカメラ、デジタル一眼レフカメラ、デジタルビデオカメラなどの画像入力装置として使われる。そして、固体撮像素子は、その用途により順次の全画素読み出し以外にも様々な読み出しが行われる。たとえば、全画素を順次読み出しするよりも高いフレームレートでの読み出しを行いたい場合には、加算読み出しが行われる。加算読み出しには、複数行の間引き加算読み出し（垂直加算読み出し）、同一行内の１／ｎ間引き加算読み出し（水平加算読み出し）の一方を行うものと、垂直加算読み出しと水平加算読み出しを両方とも行うものがある。

本実施の形態では垂直加算読み出しは任意である（行っても行わなくてもよい）。一方、本実施の形態に関わるＣＭＯＳセンサは、水平加算読み出し等の水平間引き読み出しに特徴がある。

図４に例示する画素部２１の色配列（ベイヤ配列）では、第１色の画素（Ｒ画素）は奇数行Ｌ１，Ｌ３，Ｌ５…に配列され、第２色の画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，…に配列されている。なお、後述するように第１色の画素（Ｒ画素）が偶数行、第２色の画素が奇数行に配列される場合もある。

そして、垂直加算読み出しを行う場合、画素駆動回路２２は、第１色画素（Ｒ画素）および第２色画素（Ｂ画素）の１行おきに連続する複数行分（たとえば３行分、４行分、５行分…を１回の複数行間引きの読み出し単位とする。画素駆動回路２２は、この読み出し単位で、画素の複数行間引き加算読み出し駆動を行う。垂直加算読み出しは必須でないため、ここでの詳細な説明を省略する。

［水平加算読み出し］
次に、水平加算読み出しの概要と、そのためのカラム回路の構成について説明する。本実施の形態における１／ｎ間引き処理は、水平加算処理のほかに、加算を行わないで単に１／ｎに読み出す画素を減らす処理（単純間引き処理）も含む。ただし、加算処理か単純間引き処理かは加算するか否かの相違であり概念的には両方とも１／ｎ間引き処理に含まれるため、以下、加算処理を例として１／ｎ間引き処理の説明を行う。

図６（Ａ）は、Ｒ行３画素加算による１／３間引き読み出しの説明図である。図６（Ｂ）は、Ｂ行３画素加算による１／３間引き読み出しを読み出しの説明図である。図６（Ａ）と図６（Ｂ）では、ベイヤ配列ごとにカラム処理回路の初段部であるコンパレータが配置されている場合を例示する。ベイヤ配列の色配置は図１と同様であるため、ここでは加算対象画素のみ、その色記号を付している。

本実施の形態では、例えば図６に示すように（ｎ−１）個置き、言い換えると３個に１個の割合で周期的にカラム処理回路に電源供給を行って活性化する。図６では、活性化されたコンパレータＣＭＡに斜線を付して示している。
本実施の形態の駆動方法では、活性化されたコンパレータＣＭＡに対し、行方向で対称となるように赤(Ｒ)の３画素信号供給と、緑（Ｇｒ）の３画素信号供給とを行う。この画素信号の対称性確保は必須でないが、対象性を確保すると３画素で画素信号の供給経路に相違があっても、加算後の信号においてはその差が相殺される。そのため、加算後の信号の振幅が所望のものとなり、その位相が揃うという利点がある。

また、ここではすべてのカラム（画素ユニット列）ごとにコンパレータを設けているが、ｎの値が固定ならば、最初からｎカラムに１個の割合でカラム処理回路そのものを間引いて配置してもよい。
一方、画素供給経路を切り替え、ｎ値を可変とする構成では、図６に示すようにカラムごとにコンパレータが配置され、その一部の経路が読み出し回路（不図示）によって接続または遮断される。その経路の接続と遮断の制御を、図６に示すようにＲ行読み出し時とＢ行読み出し時で切り替えて所望の位置の画素からの信号供給を活性化されたコンパレータＣＭＡが受けるように行う。読み出し回路による経路制御の詳細は、次の第２の実施の形態で詳しく述べるため、ここでの説明は省略する。

１／ｎ間引きにおけるｎの値は、加算重心が画素位置となり対称性確保が容易な奇数が望ましいが、偶数でもよい。その場合、加算重心に近い画素を中心に画素信号の供給経路の対称性を確保するとよい。
図８と図９に、ｎ＝５とｎ＝７の場合を示す。

一方、ｎ＝４*ｍ＋３(ｍは０以上の整数)、すなわちｎ＝３,７,１１,…の場合、画素行の走査起点側で加算に使用されない画素が無視できないほど多い場合がある。そのため、ダミーカラム処理と呼ばれる、不規則的な加算処理を行って、使用する情報量を増やしてもよい。

図７は、ｎ＝３の場合におけるダミーカラム処理の説明図である。
ダミーカラム処理では、Ｒ行読み出しは最も端（走査基点側）の活性化されたコンパレータＣＭＡｄに対して行う。しかし、Ｂ行読み出しでは活性化されたコンパレータＣＭＡｄに近い１画素のみをそのまま読み出して加算処理は行われない。なぜなら、その左側には画素がなく、また右側の画素は図６の処理で使用されているため、これを使用すると２重使用となるからである。

このようにダミーカラム処理では、Ｒ行読み出しとＢ行読み出しで処理の仕方が異なるため、もう１つのコンパレータＣＭＤを設ける必要がある。また、コンパレータＣＭＡｄはＲ行読み出しにしか使用されないため、これを含むカラム処理回路の構成が、コンパレータＣＭＡを含むカラム処理回路とは異なるものとなる。
以上より、ダミーカラム処理を行うと回路的な負担が増えるという不利益があるが、その一方で、画素情報を有効利用することができるという利益も得られる。この不利益と利益を総合的に勘案して、ダミーカラム処理を行うように構成するか否かを決めるとよい。
なお、図８のｎ＝５のような場合は、走査起点から最初の活性化されたコンパレータＣＭＡまで非活性のコンパレータＣＭｘが多く存在するため、走査起点に近い画素の情報まで有効利用される。

以上述べてきた第１の実施の形態では、水平加算時（または単純間引き時）にＲ行,Ｂ行のそれぞれで、加算重心間の共通の１カラムを使用して読み出す。これにより、加算重心から読み出しまでの距離をあわせ、読み出し精度が向上する。
また、ｎカラムごとに１カラムのみカラム処理回路を使用することにより、消費電力を抑えることができる。

ただし、（４*ｍ＋３）加算時（ｎ＝３,７,１１…）には、先頭カラムを行ごとにダミーカラム処理を行うか、画素配置をＲ画素からでなく、Ｂ画素からの配置にする必要がある。つまり、図１や図６では左上の配置始点から列方向にＲ行、Ｂ行、Ｒ行、…の配置となっているが、図４のようにＢ行、Ｒ行、Ｂ行、…の配置とするとよい。なお、走査順（読み出し順）としては、図４のように走査方向を規定した場合、図４はＲ行からの読み出しとなり、図１や図６はＢ行からの読み出しとなる。走査方向を図４と逆にした場合、その場合の図４はＢ行からの読み出しとなり、その場合の図１や図６はＲ行からの読み出しとなる。

＜２．第２の実施の形態＞
図６の読み出し方法では、図６に示すように不使用の（読み出しが行われない）画素が、画素ユニットの行あたり８画素、２画素ユニット分となる。そのため、図７のダミーカラム処理を行うことにより不使用の画素をなくす必要がある。

第２の実施の形態では、ダミーカラム処理を行わなくとも不使用の画素を、例えば半減できる駆動方法を提案する。

図１０（Ａ）と図１０（Ｂ）は、第２の実施の形態の３画素加算読み出しの説明図である。
図１０が図６と異なる点は、図６が画素アレイの左端のカラムの次のカラムから２つの非活性のコンパレータＣＭｘが配置され、その次に活性されたコンパレータＣＭＡが配置されている。この場合、左端のカラムに配置されたコンパレータＣＭＢは、ダミーカラム処理を行う場合は活性のコンパレータとなるし、ダミーカラム処理を行わない場合は非活性のコンパレータとなる不定のコンパレータである。

これに対し、図１０では、最初から２つの非活性のコンパレータＣＭｘを配置し、次に活性のコンパレータＣＭＡを配置している。
このため図１０（Ｂ）に示すように、不使用の画素は４画素、１画素ユニット分となり、その数が図６（Ｂ）の場合より半減している。

なお、第２の実施の形態では、第１の実施の形態と同様に、加算重心間に活性のコンパレータＣＭＡが配置される。つまり、本発明における「ｎ個のＲ画素の配置重心を含む画素列と、他の画素列でｎ個のＢ画素の配置重心を含む画素列との間の画素列の一方側（または両方の側）に（活性化される）カラム処理部（カラム処理回路）が配置されている」との要件を満たす。この要件は、第１の実施の形態でも満たされている。なお、上記要件で“他の画素列”は、第１および第２の実施の形態では、他の画素ユニットの列に相当する。

この場合、図１０（Ａ）のＢ行読み出しの場合は、図１０（Ａ）および図１０（Ｂ）に示す規定後の加算重心と実際の加算重心が一致する。ところが、図１０（Ｂ）のＲ行読み出しの場合、規定された加算重心よりコンパレータＣＭＡに１列近い列が実際の加算重心となる。Ｒ行読み出しの場合で加算重心を規定することができず、また、前述した要件も満たさなくなる。よって、図１０の場合は、Ｂ行読み出しで加算重心を規定する必要がある。
この読み出し方法によれば、画素配置を変更する必要がなくなり、また、先頭カラムに特別な処理（例えば、ダミーカラム処理）を行わせる必要もなくなる。

［加算読み出しのための回路例］
図１１と図１２に、１／３間引きによる加算読み出しのための具体的な回路例を示す。図１１にＲ行読み出し時、図１２にＢ行読み出し時の接続経路を示す。また、図１３に、水平加算をする場合としない場合での選択信号の論理（“Ｈ”または“Ｌ”）の一覧を示す。

図１１と図１２では、加算読み出しを行う読み出し回路の構成自体は共通する。
例えば図１１を例とすると、画素部２１に画素ユニットの１行を示している。ここでは画素ユニット数は６としている。また、各画素ユニットから２つの出力信号線１６が列方向に延びている。画素ユニットごとの出力信号線１６の対に対して、加算読み出しの機能をもつ読み出し回路３１が接続されている。

なお、図１１では、２つの読み出し回路３１が図１１の上下に配置されているが、これは作図上の便宜のためである。各読み出し回路３１は、カラムごとの読み出しユニット３１Ａを含んで構成されている。図１１の上部の読み出し回路３１は、赤(Ｒ)の画素（Ｒ画素）の読み出しユニット３１Ａを含み、図１１の下部の読み出し回路３１は、緑（Ｇｒ）の画素（Ｇｒ画素）の読み出しユニット３１Ａを示している。

なお、図２のように１つのカラム回路２３によって画素部２１の列方向の片側から読み出す場合、カラム回路２３内で、図１１のＲ画素の読み出しユニット３１ＡとＧｒ画素の読み出しユニット３１Ａとが行方向に交互に配置される。
一方、図１１そのままに、Ｒ画素の読み出しユニット３１ＡとＧｒ画素の読み出しユニット３１Ａとを、画素部２１の列方向の両側に配置することもできる。その場合、図２のカラム回路２３が画素部２１の列方向の両端に２つ必要となる。

読み出しユニット３１Ａは、５つのトランスファゲート回路ＴＧ１〜ＴＧ３，ＴＧＲ，ＴＧＬと、加算部を構成する３つのキャパシタＣ１〜Ｃ３と、を含んで構成される。

加算部を構成する３つのキャパシタＣ１〜Ｃ３の出力は、カラム処理回路３２の初段部（例えば、カラムＡＤ処理部のコンパレータＣＭＡ,ＣＭＸ）の入力に接続されている。
トランスファゲート回路ＴＧ１〜ＴＧ３は加算部（キャパシタＣ１〜Ｃ３）の直近に設けられ、電源電圧供給制御により活性化されるカラム処理回路のコンパレータＣＭＡ（斜線で図示）に対応する場合のみ全てオンする。一方、電源電圧供給が行われないで非活性のカラム処理回路のコンパレータＣＭＸ（白抜きで表示）に対応するトランスファゲート回路ＴＧ１〜ＴＧ３はオフに制御される。

出力信号線１６は、トランスファゲート回路ＴＧ２の画素信号入力に直結されている。これに対し、トランスファゲート回路ＴＧ１の画素信号入力は、トランスファゲート回路ＴＧＬを介して出力信号線１６と接続可能となっている。同様に、トランスファゲート回路ＴＧ３の画素信号入力は、トランスファゲート回路ＴＧＲを介して出力信号線１６と接続可能となっている。トランスファゲート回路ＴＧＲ,ＴＧＬは、与えられる選択信号に応じて出力信号線１６からの画素信号（色信号）を左右に振り分ける回路である。

このような構成の読み出しユニット３１Ａが、出力信号線１６ごとに繰り返し配置されている。

２つの読み出しユニット３１Ａが隣り合う場合、トランスファゲート回路ＴＧＬとＴＧ１との接続中点のノード同士が、水平転送のためのトランスファゲート回路ＴＧＨＬを介して電気的に接続可能となっている。また、２つの隣り合う読み出しユニット３１Ａにおいて、トランスファゲート回路ＴＧＲとＴＧ３との接続中点のノード同士が、水平転送のためのトランスファゲート回路ＴＧＨＲを介して電気的に接続可能となっている。
これらは、出力信号線１６からの画素信号を水平方向（行方向）に転送して、目的の活性化されたコンパレータＣＭＡに当該画素信号を送るための構成である。

以上の構成は、図１１の上部の読み出し回路３１と下部の読み出し回路３１とで基本的に同じ（１８０度回転対照）である。ただし、Ｒ画素読み出し時とＧｒ画素読み出しを個別に制御するために、選択信号が別となっている。
ここで１８０度回転対照なので、例えば上部の読み出し回路３１を、水平方向で中央の画素ユニットを軸に１８０度回転すれば、トランスファゲート回路の接続関係が下部の読み出し回路３１と重なる。このとき、信号名を別とするとトランスファゲート回路のオンまたはオフの動作状態も重なる（一致する）。

より詳細には、Ｒ画素読み出しのための上部の読み出し回路３１に対し、その活性化されるコンパレータＣＭＡに対応した読み出しユニット３１Ａ内でトランスファゲート回路ＴＧＲとＴＧＬは共にオフする必要がある。以下、活性化されるコンパレータＣＭＡに対応した読み出しユニット３１Ａを、活性カラムユニットと呼ぶ。
選択信号ＳＷ３とその反転信号（インバータによる反転を例とする、以下同様）とにより、活性カラムユニットにおけるトランスファゲート回路ＴＧＲとＴＧＬのＰＭＯＳトランジスタとＮＭＯＳトランジスタが制御される。

これに対し、活性化される２つのコンパレータＣＭＡの間の２つの非活性のコンパレータＣＭｘに対し、対応する２つの読み出しユニット３１Ａ内で、トランスファゲート回路ＴＧＲとＴＧＬが差動的に動作する。以下、非活性のコンパレータＣＭｘに対応する読み出しユニット３１Ａを非活性カラムユニットと呼ぶ。

より詳細に、右側の非活性カラムユニットにおいてはトランスファゲート回路ＴＧＲをオンし、左側の非活性カラムユニットにおいてはトランスファゲート回路ＴＧＲをオフする。その一方、左側の非活性カラムユニットにおいてはトランスファゲート回路ＴＧＬをオンし、右側の非活性カラムユニットにおいてはトランスファゲート回路ＴＧＬをオフする。
選択信号ＳＷ１Ｎとその反転信号、並びに、選択信号ＳＷ２Ｎとその反転信号により、非活性カラムユニットにおけるトランスファゲート回路ＴＧＲとＴＧＬのＰＭＯＳトランジスタとＮＭＯＳトランジスタが制御される。

１つの読み出しユニット３１Ａ（カラムユニット）内において、トランスファゲート回路ＴＧＨＬとＴＧＨＲは同相駆動される。そして、活性カラムユニットとその一方側に連続し、活性カラムユニットに画素信号を供給する２つの非活性カラムユニットにおいて、画素信号の供給経路（水平転送経路）に挿入された２対のトランスファゲート回路ＴＧＨＬとＴＧＨＲは全てオンする。その一方、活性カラムユニットに画素信号を供給しない他方側の非活性カラムユニットの接続を制御するトランスファゲート回路ＴＧＨＬとＴＧＨＲはオフされる。
これらのトランスファゲート回路ＴＧＨＬとＴＧＨＲは、選択信号ＳＷＷＮ,ＳＷＥＮおよびＳＷ４により制御される。

キャパシタＣ１〜Ｃ３は、通常、同じ大きさの容量値に設定され３つの画素信号（Ｒ信号またはＢ信号）をほぼ同一の比率で混合することで加算し、コンパレータの入力に混合（加算）後の画素信号を発生させる。
なお、画素信号の画素部２１から経路差によって同一の比率で混合が難しい場合は、キャパシタＣ１〜Ｃ３容量値に若干の差を設け、これによって同一の比率での混合を実現してもよい。

キャパシタＣ１〜Ｃ３の入力制御を行うトランスファゲート回路ＴＧ１〜ＴＧ３は、図１１の下部の読み出し回路３１で例示されるように、選択信号ＳＷ１Ｃ〜ＳＷ３Ｃにより制御される。このことは、図１１の上部の読み出し回路３１でも同様である。
なお、図１１の下部の読み出し回路３１を制御する選択信号は、選択信号１Ｎに代えて選択信号ＳＷＳが、選択信号２Ｎに代えて選択信号ＳＷ２Ｓが、それぞれ用いられる。同じように、選択信号ＳＷＷＮに変えて選択信号ＳＷＷＳが、選択信号ＳＷＥＮに代えて選択信号ＳＷＥＳが、それぞれ用いられる。選択信号ＳＷ３,ＳＷ４,ＳＷ１Ｃ〜ＳＷ３Ｃは、上部と下部の読み出し回路３１で共通する。

図１２に示す制御例では、制御信号ＳＷ１ＮとＳＷ２Ｓ、制御信号ＳＷ１ＳとＳＷ２Ｎ、制御信号ＳＷＥＮとＳＷＷＳ、選択信号ＳＷＷＮとＳＷＥＳのそれぞれの対は、同じ論理をとる。ただし、Ｒ行加算読み出しの場合とＢ行加算読み出しの場合で、制御信号ＳＷ１ＮとＳＷ２Ｓの対と、制御信号ＳＷ１ＳとＳＷ２Ｎの対で、論理が反転している。また、制御信号ＳＷＥＮとＳＷＷＳの対と、選択信号ＳＷＷＮとＳＷＥＳの対でも論理が反転している。

これにより、図１１に示すように、Ｒ行加算読み出しを行う上部の読み出し回路３１では活性ユニットが右側の２つの非活性ユニットから画素信号の供給を受けるのに対し、Ｂ行加算読み出しを行う下部の読み出し回路３１では活性ユニットが左側から画素信号の供給を受ける。そのとき、画素信号の供給経路は、活性ユニットを中心としてＲ行加算読み出しとＢ行加算読み出しで左右対称となっている。この対象な画素信号供給構造では、キャパシタＣ１〜Ｃ３の混合比が一律とすると、混合（加算）後の信号は、経路差の影響が排除されたものとなる。
また、図１１と図１２から不使用の画素は４画素と少なくなっている。

＜３．第３の実施の形態＞
このような効果を有する上記第１または第２の実施の形態に関わる固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１４は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図１４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）２０が適用可能な撮像デバイス２１０を有する。また、カメラシステム２００は、撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０を有する。さらに、カメラシステム２００は、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニタに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス２１０として、先述した撮像素子（ＣＭＯＳイメージセンサ）２０を搭載することで、高精度なカメラが実現できる。

画素…１、１１…光電変換素子、１６…出力信号線、２０…固体撮像素子、画素部…２１、２３…カラム回路、３１…読み出し回路、３１Ａ…読み出しユニット、３２…カラム処理回路、２００…カメラシステム、２１０…撮像デバイス、２４０…信号処理回路、ＣＭＡ…コンパレータ

Claims (9)

1. 光を画素信号に変換し、露光時間に応じて画素信号を蓄積する画素を所定の色配列で有し、第１色の画素を含む第１色画素行と第２色の画素を含む第２色画素行とが列方向で交互に配置された画素部と、
   前記第１色画素行または前記第２色画素行で第１色または第２色の画素からｎ（≧２）個の同一色の画素信号を選択し、選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す読み出し部と、
   １／ｎ間引き後の画素信号をカラム処理するカラム処理部と、
   を有し、
   前記カラム処理部が、前記ｎ個の第１色の画素信号から前記読み出し部で読み出された一の第１色の画素信号をカラム処理する処理部と、前記ｎ個の第２色の画素信号から前記読み出し部で読み出された一の第２色の画素信号をカラム処理する処理部とを兼用する
   固体撮像素子。
2. 前記カラム処理部が、前記読み出し部により加算のために選択される前記ｎ個の第１画素信号を出力するｎ個の画素の配置重心を含む画素列と、前記読み出し部により他の画素行で加算のために選択される前記ｎ個の第２画素信号を出力するｎ個の画素の配置重心を含む画素列との間に位置する画素列（加算重心間の画素列）の一方端側または両端側に配置されている
   請求項１に記載の固体撮像素子。
3. 前記カラム処理部が、前記読み出し部によってｎ個の第１画素信号から１／ｎ間引きで読み出される一の第１画素信号を出力する画素を含む画素列と、前記読み出し部によってｎ個の第２画素信号から１／ｎ間引きで読み出される一の第２画素信号を出力する画素を含む画素列との間の画素列（間引き読み出し画素間の画素列）一方端側または両端側に配置されている
   請求項１に記載の固体撮像素子。
4. 前記カラム処理部は、
   前記読み出し部により選択された前記ｎ個の第１画素信号または前記ｎ個の第２画素信号を加算する加算部と、
   加算後のアナログの第１画素信号または第２画素信号を閾値と比較してデジタルの画素信号に変換するコンパレータと、
   を有し、
   前記コンパレータが、前記加算重心間の画素列の一方端側または両端側に配置されている
   請求項２に記載の固体撮像素子。
5. 前記カラム処理部は、１／ｎ間引き後のアナログの第１画素信号または第２画素信号を閾値と比較してデジタルの画素信号に変換するコンパレータと、
   を有し、
   前記コンパレータが、前記間引き読み出し画素間の画素列の一方端側または両端側に配置されている
   請求項３に記載の固体撮像素子。
6. 前記読み出し部は、前記ｎが（４*ｍ＋３(ｍ≧０を満たす整数)）のときは前記第２色画素行を読み出した後に前記第１色画素行を読み出し、前記ｎが前記（４*ｍ＋３）と異なる値のときは、前記第１色画素行を読み出した後に前記第２色画素行を読み出す
   請求項１に記載の固体撮像素子。
7. 前記画素部の色配列が、前記第１色画素行に前記第１色である赤の画素を含み、前記第２色画素行に前記第２色である青の画素を含む２行、２列の色配列を繰り返し単位とするベイヤ配列である
   請求項１に記載の固体撮像素子。
8. 光を画素信号に変換し、露光時間に応じて画素信号を蓄積する画素を所定の色配列で有し、第１色の画素を含む第１色画素行と第２色の画素を含む第２色画素行とが列方向で交互に配置された画素部内の前記第１色画素行または前記第２色画素行で第１色または第２色の画素からｎ（≧２）個の同一色の画素信号を選択し、
   選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出し、
   前記第１色画素行から出力される第１色のｎ個の第１画素信号から前記読み出し部で読み出された一の第１画素信号に対するカラム処理と、前記第２色画素行から出力される第２色のｎ個の第２画素信号から前記読み出し部で読み出された一の第２画素信号に対するカラム処理とを、同一のカラム処理部で実行する
   固体撮像素子の駆動方法。
9. 固体撮像素子と、
   前記固体撮像素子に被写体像を結像する光学系と、
   前記固体撮像素子の出力画像信号を処理する信号処理回路と、
   を有し、
   前記固体撮像素子が、
   光を画素信号に変換し、露光時間に応じて画素信号を蓄積する画素を所定の色配列で有し、第１色の画素を含む第１色画素行と第２色の画素を含む第２色画素行とが列方向で交互に配置された画素部と、
   前記第１色画素行または前記第２色画素行で第１色または第２色の画素からｎ（≧２）個の同一色の画素信号を選択し、選択したｎ個の画素信号に対し色ごとに画素信号数を１／ｎに減らす１／ｎ間引きを行って読み出す読み出し部と、
   １／ｎ間引き後の画素信号をカラム処理するカラム処理部と、
   を有し、
   前記カラム処理部が、前記ｎ個の第１色の画素信号から前記読み出し部で読み出された一の第１色の画素信号をカラム処理する処理部と、前記ｎ個の第２色の画素信号から前記読み出し部で読み出された一の第２色の画素信号をカラム処理する処理部とを兼用する
   カメラシステム。

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