JP6149572B2

JP6149572B2 - イメージセンサ、制御方法、及び、電子機器

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Publication number: JP6149572B2
Application number: JP2013154457A
Authority: JP
Inventors: 和哲山口; 吉川　玲; 玲吉川; 幸二樋爪; 大典川又
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Priority date: 2013-07-25
Filing date: 2013-07-25
Publication date: 2017-06-21
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Description

本技術は、イメージセンサ、制御方法、及び、電子機器に関し、共有画素を採用するイメージセンサにおいて高速撮像を行うことができるようにするイメージセンサ、制御方法、及び、電子機器に関する。

近年、イメージセンサの多画素化に伴い、光電変換を行う画素からの電気信号の読み出しに、時間を要するようになっている。

そこで、多画素のイメージセンサにおいて、フレームレートを低下させずに、画像を撮像する技術や、より高速のフレームレートで画像を撮像する高速撮像を行う技術が提案されている（例えば、特許文献１）。

なお、以下では、説明の便宜上、高速撮像には、適宜、フレームレートを低下させずに画像を撮像することが含まれることとする。

特開2012-253624号公報

ところで、現在提案されている高速撮像のための技術は、１個の画素で、１個のFD(Floating Diffusion)を使用する単位画素を対象としており、複数の画素で、１個のFDを共有（して使用）する共有画素にとって、適切であるとは限らない。

本技術は、このような状況に鑑みてなされたものであり、共有画素を採用するイメージセンサにおいて高速撮像を行うことができるようにするものである。

本技術のイメージセンサは、光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部と、前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う行制御部とを備え、前記共有画素の１列に対して、複数の列信号線が配線され、前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、前記カラム処理部は、前記列信号線の一端側に設けられており、前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有する。

本技術の制御方法は、光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部とを備え、前記共有画素の１列に対して、複数の列信号線が配線され、前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、前記カラム処理部は、前記列信号線の一端側に設けられており、前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有するイメージセンサの前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う。

本技術の電子機器は、光を集光する光学系と、光を受光し、画像を撮像するイメージセンサとを備え、前記イメージセンサは、光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部と、前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う行制御部とを有し、前記共有画素の１列に対して、複数の列信号線が配線され、前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、前記カラム処理部は、前記列信号線の一端側に設けられており、前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有する。

本技術においては、光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列されており、前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号が処理される。前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御としては、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御が行われる。

なお、イメージセンサは、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。

本技術によれば、共有画素を採用するイメージセンサにおいて高速撮像を行うことができる。

なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。

本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。イメージセンサ２の構成例を示すブロック図である。イメージセンサ２の構成例を示す斜視図である。画素アクセス部１１の詳細な構成例を示すブロック図である。共有画素４１の構成例を示す回路図である。共有画素４１を構成する画素の配置の例を示す図である。２×２画素の共有画素４１において、ベイヤ配列を採用した場合の、共有画素４１の画素の配置の例を示す図である。２×２画素の共有画素４１からの画素信号の読み出しの例を説明する図である。 1/2間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。個別アクセス制御による、２×２画素の共有画素４１からの、1/2間引きでの画素信号の読み出しの例を説明する図である。 1/2間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。２×４画素の共有画素４１において、ベイヤ配列を採用した場合の、共有画素４１の画素の配置の例を示す図である。２×４画素の共有画素４１からの、間引きなしでの画素信号の読み出しの例を説明する図である。同一アクセス制御による、２×４画素の共有画素４１からの、1/4間引きでの画素信号の読み出しの例を説明する図である。同一アクセス制御による1/4間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。個別アクセス制御による、２×４画素の共有画素４１からの、1/4間引きでの画素信号の読み出しの例を説明する図である。 1/4間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。行制御部２２による個別アクセス制御を説明するフローチャートである。 SF加算を説明する図である。画素アクセス部１１の他の詳細な構成例を示すブロック図である。イメージセンサ２の他の構成例を示すブロック図である。

＜本技術を適用したディジタルカメラの一実施の形態＞

図１は、本技術を適用したディジタルカメラの一実施の形態の構成例を示すブロック図である。

なお、ディジタルカメラは、静止画、及び、動画のいずれも撮像することができる。

図１において、ディジタルカメラは、光学系１、イメージセンサ２、メモリ３、信号処理部４、出力部５、及び、制御部６を有する。

光学系１は、例えば、図示せぬズームレンズや、フォーカスレンズ、絞り等を有し、外部からの光を、イメージセンサ２に入射させる。

イメージセンサ２は、例えば、CMOS(Complementary Metal Oxide Semiconductor)イメージセンサであり、光学系１からの入射光を受光し、光電変換を行って、光学系１からの入射光に対応する画像データを出力する。

メモリ３は、イメージセンサ２が出力する画像データを一時記憶する。

信号処理部４は、メモリ３に記憶された画像データを用いた信号処理としての、例えば、ノイズの除去や、ホワイトバランスの調整等の処理を行い、出力部５に供給する。

出力部５は、信号処理部４からの画像データを出力する。

すなわち、出力部５は、例えば、液晶等で構成されるディスプレイ（図示せず）を有し、信号処理部４からの画像データに対応する画像を、いわゆるスルー画として表示する。

また、出力部５は、例えば、半導体メモリや、磁気ディスク、光ディスク等の記録媒体を駆動するドライバ（図示せず）を有し、信号処理部４からの画像データを記録媒体に記録する。

制御部６は、ユーザの操作等に従い、ディジタルカメラを構成する各ブロックを制御する。

以上のように構成されるディジタルカメラでは、イメージセンサ２が、光学系１からの入射光を受光し、その入射光に応じて、画像データを出力する。

イメージセンサ２が出力する画像データは、メモリ３に供給されて記憶される。メモリ３に記憶された画像データについては、信号処理部４による信号処理が施され、その結果得られる画像データが、出力部５に供給されて出力される。

＜イメージセンサ２の構成例＞

図２は、図１のイメージセンサ２の構成例を示すブロック図である。

図２において、イメージセンサ２は、画素アクセス部１１、カラムI/F(Interface)部１２、信号処理部１３、及び、タイミング制御部１４を有する。

画素アクセス部１１は、光電変換を行う画素を内蔵し、その画素にアクセスして、画像データとなる画素値を取得して出力する。

すなわち、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３Ｎ及び２３Ｓ、並びに、列制御部２４Ｎ及び２４Ｓを有する。

画素アレイ部２１は、光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に規則的に配列されて構成される。

画素アレイ部２１は、行制御部２２の制御にしたがって、画素アレイ部２１を構成する画素から電気信号を読み出し、カラム処理部２３Ｎ及び２３Ｓに供給する。

行制御部２２は、画素アレイ部２１の共有画素が有する画素から電気信号を読み出すためのアクセス制御を行う。

カラム処理部２３Ｎ及び２３Ｓは、画素アレイ部２１から供給される電気信号（電圧）のAD変換等の処理を行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。

列制御部２４Ｎは、カラム処理部２３Ｎの処理によって得られた画素値を、カラムI/F部１２に供給（出力）するための制御である列制御を行う。

列制御部２４Ｓは、カラム処理部２３Ｓの処理によって得られた画素値を、カラムI/F部１２に供給するための列制御を行う。

カラムI/F部１２は、ラインメモリを内蔵し、画素アクセス部１１（のカラム処理部２３Ｎ及び２３Ｓ）からの画素値を一時記憶することで、その画素値を受け取るインターフェースとして機能する。

信号処理部１３は、カラムI/F部１２に記憶された画素値を用いて、画素の並べ替えや、画素重心の補正、その他の必要な信号処理を行って、イメージセンサ２の外部（例えば、メモリ３（図１））に出力する。

タイミング制御部１４は、イメージセンサ２を構成する各ブロックの動作のタイミングを制御するタイミング信号を生成し、必要なブロックに供給する。

図３は、図１のイメージセンサ２の構成例を示す斜視図である。

イメージセンサ２は、１つのベアチップで構成することもできるし、上下に積層される２つのベアチップで構成することもできる。

図３は、イメージセンサ２を、上下に積層される２つのベアチップにより構成する場合の、その２つのベアチップの概要の構成例を示す斜視図である。

図３では、上下に積層される２つのベアチップのうちの上側に積層される上チップ３１に、画素アレイ部２１、及び、行制御部２２が形成されている。

さらに、図３では、２つのベアチップのうちの下側に積層される下チップ３２に、カラムI/F部１２、信号処理部１３、タイミング制御部１４、カラム処理部２３Ｎ及び２３Ｓを含むカラム処理部２３、並びに、列制御部２４Ｎ及び２４Ｓを含む列制御部２４が形成されている。

イメージセンサ２は、以上のような上チップ３１と下チップ３２とを積層することにより、積層型イメージセンサとして構成することができる。

＜画素アクセス部１１の詳細構成例＞

図４は、図２の画素アクセス部１１の詳細な構成例を示すブロック図である。

図２で説明したように、画素アクセス部１１は、画素アレイ部２１、行制御部２２、カラム処理部２３Ｎ及び２３Ｓ、並びに、列制御部２４Ｎ及び２４Ｓを有する。

画素アレイ部２１は、２個以上の共有画素４１が２次元に規則的に配列されて構成される。

ここで、共有画素４１は、光電変換によって電気信号を出力する複数の画素を有するが、詳細については、後述する。

また、図４では、画素アレイ部２１において、共有画素４１は、行列状に配列されているが、共有画素４１は、その他、例えば、偶数行の共有画素４１が、奇数行の共有画素４１に対して、共有画素４１どうしの水平方向の間隔の1/2だけずれた位置になるように配列することができる。

画素アレイ部２１では、共有画素４１の１列に対して、複数としての、例えば、２本の列信号線４２Ｎ及び４２Ｓが、列方向（上下方向）に配線されている。

図４では、列信号線４２Ｎは、共有画素４１の列の左側に配線され、奇数行の共有画素４１と接続されている。また、列信号線４２Ｓは、共有画素４１の列の右側に配線され、偶数行の共有画素４１と接続されている。

さらに、列信号線４２Ｎ及び４２Ｓの一端側としての上側には、カラム処理部２３Ｎが設けられており、他端側としての下側には、カラム処理部２３Ｓが設けられている。

そして、列信号線４２Ｎは、上側（North側）のカラム処理部２３Ｎに接続されており、列信号線４２Ｓは、下側（South側）のカラム処理部２３Ｓに接続されている。

したがって、図４では、奇数行の共有画素４１から読み出された電気信号は、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給される。また、偶数行の共有画素４１から読み出された電気信号は、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給される。

以上のように、奇数行の共有画素４１と接続されている列信号線４２Ｎは、カラム処理部２３Ｎに接続され、偶数行の共有画素４１と接続されている列信号線４２Ｓは、カラム処理部２３Ｓに接続されているので、画素アクセス部１１では、例えば、ある奇数行RNの各列の共有画素４１と、その奇数行の次の行としての偶数行RSの各列の共有画素４１とから、電気信号を同時に読み出して処理することができる。

すなわち、ある奇数行RNの各列の共有画素４１から読み出された電気信号については、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給して処理することができる。

また、奇数行RNの次の行の偶数行RSの各列の共有画素４１から読み出された電気信号については、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給して処理することができる。

以上のように、カラム処理部２３Ｎ及び２３Ｓでは、奇数行RN及び偶数行RSの２行の各列の共有画素４１から同時に読み出された電気信号を処理することができる。

画素アレイ部２１では、共有画素４１の各行に対して、行信号線４３Ａ又は４３Ｂが、行方向（左右方向）に配線されている。

行信号線４３Ａは、奇数行に配線されており、行制御部２２は、行信号線４３Ａに制御信号を供給する（流す）ことで、奇数行の共有画素４１に対するアクセス制御を行う。

行信号線４３Ｂは、偶数行に配線されており、行制御部２２は、行信号線４３Ｂに制御信号を供給することで、偶数行の共有画素４１に対するアクセス制御を行う。

行信号線４３Ａと４３Ｂとは、いわば別系統の信号線であり、行制御部２２は、別系統の信号線である行信号線４３Ａと４３Ｂとには、異なる制御信号を供給することができる。

これにより、行制御部２２は、電気信号が同時に読み出される奇数行RN及び偶数行RSの２行の共有画素４１に対し、奇数行RNと偶数行RSとで、異なるアクセス制御を行うことができる。

カラム処理部２３Ｎは、DAC(Digital Analog Converter)５１Ｎと、画素アレイ部２１を構成する共有画素４１の列数と同一の数のADC(AD Converter)５２Ｎとを有する。

DAC５１Ｎは、DA変換を行うことにより、例えば、ランプ(ramp)信号のような一定の傾きで、所定の初期値から所定の最終値までレベルが変化する期間を有するアナログの参照信号を生成し、ADC５２Ｎに供給する。

いま、共有画素４１の列数をXで表すこととすると、X個のADC５２Ｎのうちのx番目(x=1,2,...,X)のADC５２Ｎは、x列目の列信号線４２Ｎに接続されており、したがって、x番目のADC５２Ｎには、x列目の共有画素４１から読み出された電気信号が、x列目の列信号線４２Ｎを介して供給される。

x番目のADC５２Ｎは、x列目の共有画素４１から、x列目の列信号線４２Ｎを介して供給される電気信号と、DAC５１Ｎから供給される参照信号とを比較し、それらの電気信号と参照信号とのレベルが一致するまでの、参照信号のレベルの変化に要する時間をカウントすることで、電気信号のAD変換等を行う。

そして、ADC５２Ｎは、列制御部２４Ｎの制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。

カラム処理部２３Ｓは、DAC５１Ｓと、画素アレイ部２１を構成する共有画素４１の列数Xと同一の数であるX個のADC５２Ｓとを有する。

DAC５１Ｓは、DAC５１Ｎと同様に、参照信号を生成し、ADC５２Ｓに供給する。

X個のADC５２Ｓのうちのx番目のADC５２Ｓは、x列目の列信号線４２Ｓに接続されており、したがって、x番目のADC５２Ｓには、x列目の共有画素４１から読み出された電気信号が、x列目の列信号線４２Ｓを介して供給される。

x番目のADC５２Ｓは、ADC５２Ｎと同様に、x列目の共有画素４１から、x列目の列信号線４２Ｎを介して供給される電気信号のAD変換等を、DAC５１Ｎから供給される参照信号を用いて行う。

そして、ADC５２Ｓは、列制御部２４Ｓの制御に従い、AD変換等の結果得られるディジタルの電気信号である画素値を、カラムI/F部１２（図２）に出力する。

なお、DAC５１Ｎと５１Ｓとは、１個のDACで兼用することができる。

＜共有画素４１の構成例＞

図５は、共有画素４１の構成例を示す回路図である。

図５の共有画素４１は、複数としての、例えば、８個の画素と、FET(Field Effect Transistor)６３，６４、及び、６５とを有する。

画素は、PD(Photo Diode)６１とFET６２とを有し、光電変換によって電気信号を出力する。

PD６１は、光電変換素子の一例であり、入射光を受光して、その入射光に対応する電荷を蓄積することにより、光電変換を行う。

PD６１のアノードはグランド(ground)に接続され（接地され）、PD６１のカソードは、FET６２のソースに接続されている。

FET６２は、PD６１に蓄積された電荷を、PD６１からFDに転送するためのトランジスタ(Tr)であり、以下、転送Tr６２ともいう。

転送Tr６２のソースは、PD６１のカソードに接続され、転送Tr６２のドレインは、FDを介して、FET６４のゲートに接続されている。

また、転送Tr６２のゲートは、行制御線４３Ａ又は４３Ｂに接続されており、転送Tr６２のゲートには、行制御線４３Ａ又は４３Ｂを介して、転送パルスTRG(#11,#12,#21,#22,#31,#32,#41,#42)が供給される。

ここで、行制御部２２（図４）が、行制御線４３Ａ又は４３Ｂを介して、共有画素４１を駆動（アクセス制御）するために、行制御線４３Ａ又は４３Ｂに流す制御信号には、転送パルスTRGの他、後述するリセットパルスRST、及び、選択パルスSELがある。

また、FDは、FET６３のソースとFET６４のゲートとの接続点に形成された領域であり、FDでは、そこに供給された電荷が、コンデンサの如く電圧に変換される。

図５では、簡略化のため、８個の画素が、１個のFDを共有するように、共有画素４１が図示されているが、例えば、共有画素４１には、２個のFDを形成し、その２個のFDのうちの１個のFDを、４画素で共有するとともに、他の１個のFDを、残りの４画素で共有することができる。

FET６３は、FDに蓄積された電荷（電圧（電位））をリセットするためのトランジスタであり、以下、リセットTr６３ともいう。

リセットTr６３のドレインは、電源Vddに接続され、ソースは、FDに接続されている。

また、リセットTr６３のゲートは、行制御線４３Ａ又は４３Ｂに接続されており、リセットTr６３のゲートには、行制御線４３Ａ又は４３Ｂを介して、リセットパルスRSTが供給される。

FET６４は、FDの電圧を増幅するためのトランジスタであり、以下、増幅Tr６４ともいう。

増幅Tr６４のゲートは、FDに接続され、増幅Tr６４のドレインは、電源Vddに接続されている。また、増幅Tr６４のソースは、FET６５のドレインに接続されている。

FET６５は、列信号線４２Ｎ又は４２Ｓへの電気信号（電圧）の出力を選択するためのFETであり、以下、選択Tr６５ともいう。

選択Tr６５のソースは、列信号線４２Ｎ又は４２Ｓに接続されている。

また、選択Tr６５のゲートは、行制御線４３Ａ又は４３Ｂに接続されており、選択Tr６５のゲートには、行制御線４３Ａ又は４３Ｂを介して、選択パルスSELが供給される。

なお、選択Tr６５のソースに接続されている列信号線４２Ｎ及び４２Ｓには、図示せぬ電流源が接続されており、この電流源と、増幅Tr６４、及び、選択Tr６５とは、SF(Source Follower)の回路を構成している。したがって、FDは、SFの回路を介して、列信号線４２Ｎ又は４２Ｓに接続されている。

ここで、共有画素４１は、選択Tr６５なしで構成することができる。

また、図５の構成において、８個の画素を、１個の画素だけにした構成は、単位画素と呼ばれる。

以上のように構成される共有画素４１では、PD６１は、そこに入射する光を受光し、光電変換を行うことにより、受光した入射光の光量に応じた電荷の蓄積を開始する。なお、ここでは、説明を簡単にするために、選択パルスSELはHレベルになっており、選択Tr６５はオン状態であることとする。

PD６１での電荷の蓄積が開始されてから、所定の時間（露光時間）が経過すると、行制御部２２（図４）は、転送パルスTRGを、一時的に、（L(Low)レベルから）H(High)レベルにする。

転送パルスTRGが一時的にHレベルになることにより、転送Tr６２は、一時的に、オン状態になる。

転送Tr６２がオン状態になると、PD６１に蓄積された電荷は、転送Tr６２を介して、FDに転送されて蓄積される。

行制御部２２は、転送パルスTRGを一時的にHレベルにする前に、リセットパルスRSTを、一時的に、Hレベルにし、これにより、リセットTr６３を、一時的に、オン状態にする。

リセットTr６３がオン状態になることにより、FDは、リセットTr６３を介して、電源Vddに接続され、FDにある電荷は、リセットTr６３を介して、電源Vddに掃き出されてリセットされる。

ここで、以上のように、FDが、電源Vddに接続され、FDにある電荷がリセットされることを、共有画素４１のリセットともいう。

FDの電荷のリセット後、行制御部２２は、上述のように、転送パルスTRGを、一時的に、Hレベルにし、これにより、転送Tr６２は、一時的に、オン状態になる。

転送Tr６２がオン状態になることにより、PD６１に蓄積された電荷は、転送Tr６２を介して、リセット後のFDに転送されて蓄積される。

そして、FDに蓄積された電荷に対応する電圧（電位）が、増幅Tr６４及び選択Tr６５を介して、信号線電圧（電気信号）として、列信号線４２Ｎ又は４２Ｓ上に出力される。

列信号線４２Ｎ又は４２Ｓに接続されているADC５２Ｎ又は５２Ｓ（図４）では、共有画素４１のリセットが行われた直後の信号線電圧であるリセットレベルがAD変換される。

さらに、ADC５２Ｎ又は５２Ｓでは、転送Tr６２が一時的にオン状態になった後の信号線電圧（PD６１に蓄積され、FDに転送された電荷に対応する電圧）である信号レベル（リセットレベルと、画素値となるレベルとを含む）がAD変換される。

そして、ADC５２Ｎ又は５２Ｓでは、リセットレベルのAD変換結果と、信号レベルのAD変換結果との差分を、画素値として求めるCDS(Correlated Double Sampling)が行われ、そのCDSの結果得られる電気信号が、画素値として、カラムI/F部１２（図２）に出力される。

以上のようにして、共有画素４１の１個の画素から画素値が読み出される。

行制御部２２は、８個の画素について、例えば、転送Tr６２を順番にオン状態にすることで、８個の画素から、順番に、画素値を読み出す。

ここで、以下では、説明を簡単にするため、共有画素４１（の画素）からの、画素値となる電気信号である画素信号の読み出しには、CDSは、考慮しないこととする。

なお、図５において、リセットTr６３、増幅Tr６４、選択Tr６５、及び、FDが、画素から画素信号を読み出す読み出し部を構成する。

図５の共有画素４１では、８個の画素で、読み出し部が共有されているが、共有画素４１を構成する画素の数は、８個に限定されるものではなく、２個や４個等の任意の個数を採用することができる。

図６は、共有画素４１を構成する画素の配置の例を示す図である。

図６Ａは、４個の画素を有する共有画素４１の画素の配置の例を示す図である。

共有画素４１が４個の画素を有する場合、その４個の画素は、例えば、図６Ａに示すように、横×縦（行方向×列方向）が２×２画素になるように配置することができる。

図６Ｂは、８個の画素を有する共有画素４１の画素の配置の例を示す図である。

共有画素４１が８個の画素を有する場合、その８個の画素は、例えば、図６Ｂに示すように、横×縦が２×４画素になるように配置することができる。

＜２×２画素の共有画素４１＞

図７は、２×２画素の共有画素４１（２×２画素に配置されている４画素を有する共有画素４１）において、カラーフィルタのパターンとして、ベイヤ(BAYER)配列を採用した場合の、共有画素４１の画素の配置の例を示す図である。

図７において、共有画素４１が有する２×２画素のうちの、左上の画素は、R(Red)成分の光を受光するR画素として機能し、右上の画素は、G成分の光を受光するGr画素として機能する。また、左下の画素は、G成分の光を受光するGb画素として機能し、右下の画素は、B(Blue)成分の光を受光するB画素として機能する。

図８は、図７に示した２×２画素の共有画素４１からの画素信号の読み出しの例を説明する図である。

ここで、１行の共有画素４１の並びを、共有画素ラインともいい、１行の画素の並びを、画素ラインともいう。

本実施の形態では、１共有画素ラインを構成する共有画素４１の数は、共有画素４１の列数Xに等しい。また、１画素ラインを構成する画素の数は、共有画素４１が、２×２画素で構成される場合には、共有画素４１の列数Xの２倍に等しい。

また、奇数番目の共有画素ラインを、奇数共有画素ラインともいい、偶数番目の共有画素ラインを、偶数共有画素ラインともいう。

さらに、以下では、ADC５２Ｎ及び５２Ｓ（図４）は、いずれも、１画素ラインの期間に、２回のAD変換を行うことができる速度で動作することとする。ADC５２Ｎ及び５２Ｓで行われる１回目のAD変換を、第１フェーズともいい、２回目のAD変換を、第２フェーズともいう。

なお、図８は、連続する２列の共有画素４１からの画素信号の読み出しの様子を示しているが、他の列の共有画素４１からも、同様にして、画素信号の読み出しが行われる。また、図８において、横軸は、１画素ラインの期間ごとの時間を表す。以上の点、後述する図でも、同様である。

図８において、N番目の第N画素ライン(N Line)の期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の左上のR画素から、図中、白抜きで示すように、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎ（のADC５２Ｎ）に供給されてAD変換される。

さらに、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの次の偶数共有画素ラインRSの共有画素４１の左上のR画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓ（のADC５２Ｓ）に供給されてAD変換される。

図４で説明したように、画素アレイ部２１は、共有画素４１の１列に対して、２本の列信号線４２Ｎ及び４２Ｓが配線されているので、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ライン（の各列）から、同時に、画素信号を読み出すことができる。

その後、第N画素ラインの期間の第２フェーズにおいて、奇数共有画素ラインRNの共有画素４１の右上のGr画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第２フェーズでは、偶数共有画素ラインRSの共有画素４１の右上のGr画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

次の第N+1画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の左下のGb画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の左下のGb画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+1画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNの共有画素４１の右下のB画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の右下のB画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のようにして、２画素ラインの期間に、２画素ラインよりも多い２共有画素ラインの画素のすべてから、画素信号を読み出すことができる。

したがって、以下、同様にして、奇数共有画素ラインRN及び偶数共有画素ラインRSの２共有画素ライン以外の共有画素ラインの共有画素４１からの画素信号の読み出しを、２共有画素ラインの単位で、順番に行うことにより、イメージセンサ２では、所定のフレームレートで、すべての共有画素４１のすべての画素から、画素信号を読み出す通常撮像を行うことができる。

ところで、イメージセンサ２では、画素信号の読み出し（画素信号の、カラム処理部２３Ｎ及び２３Ｓへの供給）を、画素ラインを間引いて行うことにより、所定のフレームレートよりも高速なフレームレートでの撮像である高速撮像を行うことができる。

画素ラインを間引く方法としては、例えば、一部の画素ラインを読み飛ばす（画素信号を読み出さない）方法がある。

図８では、８画素ライン（４共有画素ライン）につき、４画素ライン（２共有画素ライン）の割合で画素ラインを読み飛ばす1/2読み飛ばしを行うことで、画素ラインを1/2に間引く1/2間引きが行われている。

すなわち、図８では、奇数共有画素ラインRN、及び、偶数共有画素ラインRSの２共有画素ラインの共有画素４１（の４画素）から、画素信号が読み出された後、その後に続く奇数共有画素ラインRN+1、及び、偶数共有画素ラインRS+1の２共有画素ラインの共有画素４１（の４画素）の画素信号が読み飛ばされている。

そして、次の奇数共有画素ラインRN+2、及び、偶数共有画素ラインRS+2の２共有画素ラインの共有画素４１から、画素信号が読み出され、その後に続く奇数共有画素ラインRN+3、及び、偶数共有画素ラインRS+3の２共有画素ラインの共有画素４１の画素信号が読み飛ばされている。

以下、同様にして、画素信号を読み出すことで、1/2間引きを行うことができる。

1/2間引きでの画素信号の読み出しによれば、通常撮像時のフレームレートの２倍のフレームレートでの高速撮像を行うことができる。

図９は、図８の1/2間引きでの画素信号の読み出しで得られる画素値の画素重心（画素値を有する画素の位置）を示す図である。

図８の1/2間引きでの画素信号の読み出しでは、上述したように、２共有画素ラインの共有画素４１から、画素信号が読み出され、その後に続く２共有画素ラインの共有画素４１の画素信号が読み飛ばされることが繰り返される。

この場合、共有画素４１のある位置posの画素から読み出された画素信号から得られる画素値は、その位置posを画素重心とする画素の画素値になるので、１フレームの画像は、２共有画素ラインおきに、２共有画素ライン分の画素値が存在する、共有画素ラインが1/2に間引かれた画像、すなわち、４画素ラインおきに、４画素ライン分の画素値が存在する、画素ラインが1/2に間引かれた画像（通常撮像で画素信号を読み出す画素ラインの数Vの1/2の数V/2の画素ラインの画像）になる。

したがって、図８の1/2間引きでの画素信号の読み出しで得られる画像では、画素値を有する画素ラインの間隔（画素値が得られる画素の垂直方向の間隔）（以下、画素値のサンプリング間隔ともいう）は、図９に示すように、等間隔ではなく、０画素ラインである場合と、４画素ラインである場合とがある。

以上のように、画素値のサンプリング間隔が、０画素ラインと４画素ラインのように、大きく異なる場合には、特に、高周波数成分を有する画像については、モアレや偽色が発生し、画質が低下することがある。

なお、図９において、丸印を付した数字は、１画素ラインの期間での画素信号の読み出し順を表す。また、黒丸印は、第１フェーズで画素信号がAD変換される画素を表し、黒く塗りつぶしたひし形は、第２フェーズで画素信号がAD変換される画素を表す。以下の図でも、同様である。

ところで、図８の1/2間引きでの画素信号の読み出しでは、例えば、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号を読み出すにあたり、共有画素４１の同一の位置の画素から、画素信号が読み出されている。

すなわち、例えば、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号が読み出されるが、その画素信号の読み出しの対象の画素（以下、読み出し対象画素ともいう）は、奇数共有画素ラインRN、及び、偶数共有画素ラインRSのいずれについても、共有画素４１の左上のR画素である。

以上のように、２つの共有画素ラインから、同時に、画素信号を読み出すにあたり、読み出し対象画素が、２つの共有画素ラインの共有画素４１の同一の位置の画素である場合には、画素信号を間引いて読み出したときに、図９で説明したように、画素値のサンプリング間隔が大きく異なる画像が得られる。

ところで、図４で説明したように、行信号線４３Ａと４３Ｂとは、別系統の信号線であり、行制御部２２は、行信号線４３Ａと４３Ｂとには、異なる制御信号を供給することで、画素信号（電気信号）が同時に読み出される２行（２共有画素ライン）の共有画素４１に対し、奇数行（奇数共有画素ライン）RNと偶数行（偶数共有画素ライン）RSとで、異なるアクセス制御を行うことができる。

したがって、行制御部２２では、例えば、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号を読み出すにあたり、その２つの共有画素ラインそれぞれについて、共有画素４１の別個の位置の画素から、画素信号を読み出すアクセス制御（以下、個別アクセス制御ともいう）を行うことができる。

図１０は、個別アクセス制御による、２×２画素の共有画素４１からの、1/2間引きでの画素信号の読み出しの例を説明する図である。

個別アクセス制御によれば、２×２画素の共有画素４１について、1/2間引きでの画素信号の読み出しは、以下のように行うことができる。

すなわち、図１０において、第N画素ライン(N Line)の期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の左上のR画素から、図中、白抜きで示すように、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの次の偶数共有画素ラインRSの共有画素４１の、左上ではなく、左下のGb画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号が読み出されるが、個別アクセス制御によれば、奇数共有画素ラインRNの共有画素４１については、左上のR画素から、画素信号を読み出し、偶数共有画素ラインRSの共有画素４１については、左上とは異なる位置の左下のGb画素から、画素信号を読み出すことができる。

さらに、第N画素ラインの期間の第２フェーズでは、偶数共有画素ラインRSの共有画素４１の、右上ではなく、右下のB画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、第N画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号が読み出されるが、個別アクセス制御によれば、奇数共有画素ラインRNの共有画素４１については、右上のGr画素から、画素信号を読み出し、偶数共有画素ラインRSの共有画素４１については、右上とは異なる位置の右下のB画素から、画素信号を読み出すことができる。

ここで、２×２画素の共有画素４１の並びの共有画素ラインは、２画素ラインであるから、画素信号が同時に読み出される奇数共有画素ラインRNと偶数共有画素ラインRSとの２つの共有画素ラインは、４画素ラインである。

第N画素ラインの期間では、上述のようにして、２つの共有画素ラインである４画素ラインのうちの、（上から）１番目及び４番目の画素ラインの画素を、読み出し対象画素として、その読み出し対象画素の画素信号が読み出され、残りの２番目及び３番目の画素ラインの画素の画素信号は、読み飛ばされる。

次の第N+1画素ラインの期間の第１フェーズでは、偶数共有画素ラインRSの次の奇数共有画素ラインRN+1の共有画素４１の左上のR画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、奇数共有画素ラインRN+1の次の偶数共有画素ラインRS+1の共有画素４１の左下のGb画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+1画素ラインの期間の第２フェーズでは、奇数共有画素ラインRN+1の共有画素４１の右上のGr画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRS+1の共有画素４１の右下のB画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、第N+1画素ラインの期間の第１フェーズでは、奇数共有画素ラインRN+1の共有画素４１の左上のR画素から、画素信号が読み出されるのと同時に、偶数共有画素ラインRS+1の共有画素４１の左下のGb画素から、画素信号が読み出される。

そして、第N+1画素ラインの期間の第２フェーズでは、奇数共有画素ラインRN+1の共有画素４１の右上のGr画素から、画素信号が読み出されるのと同時に、偶数共有画素ラインRS+1の共有画素４１の右下のB画素から、画素信号が読み出される。

すなわち、第N+1画素ラインの期間では、第N画素ラインの場合と同様に、２つの共有画素ラインである４画素ラインのうちの、１番目及び４番目の画素ラインの画素を、読み出し対象画素として、その読み出し対象画素の画素信号が読み出され、残りの２番目及び３番目の画素ラインの画素の画素信号は、読み飛ばされる。

以下、同様に、２つの共有画素ラインである４画素ラインのうちの、１番目及び４番目の画素ラインの画素の画素信号を読み出すとともに、残りの２番目及び３番目の画素ラインの画素の画素信号を読み飛ばす1/2読み飛ばしが繰り返し行われることで、1/2間引きでの画素信号の読み出しが行われ、これにより、通常撮像時のフレームレートの２倍のフレームレートでの高速撮像を行うことができる。

図１１は、図１０の1/2間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。

図１０の1/2間引きでの画素信号の読み出しでは、上述したように、２つの共有画素ラインである４画素ラインのうちの、１番目及び４番目の画素ラインの画素の画素信号を読み出すとともに、残りの２番目及び３番目の画素ラインの画素の画素信号を読み飛ばす1/2読み飛ばしが繰り返される。

この場合、共有画素４１のある位置posの画素から読み出された画素信号から得られる画素値は、その位置posを画素重心とする画素の画素値になるので、１フレームの画像は、２共有画素ラインである４画素ラインごとに、その４画素ラインのうちの１番目及び４番目の２つの画素ラインの画素値が存在する、画素ラインが1/2に間引かれた画像になる。

したがって、図１０の1/2間引きでの画素信号の読み出しで得られる画像では、画素値のサンプリング間隔（画素値を有する画素ラインの間隔）は、図１１に示すように、０画素ラインである場合と、２画素ラインである場合とがあり、図９の場合に比較して、等間隔に（近く）なる。

その結果、図９の場合に比較して、モアレや偽色の発生に起因する画質の低下を抑制することができる。

以上のように、共有画素４１を採用するイメージセンサ２において、２つの共有画素ラインの共有画素４１から、同時に、画素信号を読み出すにあたり、行制御部２２において、その２つの共有画素ラインそれぞれについて、共有画素４１の別個の位置の画素から、画素信号を読み出す個別アクセス制御を行う場合には、そのような個別アクセス制御を行わない場合、すなわち、２つの共有画素ラインの共有画素４１の同一の位置の画素から、画素信号を読み出すアクセス制御（以下、同一アクセス制御ともいう）を行う場合に比較して、画質の低下を抑制しつつ、高速撮像を行うことができる。

＜２×４画素の共有画素４１＞

図１２は、２×４画素の共有画素４１（２×４画素に配置されている８画素を有する共有画素４１）において、カラーフィルタのパターンとして、ベイヤ配列を採用した場合の、共有画素４１の画素の配置の例を示す図である。

ここで、共有画素４１が有する２×４画素の上からi番目で左からj番目の画素の位置を、位置(i,j)と表すとともに、位置(i,j)の画素を、画素#(i,j)と表すこととする。

図１２において、共有画素４１が有する２×４画素のうちの画素#(1,1)及び#(3,1)は、R成分の光を受光するR画素として機能し、画素#(1,2)及び#(3,2)は、G成分の光を受光するGr画素として機能する。また、画素#(2,1)及び#(4,1)は、G成分の光を受光するGb画素として機能し、画素#(2,2)及び#(4,2)は、B成分の光を受光するB画素として機能する。

図１３は、図１２に示した２×４画素の共有画素４１からの、間引きなしでの画素信号の読み出しの例を説明する図である。

ここで、本実施の形態では、２×４画素の共有画素４１については、１画素ラインを構成する画素の数は、共有画素４１が、２×２画素で構成される場合と同様に、共有画素４１の列数Xの２倍に等しい。

間引きなしでの画素信号の読み出しでは、行制御部２２では、例えば、個別アクセス制御を行わずに、２つの共有画素ラインの共有画素４１の同一の位置の画素から、画素信号を読み出す同一アクセス制御が行われる。

すなわち、図１３において、第N画素ライン(N Line)の期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(1,1)のR画素から、図中、白抜きで示すように、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの次の偶数共有画素ラインRSの共有画素４１の位置(1,1)のR画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインそれぞれの共有画素４１の位置(1,1)のR画素から、画素信号が、同時に読み出される。

その後、第N画素ラインの期間の第２フェーズにおいて、奇数共有画素ラインRNの共有画素４１の位置（1,2)のGr画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第２フェーズでは、偶数共有画素ラインRSの共有画素４１の位置(1,2)のGr画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

次の第N+1画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(2,1)のGb画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(2,1)のGb画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+1画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(2,2)のB画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(2,2)のB画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

次の第N+2画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(3,1)のR画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(3,1)のR画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+2画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(3,2)のGr画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(3,2)のGr画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

次の第N+3画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(4,1)のGb画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(4,1)のGb画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+3画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(4,2)のB画素から、画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(4,2)のB画素から、画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、４画素ラインの期間に、４画素ラインよりも多い２共有画素ラインの画素のすべてから、画素信号を読み出すことが、奇数共有画素ラインRN及び偶数共有画素ラインRSの２共有画素ライン以外の共有画素ラインについても、２共有画素ラインの単位で、順番に行われることで、イメージセンサ２では、所定のフレームレートで、すべての共有画素４１のすべての画素から、画素信号を読み出す通常撮像を行うことができる。

図１４は、同一アクセス制御による、２×４画素の共有画素４１からの、1/4間引きでの画素信号の読み出しの例を説明する図である。

ここで、画素ラインを間引く方法としては、図８ないし図１１で説明した、（一部の）画素ラインを読み飛ばす方法の他、２画素ライン等の複数の画素ラインを加算することにより１画素ラインに変換するライン加算を行う方法がある。

画素ラインを間引くライン加算を行う方法としては、FD加算を利用する方法がある。

FD加算は、行制御部２２のアクセス制御によって、共有画素４１を構成する２×４画素のうちの、異なる画素ラインの２個（以上）の画素から、画素信号を、同時に読み出すことで行うことができる。

すなわち、共有画素４１を構成する２個（以上）の画素から、画素信号を、同時に読み出す場合には、共有画素４１を構成する２個の画素（図５）の転送Tr６２が、同時にオン状態にされ、その２個の画素のPD６１に蓄積された電荷が、いずれも、FDに転送されて蓄積される。

この場合、FDでは、転送Tr６２が同時にオン状態にされた２個の画素のPD６１に蓄積された電荷が加算され、その電荷に対して、列信号線４２Ｎ又は４２Ｓ上に読み出される画素信号は、２個の画素それぞれから単独で読み出される画素信号を加算した加算信号と等価の信号になる。

以上のように、共有画素４１を構成する２個の画素の転送Tr６２が、同時にオン状態にされる場合には、その２個の画素それぞれから単独で読み出される画素信号が、いわば、FDで加算されるFD加算が行われ、そのFD加算により得られる加算信号としての画素信号が、共有画素４１から読み出される。

ここで、Ｍ画素ラインを１画素ラインに加算するライン加算を、Ｍライン加算ともいう。

FD加算によって、例えば、２ライン加算を行うことにより、画素ラインを1/2に間引く1/2間引きを行うことができる。

図１４では、1/2読み飛ばしと、２ライン加算とを行うことで、画素ラインを1/4に間引く1/4間引きが行われている。

すなわち、図１４では、第N画素ラインの期間の第１フェーズにおいて、奇数共有画素ラインRNの共有画素４１から、図中、白抜きで示すように、位置(1,1)と(3,1)のR画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの次の偶数共有画素ラインRSの共有画素４１の位置(1,1)と(3,1)のR画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後、第N画素ラインの期間の第２フェーズにおいて、奇数共有画素ラインRNの共有画素４１の位置（1,2)と(3,2)のGr画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第２フェーズでは、偶数共有画素ラインRSの共有画素４１の位置(1,2)と(3,2)のGr画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

次の第N+1画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(2,1)と(4,1)のGb画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(2,1)と(4,1)のGb画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

その後の第N+1画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(2,2)と(4,2)のB画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

同時に、偶数共有画素ラインRSの共有画素４１の位置(2,2)と(4,2)のB画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、２×４画素を有する共有画素４１について、同一の色成分どうしの画素の画素信号をFD加算して読み出すことにより、２ライン加算が行われ、２×４画素を有する共有画素４１の並びで構成される１共有画素ラインである４画素ラインは、1/2に間引かれて、２画素ラインになる。

ここで、図１４において、"FD"の文字は、白抜きで示す２個の画素の画素信号が、FD加算されて読み出されることを表している。後述する図でも、同様である。

奇数共有画素ラインRN、及び、偶数共有画素ラインRSの２共有画素ラインの共有画素４１から、２ライン加算によって、画素信号が読み出された後、その後に続く奇数共有画素ラインRN+1、及び、偶数共有画素ラインRS+1の２共有画素ラインの共有画素４１（の２×４画素）については、画素信号が読み飛ばされる。

以上のように、２共有画素ラインについて、画素信号を読み出した後、次の２共有画素ラインについては、画素信号を読み飛ばす1/2読み飛ばしを行うことで、２共有画素ラインと、次の２共有画素ラインとの合計で、４共有画素ラインである１６画素ラインは、1/2に間引かれて、８画素ラインになる。

そして、次の奇数共有画素ラインRN+2、及び、偶数共有画素ラインRS+2の２共有画素ラインについては、上述の場合と同様にして、２ライン加算が行われ、その後に続く奇数共有画素ラインRN+3、及び、偶数共有画素ラインRS+3の２共有画素ラインについては、画素信号を読み飛ばす1/2読み飛ばしが行われる。

以下、同様にして、画素信号の２ライン加算と1/2読み飛ばしとが行われることで、1/4間引きが行われる。

1/4間引きでの画素信号の読み出しによれば、通常撮像時のフレームレートの４倍のフレームレートでの高速撮像を行うことができる。

図１５は、図１４の同一アクセス制御による1/4間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。

図１４の1/4間引きでの画素信号の読み出しでは、上述したように、２共有画素ラインについて、２ライン加算が行われ、その後に続く２共有画素ラインについて、画素信号の読み飛ばしが行われることが繰り返される。

図１４の２ライン加算では、その２ライン加算の結果の画素信号（加算信号）から得られる画素値の画素重心は、２ライン加算としてのFD加算の対象となった２個の画素の間の位置になり、信号処理部１３（図２）では、例えば、２ライン加算の結果の画素信号から得られる画素値の画素重心を、その２ライン加算としてのFD加算の対象となった２個の画素の間の位置に補正する画素重心の補正が行われる。

したがって、図１４の1/4間引きでの画素信号の読み出しで得られる１フレームの画像は、図１５に示すように、１共有画素ラインである４画素ラインの２番目と３番目の画素ライン、及び、その次の１共有画素ラインである４画素ラインの２番目と３番目の画素ラインに画素値が存在し、その後の２共有画素ラインである８画素ラインには画素値が存在しない状態を繰り返す画像になる。

その結果、図１４の1/4間引きでの画素信号の読み出しで得られる画像では、画素値のサンプリング間隔（画素値を有する画素ラインの間隔）は、図１５に示すように、等間隔ではなく、０画素ラインである場合、２画素ラインである場合、及び、９画素ラインである場合がある。

画素値のサンプリング間隔が、０画素ライン、２画素ライン、及び、９画素ラインのように、大きく異なる場合には、上述したように、モアレや偽色が発生し、画質が低下することがある。

以上のように、同一アクセス制御では、高速撮像のための間引きにおいて、モアレや偽色に起因する画質の低下が生じるが、個別アクセス制御によれば、そのような画質の低下を低減することができる。

図１６は、個別アクセス制御による、２×４画素の共有画素４１からの、1/4間引きでの画素信号の読み出しの例を説明する図である。

個別アクセス制御によれば、２×４画素の共有画素４１について、1/4間引きでの画素信号の読み出しは、以下のような1/2読み飛ばしと２ライン加算とによって行うことができる。

すなわち、図１６において、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの共有画素４１の位置(1,1)と(3,1)のR画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNの次の偶数共有画素ラインRSの共有画素４１の、位置(1,1)と(3,1)とは異なる位置(2,1)と(4,1)のGb画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、第N画素ラインの期間の第１フェーズでは、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号が読み出されるが、個別アクセス制御によれば、奇数共有画素ラインRNの共有画素４１については、位置(1,1)と(3,1)のR画素の画素信号がFD加算されて読み出され、偶数共有画素ラインRSの共有画素４１については、位置(1,1)と(3,1)とは異なる位置(2,1)と(4,1)のGb画素の画素信号がFD加算されて読み出される。

その後、第N画素ラインの期間の第２フェーズにおいて、奇数共有画素ラインRNの共有画素４１の位置(1,2)と(3,2)のGr画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｎを介して、カラム処理部２３Ｎに供給されてAD変換される。

さらに、第N画素ラインの期間の第２フェーズでは、偶数共有画素ラインRSの共有画素４１の、位置(1,2)と(3,2)とは異なる位置(2,2)と(4,2)のB画素の画素信号をFD加算した加算信号としての画素信号が読み出され、列信号線４２Ｓを介して、カラム処理部２３Ｓに供給されてAD変換される。

以上のように、第N画素ラインの期間の第２フェーズでは、奇数共有画素ラインRNと、その次の偶数共有画素ラインRSとの２つの共有画素ラインから、同時に、画素信号が読み出されるが、個別アクセス制御によれば、奇数共有画素ラインRNの共有画素４１については、位置(1,2)と(3,2)のGr画素の画素信号がFD加算されて読み出され、偶数共有画素ラインRSの共有画素４１については、位置(1,2)と(3,2)とは異なる位置(2,2)と(4,2)のB画素の画素信号がFD加算されて読み出される。

ここで、２×４画素の共有画素４１の並びの共有画素ラインは、４画素ラインであるから、画素信号が同時に読み出される奇数共有画素ラインRNと偶数共有画素ラインRSとの２つの共有画素ラインは、８画素ラインである。

第N画素ラインの期間では、上述のようにして、２つの共有画素ラインである８画素ラインのうちの、（上から）１番目及び３番目の画素ライン（奇数共有画素ラインRNの１番目及び３番目の画素ライン）の画素であるR画素とGr画素を、読み出し対象画素として、その読み出し対象画素の画素信号がFD加算されて読み出される。

さらに、第N画素ラインの期間では、２つの共有画素ラインである８画素ラインのうちの、６番目及び８番目の画素ライン（偶数共有画素ラインRSの２番目及び４番目の画素ライン）の画素であるGb画素とB画素を、読み出し対象画素として、その読み出し対象画素の画素信号がFD加算されて読み出される。

以上のように、２つの共有画素ラインである８画素ラインのうちの、１番目及び３番目の画素ラインの２ライン加算と、６番目及び８番目の画素ラインの２ライン加算とが行われる。

また、第N画素ラインの期間では、２つの共有画素ラインである８画素ラインのうちの、残りの画素ラインである２番目及び４番目、並びに、５番目及び７番目の画素ライン（奇数共有画素ラインRNの２番目及び４番目の画素ライン、並びに、偶数共有画素ラインRSの１番目及び３番目の画素ライン）の画素については、画素信号は読み出されずに、読み飛ばされる。

すなわち、２つの共有画素ラインである８画素ラインのうちの、２ライン加算が行われない２番目及び４番目、並びに、５番目及び７番目の画素ラインについては、読み飛ばしが行われる。

したがって、第N画素ラインの期間では、２つの共有画素ラインである８画素ラインのうちの半分(1/2)の４画素ラインを読み飛ばす1/2読み飛ばしと、残りの4画素ラインを対象とした２ライン加算とが行われ、元の８画素ラインが２画素ラインに間引かれる1/4間引きが行われる。

その後の第N+1ラインの期間では、偶数共有画素ラインRSの次の２つの共有画素ラインである奇数共有画素ラインRN+1、及び、偶数共有画素ラインRS+1について、第Nラインの期間と同様の画素信号の読み出しが行われる。

その結果、第N+1ラインの期間では、やはり、２つの共有画素ラインである８画素ラインのうちの、１番目及び３番目の画素ライン、並びに、６番目及び８番目の画素ライン（奇数共有画素ラインRN+1の１番目及び３番目の画素ライン、並びに、偶数共有画素ラインRS+1の２番目及び４番目の画素ライン）の画素については、画素信号がFD加算されて読み出される。そして、残りの２番目及び４番目、並びに、５番目及び７番目の画素ライン（奇数共有画素ラインRN+1の２番目及び４番目の画素ライン、並びに、偶数共有画素ラインRS+1の１番目及び３番目の画素ライン）の画素については、画素信号は読み出されずに、読み飛ばされる。

以下、同様に、以降の共有画素ラインについて、1/4間引きでの画素信号の読み出しを行うことで、通常撮像時のフレームレートの４倍のフレームレートでの高速撮像を行うことができる。

図１７は、図１６の1/4間引きでの画素信号の読み出しで得られる画素値の画素重心を示す図である。

図１６の1/4間引きでの画素信号の読み出しでは、上述したように、２共有画素ラインの単位で、２ライン加算と1/2読み飛ばしとが繰り返される。

図１６の２ライン加算では、その２ライン加算の結果の画素信号（加算信号）から得られる画素値の画素重心は、２ライン加算としてのFD加算の対象となった２個の画素の間の位置になり、信号処理部１３（図２）では、２ライン加算の結果の画素信号から得られる画素値の画素重心を、その２ライン加算としてのFD加算の対象となった２個の画素の間の位置に補正する画素重心の補正が行われる。

したがって、図１６の1/4間引きでの画素信号の読み出しで得られる１フレームの画像は、図１７に示すように、１共有画素ラインである４画素ラインの２番目の画素ラインに画素値が存在し、他の３画素ラインに画素値が存在しない状態と、その後の１共有画素ラインである４画素ラインの３番目の画素ラインに画素値が存在し、他の３画素ラインに画素視が存在しない状態とを繰り返す画像になる。

その結果、図１６の1/4間引きでの画素信号の読み出しで得られる画像では、画素値のサンプリング間隔（画素値を有する画素ラインの間隔）は、図１７に示すように、２画素ラインである場合と、４画素ラインである場合とがあり、図１５の場合に比較して、等間隔に（近く）なる。

その結果、図１５の場合に比較して、モアレや偽色の発生に起因する画質の低下を抑制することができる。

以上のように、共有画素４１を採用するイメージセンサ２において、２つの共有画素ラインの共有画素４１から、同時に、画素信号を読み出すにあたり、その２つの共有画素ラインについては、共有画素４１の別個の位置の画素から、画素信号を読み出す個別アクセス制御を行うので、そのような個別アクセス制御を行わない場合、すなわち、例えば、２つの共有画素ラインの共有画素４１の同一の位置の画素から、画素信号を読み出す同一アクセス制御を行う場合（図１４及び図１５）に比較して、画質の低下を抑制しつつ、高速撮像を行うことができる。

すなわち、個別アクセス制御によれば、画素値のサンプリング間隔（画素値を有する画素の垂直方向の間隔）を、なるべく等間隔にするFD加算が行われるように、共有画素４１が有する画素から画素信号を読み出すアクセス制御を行うことができ、これにより、共有画素４１を採用するイメージセンサ２において、画質の低下を抑制しつつ、高速撮像を行うことができる。

＜個別アクセス制御＞

図１８は、行制御部２２による個別アクセス制御を説明するフローチャートである。

行制御部２２は、ステップＳ１１において、画素信号を同時に読み出すことができる（同時にアクセス可能な）２共有画素ラインのうちの奇数共有画素ラインの共有画素４１に対して、行信号線４３Ａを介して制御信号を供給するとともに、偶数共有画素ラインの共有画素４１に対して、行信号線４３Ａとは別系統の行信号線４３Ｂを介して制御信号を供給することにより、異なるアクセス制御としての個別アクセス制御を行う。

かかる個別アクセス制御によれば、画素信号が同時に読み出される奇数共有画素ラインと偶数共有画素ラインとで、共有画素４１の異なる位置の画素から、画素信号を読み出すことができる。

その結果、例えば、画素値のサンプリング間隔を、なるべく等間隔（略等間隔）にするFD加算が行われるように、共有画素４１が有する画素から画素信号を読み出すアクセス制御を行うことができ、これにより、共有画素４１を採用するイメージセンサ２において、画質の低下を抑制しつつ、高速撮像を行うことができる。

＜SF加算＞

図１９は、SF(Source Follower)加算を説明する図である。

ここで、ライン加算を行う方法としては、FD加算の他、SF加算を利用する方法がある。

図５で説明したように、共有画素４１の選択Tr６５のソースに接続されている列信号線４２Ｎ（及び４２Ｓ）には、図示せぬ電流源が接続されており、この電流源と、増幅Tr６４、及び、選択Tr６５とは、SFの回路を構成している。

SF加算は、SFの回路の電流源が接続されている列信号線４２Ｎ（又は４２Ｓ）上で行われる加算である。

図１９に示すように、例えば、各奇数共有画素ラインの、ある列Cに注目した場合、各奇数共有画素ラインの列Cの共有画素４１は、同一の列信号線４２Ｎに接続されているが、行制御部２２（図４）において、列Cの共有画素４１のうちの、複数の異なる奇数共有画素ライン（行）の、同一の列信号線４２Ｎに接続されている複数の共有画素４１としての、例えば、奇数共有画素ラインRNの共有画素４１と、奇数共有画素ラインRN+1の共有画素４１との２個の共有画素４１から、画素信号を同時に読み出すアクセス制御を行うことで、その２個の共有画素４１から読み出された画素信号を、列信号線４２Ｎ上で加算するSF加算を行い、その列信号線４２Ｎが接続されているカラム処理部２３Ｎに供給することができる。

すなわち、例えば、行制御部２２において、奇数共有画素ラインRNの共有画素４１から、位置(1,1)と(3,1)のR画素の画素信号をFD加算した加算信号としての画素信号を読み出し、列信号線４２Ｎ上に出力するのと同時に、奇数共有画素ラインRNの次の奇数共有画素ラインRN+1の共有画素４１から、位置(1,1)と(3,1)のR画素の画素信号をFD加算した加算信号としての画素信号を読み出し、列信号線４２Ｎ上に出力するアクセス制御を行うことで、奇数共有画素ラインRNの共有画素４１の位置(1,1)と(3,1)のR画素の画素信号をFD加算して得られる画素信号と、奇数共有画素ラインRN+1の共有画素４１の位置(1,1)と(3,1)のR画素の画素信号をFD加算して得られる画素信号とは、列信号線４２Ｎ上でSF加算される。

そして、列信号線４２Ｎ上のSF加算で得られる加算信号としての画素信号は、列信号線４２Ｎに接続されているカラム処理部２３Ｎに供給される。

奇数共有画素ラインRN及びRN+1のR画素以外のGr画素、Gb画素、及び、B画素、奇数共有画素ラインRN及びRN+1以外の奇数ラインのペア、さらには、偶数共有画素ラインについても、同様のアクセス制御を行うことで、FD加算による２ライン加算と、SF加算による２ライン加算とが行われ、1/4間引きでの画素信号の読み出しを行うことができる。

また、図１６及び図１７で説明した、1/2読み飛ばし、及び、FD加算による２ライン加算に加え、上述のようなSF加算による２ライン加算を行うことで、1/8間引きでの画素信号の読み出しを行うことができ、この場合、画質の低下を抑制しつつ、通常撮像時のフレームレートの８倍のフレームレートでの高速撮像を行うことができる。

なお、前述の特許文献１には、単位画素で構成され、AD変換を行うカラム処理部に並列に接続された複数のキャパシタと、その複数のキャパシタの中から、列信号線に接続するキャパシタを選択するスイッチとが設けられているイメージセンサが記載されている。

特許文献１に記載のイメージセンサでは、スイッチによって、列信号線に接続するキャパシタを切り替えることで、異なる２行の単位画素から同時に読み出された画素信号が、列信号線に接続されたキャパシタを介してカラム処理部に供給されるときに重み付け加算される容量加算が行われる。

個別アクセス制御は、以上のような容量加算を行うイメージセンサにも適用することができ、したがって、図４の個別アクセス制御を行うイメージセンサの構成としては、容量加算を行う構成を採用することができる。

図４の個別アクセス制御を行うイメージセンサの構成として、容量加算を行う構成を採用した場合には、行制御部２２は、異なる複数の共有画素ライン（行）の共有画素４１から画素信号を同時に読み出すアクセス制御を行うことで、複数の共有画素ラインの共有画素４１から同時に読み出された画素信号を列信号線に接続されたキャパシタを介して、カラム処理部に供給する。これにより、複数の共有画素ラインの共有画素４１から同時に読み出された画素信号は、容量加算によって重み付け加算されて、カラム処理部に供給される。

＜画素アクセス部１１の他の詳細構成例＞

図２０は、図２の画素アクセス部１１の他の詳細な構成例を示すブロック図である。

なお、図中、図４の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図２０の画素アクセス部１１は、画素アレイ部２１、カラム処理部２３Ｎ及び２３Ｓ、並びに、列制御部２４Ｎ及び２４Ｓを有する点で、図４の場合と共通する。

さらに、図２０の画素アクセス部１１は、画素アレイ部２１が、複数の共有画素４１を有し、カラム処理部２３Ｎが、DAC５１Ｎ、及び、共有画素４１の列数Xと同一のX個のADC５２Ｎを有するとともに、カラム処理部２３Ｓが、DAC５１Ｓ、及び、X個のADC５２Ｓを有する点で、図４の場合と共通する。

また、図２０の画素アクセス部１１は、列信号線４２Ｎ及び４２Ｓが設けられている点で、図４の場合と共通する。

但し、図２０の画素アクセス部１１は、行制御部２２に代えて、行制御部７２が設けられているとともに、行信号線４３Ａ及び４３Ｂに代えて、行信号線７３Ａ１及び７３Ａ２、並びに、７３Ｂ１及び７３Ｂ２が設けられている点で、図４の場合と相違する。

行信号線７３Ａ１及び７３Ａ２は、行信号線４３Ａと同様に、奇数行（奇数共有画素ライン）に配線されており、行制御部７２は、行信号線７３Ａ１及び７３Ａ２に制御信号を供給する（流す）ことで、奇数行の共有画素４１に対するアクセス制御を行う。

行信号線７３Ｂ１及び７３Ｂ２は、行信号線４３Ｂと同様に、偶数行（偶数共有画素ライン）に配線されており、行制御部７２は、行信号線７３Ｂ１及び７３Ｂ２に制御信号を供給することで、偶数行の共有画素４１に対するアクセス制御を行う。

但し、行信号線７３Ａ１は、奇数行の共有画素４１のうちの、奇数列の共有画素４１にのみ接続され、行信号線７３Ａ２は、奇数行の共有画素４１のうちの、偶数列の共有画素４１にのみ接続されている。

また、行信号線７３Ｂ１は、偶数行の共有画素４１のうちの、奇数列の共有画素４１にのみ接続され、行信号線７３Ｂ２は、偶数行の共有画素４１のうちの、偶数列の共有画素４１にのみ接続されている。

行信号線７３Ａ１及び７３Ａ２、並びに、７３Ｂ１及び７３Ｂ２は、それぞれ、別系統の信号線であり、行制御部７２は、別系統の信号線である行信号線７３Ａ１及び７３Ａ２、並びに、７３Ｂ１及び７３Ｂ２のそれぞれには、異なる制御信号を供給することができる。

これにより、行制御部７２は、画素信号（電気信号）が同時に読み出される奇数行及び偶数行の２行の共有画素４１に対し、奇数行と偶数行とで、異なるアクセス制御を行うことができる他、さらに、１行の１の列と他の列でも、すなわち、奇数列と偶数列とでも、異なるアクセス制御を行うことができる。

この場合、同一の行の共有画素４１について、奇数列と偶数列とで、異なる位置の画素から、画素信号を読み出すことができ、間引きの方法、すなわち、例えば、画素ラインを読み飛ばすパターンや、ライン加算を行う対象について、自由度を向上させることができる。

この場合、画素信号を間引いて得られる画像の画素値のサンプリング間隔（画素値を有する画素ラインの間隔）を、より等間隔に近づけ、モアレの発生等に起因する画質の低下を、より抑制することが可能となる。

＜イメージセンサ２の他の構成例＞

図２１は、図１のイメージセンサ２の他の構成例を示すブロック図である。

なお、図中、図２の場合と対応する部分については、同一の符号を付してあり、以下では、その説明は、適宜省略する。

図２１のイメージセンサ２は、画素アクセス部１１、カラムI/F部１２、信号処理部１３、及び、タイミング制御部１４を有する点で、図２の場合と共通する。

さらに、図２１のイメージセンサ２は、画素アクセス部１１が、画素アレイ部２１、及び、行制御部２２を有する点で、図２の場合と共通する。

但し、図２１のイメージセンサ２は、画素アクセス部１１において、２つのカラム処理部２３Ｎ及び２３Ｓに代えて、１つのカラム処理部８１が設けられているとともに、２つの列制御部２４Ｎ及び２４Ｓに代えて、１つの列制御部８２が設けられている点で、図２の場合と相違する。

すなわち、図２のイメージセンサ２では、列信号線４２Ｎ及び４２Ｓ（図４）の一端側としての上側に、カラム処理部２３Ｎ及び列制御部２４Ｎが設けられているとともに、他端側としての下側に、カラム処理部２３Ｓ及び列制御部２４Ｓが設けられているが、図２１のイメージセンサ２では、列信号線４２Ｎ及び４２Ｓの一端側としての上側にだけ、カラム処理部８１及び列制御部８２が設けられている。

カラム処理部８１は、カラム処理部２３Ｎ及び２３Ｓと同様に、画素アレイ部２１から供給される画素信号のAD変換等を行い、その結果得られるディジタル信号を、画素値として、カラムI/F部１２に供給する。

列制御部８２は、列制御部２４Ｎ及び２４Ｓと同様に、カラム処理部８１がAD変換等によって得た画素値を、カラムI/F部１２に供給するための制御である列制御を行う。

なお、カラム処理部８１は、カラム処理部２３Ｎ及び２３Ｓ（図４）と同様に、図示せぬDACとADCとを有する。

但し、カラム処理部２３Ｎは（カラム処理部２３Ｓも同様）、共有画素４１の列数Xと同一のX個のADC５２Ｎ（図４）を有するが、カラム処理部８１は、複数行の各列の共有画素４１から同時に読み出される画素信号をAD変換するADC（AD変換部）として、共有画素４１の列数Xに、画素信号が同時に読み出される複数行を乗算した乗算値だけの数のADCを有する。

すなわち、本実施の形態では、画素信号が同時に読み出される共有画素４１の行数（共有画素ラインのライン数）は、２行であるため、カラム処理部８１は、2X個のADCを有する。

ここで、画素信号をAD変換するカラム処理部を１個だけ有する構成を、シングルカラム構成というとともに、カラム処理部を複数個に分けた構成を、マルチカラム構成ということとすると、図２のイメージセンサ２は、マルチカラム構成のイメージセンサであり、図２１のイメージセンサ２は、シングルカラム構成のイメージセンサである。

上述のように、２個のカラム処理部２３Ｎ及び２３Ｓを有するマルチカラム構成の図２のイメージセンサ２では、カラム処理部２３Ｎ（カラム処理部２３Ｓも同様）は、X個のADC５２Ｎを有するが、１個のカラム処理部８１を有するシングルカラム構成の図２１のイメージセンサ２では、カラム処理部８１は、2X個のADCを有する。

したがって、マルチカラム構成の図２のイメージセンサ２では、２個のカラム処理部２３Ｎ及び２３Ｓを有するので、１個のカラム処理部８１を有するシングルカラム構成の図２１のイメージセンサ２に比較して、回路面積が大になることがあるが、カラム処理部２３Ｎ及び２３Ｓが有するADC５２Ｎ及び５２Ｓの数が、それぞれX個であるため、2X個のADCを有するシングルカラム構成の図２１のイメージセンサ２に比較して、ADC５２Ｎどうしの間やADC５２Ｓどうしの間に余裕があり、設計が容易である。

一方、シングルカラム構成の図２１のイメージセンサ２では、カラム処理部８１が2X個のADCを有するので、それぞれがX個のADC５２Ｎ及び５２Ｓを有するカラム処理部２３Ｎ及び２３Ｓで構成されるマルチカラム構成の図２のイメージセンサ２に比較して、カラム処理部８１が有するADCどうしの間に余裕がなく、設計がシビアになるが、画素信号のAD変換を行うカラム処理部がカラム処理部８１の１個だけなので、２個のカラム処理部２３Ｎ及び２３Ｓを有するマルチカラム構成の図２のイメージセンサ２に比較して、回路面積を小にすることができる。

なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

例えば、本実施の形態では、共有画素４１が、２×２画素や２×４画素で構成される場合について説明したが、共有画素４１の構成としては、２×２画素や２×４画素の構成以外の構成を採用することができる。

また、本実施の形態では、カラーフィルタのパターンとして、ベイヤ配列を採用したが、カラーフィルタのパターンは、ベイヤ配列に限定されるものではない。

さらに、本実施の形態では、２行の共有画素ラインの共有画素４１から、画素信号を同時に読み出すこととしたが、本技術は、３行以上のL行の共有画素ラインの共有画素４１から、画素信号を同時に読み出す場合に適用することができる。

この場合、画素アクセス部１１では、共有画素４１の１列に対して、L本の列信号線が必要となる。さらに、画素信号を同時に読み出すL行の共有画素ラインの各行ごとに、異なるアクセス制御（個別アクセス制御）を行う場合には、R系統の別系統の行信号線が必要となる。

また、本技術は、ディジタルカメラの他、PC(Personal Computer)や、携帯電話機、タブレット端末、スマートフォン、ウェアラブルカメラ、その他の画像を撮像する機能を搭載することができるあらゆる電子機器に適用することができる。

さらに、本明細書に記載された効果はあくまで例示であって限定されるものではなく、他の効果があってもよい。

１光学系，２イメージセンサ，３メモリ，４信号処理部，５出力部，６制御部，１１画素アクセス部，１２カラムI/F部，１３信号処理部，１４タイミング制御部，２１画素アレイ部，２２行制御部，２３Ｎ，２３Ｓカラム処理部，２４Ｎ，２４Ｓ列制御部，３１上チップ，３２下チップ，４１共有画素，４２Ｎ，４２Ｓ列信号線，４３Ａ，４３Ｂ行信号線，５１Ｎ，５１Ｓ DAC，５２Ｎ，５２Ｓ ADC，６１ PD，６２ないし６５ FET，７２行制御部，７３Ａ１，７３Ａ２，７３Ｂ１，７３Ｂ２行信号線，８１カラム処理部，８２列制御部

Claims

光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、
前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部と、
前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う行制御部と
を備え、
前記共有画素の１列に対して、複数の列信号線が配線され、
前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、
前記カラム処理部は、
前記列信号線の一端側に設けられており、
前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有する
イメージセンサ。
前記共有画素が有する複数の画素は、FD(Floating Diffusion)を共有し、
前記行制御部は、前記FDを共有する複数の画素のうちの２以上の画素から前記電気信号を同時に読み出すアクセス制御を行うことで、前記２以上の画素から同時に読み出された前記電気信号が前記FDで加算されるFD加算により得られる加算信号を、前記共有画素から読み出す
請求項１に記載のイメージセンサ。
前記行制御部は、前記カラム処理部の処理で画素値が得られる画素の垂直方向の間隔を略等間隔にする前記FD加算が行われるように、前記アクセス制御を行う
請求項２に記載のイメージセンサ。
前記行制御部は、１行の１の列と他の列とでも、異なるアクセス制御を行う
請求項１ないし３のいずれかに記載のイメージセンサ。
前記行制御部は、複数の異なる行の、同一の列信号線に接続されている複数の共有画素から前記電気信号を同時に読み出すアクセス制御を行うことで、前記複数の共有画素から同時に読み出された前記電気信号を前記列信号線上で加算して、前記カラム処理部に供給する
請求項２または３に記載のイメージセンサ。
光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、
前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部と
を備え、
前記共有画素の１列に対して、複数の列信号線が配線され、
前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、
前記カラム処理部は、
前記列信号線の一端側に設けられており、
前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有するイメージセンサの前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う
制御方法。
光を集光する光学系と、
光を受光し、画像を撮像するイメージセンサと
を備え、
前記イメージセンサは、
光電変換によって電気信号を出力する複数の画素を有する２個以上の共有画素が２次元に配列された画素アレイ部と、
前記共有画素の配列のうちの、複数行の共有画素から同時に読み出される電気信号を処理するカラム処理部と、
前記共有画素が有する前記画素から前記電気信号を読み出すためのアクセス制御として、前記複数行のうちの１の行と他の１の行とで、異なるアクセス制御を行う行制御部と
を有し、
前記共有画素の１列に対して、複数の列信号線が配線され、
前記共有画素から読み出された電気信号は、前記列信号線を介して、前記カラム処理部に供給され、
前記カラム処理部は、
前記列信号線の一端側に設けられており、
前記複数行の各列の共有画素から同時に読み出される電気信号をAD(Analog Digital)変換するAD変換部として、前記共有画素の列数に、前記複数行を乗算した乗算値だけの数のAD変換部を有する
電子機器。