WO2012105259A1 - 固体撮像装置およびその駆動方法 - Google Patents

固体撮像装置およびその駆動方法 Download PDF

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WO2012105259A1
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reset
pixel
solid
column
state imaging
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PCT/JP2012/000693
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基範 石井
春日　繁孝
三佳 森
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パナソニック株式会社
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Definitions

  • the present invention relates to a solid-state image pickup device and the like, and more particularly to a solid-state image pickup device used for an electronic still camera, a surveillance camera, a video camera, and the like.
  • the solid-state imaging device is generally called an image sensor or the like, and is roughly classified into a CCD sensor or a MOS sensor as a type.
  • a CCD sensor or a MOS sensor
  • the third is that the photodiode storage capacity cannot be made large.
  • charge is transferred from a photodiode in a pixel to a floating diffusion through a transfer gate.
  • the gate of the amplification transistor is connected to the floating diffusion, and a voltage corresponding to the electric charge is output.
  • all charges (electrons) generated by the photodiode must be transferred to the floating diffusion (complete transfer).
  • the storage capacity of the photodiode cannot be increased relative to the capacity of the floating diffusion.
  • the number of saturated electrons in the pixel (the maximum number of electrons that can be detected per pixel) is reduced, and the dynamic range of the solid-state imaging device is lowered. This is more conspicuous in a fine pixel in which each capacity is reduced by scaling.
  • FIG. 7 is a cross-sectional view corresponding to the broken line frame in FIG.
  • the photoelectric conversion portion (18 in FIG. 7) is formed above the transistor (with the light incident surface facing upward). Therefore, the second limitation is eliminated and photoelectric conversion can be performed on the entire surface. Furthermore, since the material of a photoelectric conversion part can use what was further excellent in photoelectric conversion characteristics other than a silicon
  • this multilayer sensor has the following problems.
  • noise of the reset transistor 24 is superimposed on the accumulated electrical signal. This is called kTC noise.
  • kTC noise This is because a conductor wiring or contact is always required between the photoelectric conversion unit and the floating diffusion, and it is impossible to transfer a large number of charges in the conductor to complete transfer.
  • noise peculiar to the multilayer sensor is generated, and thus it is necessary to reduce it (if not, it is superimposed on the image as random noise).
  • An object of the present invention is to provide a solid-state imaging device and a driving method thereof that can reduce kTC noise in a stacked sensor while ensuring the number of saturated electrons and without increasing inter-pixel interference.
  • a solid-state imaging device is shared by a plurality of pixels arranged in a two-dimensional manner and a certain number of adjacent pixels among the plurality of pixels, and the certain number
  • a plurality of pixel sharing circuits arranged in a matrix and one column for each column of the plurality of pixel sharing circuits and shared by the pixel sharing circuits belonging to the same column
  • a common circuit, a column signal line arranged for each column of the pixel sharing circuit, and a reset signal line arranged for each column of the pixel sharing circuit, and the electrical signals of the plurality of pixels are
  • the electric signal detected by the pixel sharing circuit, read out to the column sharing circuit via the column signal line, and detected by the pixel sharing circuit includes the column signal line, the column sharing circuit, and the reset signal line.
  • the kTC noise can be reduced without securing the number of saturated electrons and without increasing inter-pixel interference.
  • a certain number of pixels share the pixel sharing circuit, thereby reducing the circuit scale of each pixel and increasing the degree of freedom of pixel design.
  • the electric signal amount (saturation charge amount) can be easily increased, and the parasitic capacitance can be reduced, and the kTC noise can be easily reduced without increasing the inter-pixel interference.
  • each of the plurality of pixels includes a photoelectric conversion unit that converts incident light into an electrical signal, a storage capacitor that stores an electrical signal from the photoelectric conversion unit, a corresponding pixel sharing circuit, and the storage capacitor.
  • Each of the plurality of pixel sharing circuits includes a detection capacitor for detecting an electric signal of the storage capacitor from the corresponding pixel via the connection transistor, and amplifies the electric signal of the detection capacitor.
  • An amplification transistor that outputs to a corresponding column signal line; a reset transistor that connects the detection capacitor and the reset signal line; and the column sharing circuit includes an amplification circuit connected to the column signal line, The output terminal of the amplifier circuit may be connected to the reset signal line.
  • the detection capacity is independent of the storage capacity, the detection capacity can be increased without increasing the kTC noise. As a result, the number of saturated electrons can be increased, and inter-pixel interference can also be reduced.
  • the sum of the capacitance value of the storage capacitor and the detection capacitor may be set to 10 times or more than the coupling capacitance value of the storage capacitor in the adjacent pixels.
  • the false signal can be reduced to about 1/10 of the original signal, which is suitable for practical use.
  • the column sharing circuit further includes a switch for short-circuiting or opening between the input terminal and the output terminal of the amplifier circuit, between the input terminal of the amplifier circuit and the column signal line, or the output terminal.
  • a capacitor inserted between the reset signal line and the amplifier circuit may have no input terminal other than the input terminal.
  • the amplifier circuit has a positive input terminal and a negative input terminal connected to the column signal line, and the column sharing circuit is inserted between the positive input terminal and the negative input terminal.
  • a positive input switch, and a voltage source switch that connects the reset signal line and a reset voltage source, wherein the positive input switch connects or disconnects the positive input terminal and the negative input terminal.
  • the switch may connect or disconnect a reset voltage source and the reset signal line.
  • the photoelectric conversion unit may include an organic material, and the amplification transistor, the reset transistor, and the connection transistor may be disposed on a surface opposite to the surface of the photoelectric conversion unit on which light is incident.
  • the design capacity of the detection capacitor and the storage capacitor is large, and the amount of electric signal (saturation charge amount) can be easily increased.
  • the predetermined number of pixels is a pixel group including four pixels connected to one of the column sharing circuits, and two solid-state imaging devices are provided for each row of the pixel sharing circuit.
  • a connection control signal line for controlling connection and release of the connection transistor, and each connection control signal line is adjacent to the gate of the connection transistor in one pixel in the pixel group in the column direction. It may be connected to the gate input of the connection transistor in one pixel in another pixel group.
  • connection control signals for the four pixels while sharing the four pixels, and the number of connection control signals can be reduced to half.
  • the solid-state imaging device selects a row of the pixel sharing circuit, and outputs an electric signal from each of the corresponding pixels via the pixel sharing circuit belonging to the selected row, and the pixel sharing circuit
  • a column sharing circuit corresponding to each column may be selected, and a column selection circuit that outputs an electric signal from the selected column sharing circuit may be provided.
  • the row selection circuit temporarily turns on the reset transistor in the all-pixel sharing circuit, and temporarily turns on the connection transistor in all the pixels within a period in which the reset transistor is on. Accordingly, all the pixels may be reset at the same time.
  • the row selection circuit may be gradually turned off after turning on the connection transistors in all the pixels within a period in which the reset transistors are turned on in the all pixel simultaneous reset.
  • the row selection circuit performs a reset level readout operation of the detection capacitor and a pixel sharing circuit after the reset level readout operation to the pixel sharing circuit belonging to the selected row after all pixel simultaneous reset.
  • the operation of reading the electric signal transferred from the corresponding one of the pixels to the detection capacitor may be repeated for different pixels as many times as the certain number.
  • the row selection circuit may be gradually turned off after turning on the reset transistor in the reset level read operation.
  • the row selection circuit is configured to read out an electric signal transferred from the one pixel corresponding to the pixel sharing circuit to the detection capacitor with respect to the pixel sharing circuit belonging to the selected row, and the electric signal.
  • the reset level readout operation of the detection capacitor after the readout operation may be repeated for pixels different from the fixed number of times.
  • the row selection circuit may be gradually turned off after the reset transistor is turned on in the reset level read operation.
  • the row selection circuit may turn on a connection transistor in one pixel in the readout operation of the electrical signal, and gradually turn off the connection transistor after the reset level readout operation.
  • a solid-state imaging device driving method is the above-described solid-state imaging device driving method, comprising: a step of reading a reset level of the detection capacitors in the pixel sharing circuit belonging to the same row; A step of reading out an electric signal transferred from the corresponding one of the pixels to the detection capacitor, and the step of reading out the reset level and the step of reading out the electric signal are performed for pixels different from the predetermined number of times.
  • a negative feedback path including the column signal line, the amplifier circuit, and the reset signal line is formed, and the reset transistor is turned on and then gradually turned off.
  • the driving method of the solid-state imaging device further includes: temporarily turning on the reset transistor in the pixel sharing circuit before the step of reading the reset level and the step of reading the electric signal; and A step of resetting all the pixels simultaneously by temporarily turning on the connection transistors in all the pixels within a period in which the transistors are on, and a step of reading out the electrical signal after the reset level reading step. You may make it perform.
  • the reset level reading step may be performed after the electric signal reading step.
  • the predetermined number of pixels is a pixel group including four pixels connected to one of the column sharing circuits, and two solid-state imaging devices are provided for each row of the pixel sharing circuit. And a connection control signal line for controlling connection and release of the connection transistor, each connection control signal line being adjacent to the gate of the connection transistor in one pixel in one pixel group in the column direction.
  • the electric signal from one pixel in the one image group via the detection capacitor
  • the step of reading out an electrical signal from one pixel in the other image group through the detection capacitor and reading out the reset level. It reads the reset level of the detected capacitance in the pixel sharing circuits corresponding to the image group, and further, may be read reset level of the detected capacitance in the pixel sharing circuits corresponding to the other image group.
  • the detection capacitor in the pixel sharing circuit corresponding to the one image group is further reset, and further, the pixel sharing circuit corresponding to the other image group is further reset.
  • a reset step for resetting a detection capacitor, and the reset step, the step of reading out the electric signal, and the step of reading out the reset level may be repeated in this order for different pixels the same number of times. .
  • an electric signal amount (saturation charge amount) can be easily increased, parasitic capacitance can be decreased, and kTC noise can be easily reduced without increasing inter-pixel interference. can do.
  • FIG. 1A is a block diagram illustrating a configuration of the solid-state imaging device according to Embodiments 1, 2, 3, and 7.
  • FIG. 1B is a circuit diagram showing a more detailed configuration of the solid-state imaging device according to Embodiments 1, 2, 3, and 7.
  • FIG. 1C is a cross-sectional view of a pixel in the first, second, third, and seventh embodiments.
  • FIG. 2 is a diagram for explaining a method of driving the solid-state imaging device according to Embodiment 1 of the present invention.
  • FIG. 3 is a diagram for explaining a driving method of the solid-state imaging device according to Embodiment 2 of the present invention.
  • FIG. 4 is a diagram for explaining solid-state imaging devices according to Embodiments 1, 2, 3, and 7 of the present invention.
  • FIG. 1A is a block diagram illustrating a configuration of the solid-state imaging device according to Embodiments 1, 2, 3, and 7.
  • FIG. 1B is a circuit diagram showing a more detailed configuration of the solid-
  • FIG. 5A is a block diagram illustrating a configuration of the solid-state imaging device according to Embodiments 4, 5, 6, and 7.
  • FIG. 5B is a circuit diagram showing a more detailed configuration of the solid-state imaging device according to Embodiments 4, 5, 6, and 7.
  • FIG. 6 is a diagram for explaining the solid-state imaging device according to the first, second, third, and seventh embodiments.
  • FIG. 7 is a cross-sectional view illustrating a pixel of a conventional solid-state imaging device.
  • FIG. 8 is a circuit diagram including pixels of a conventional solid-state imaging device.
  • FIG. 9A is a cross-sectional view illustrating pixels of a solid-state imaging device of a comparative reference example.
  • FIG. 9B is a circuit diagram illustrating a pixel of the solid-state imaging device of the comparative reference example.
  • FIG. 10 is a diagram illustrating a driving method of the solid-state imaging device of the comparative reference example.
  • FIG. 11 is a diagram for explaining a driving method of the solid-state imaging device according to Embodiment 4 of the present invention.
  • FIG. 12 is a diagram for explaining a driving method of the solid-state imaging device according to the fifth embodiment of the present invention.
  • FIG. 13 is a diagram for explaining a driving method of the solid-state imaging device according to Embodiment 6 of the present invention.
  • FIG. 14 is a diagram illustrating a method for driving the solid-state imaging device according to Embodiment 3 of the present invention.
  • FIG. 15 is a circuit diagram showing a more detailed configuration of the solid-state imaging device according to Embodiment 7 of the present invention.
  • FIG. 9A and 9B show a configuration of a general pixel of the stacked sensor. On the solid-state imaging device, pixels having the configurations of FIGS. 9A and 9B are arranged in a two-dimensional form as a matrix.
  • FIG. 9A is a cross-sectional view illustrating pixels of a solid-state imaging device of a comparative reference example
  • FIG. 9B is a circuit diagram illustrating pixels of a solid-state imaging device of a comparative reference example.
  • Reference numeral 901 denotes an upper electrode. Light enters from the upper side of the drawing, enters the photoelectric conversion unit 902, and the light is converted into electric charges (a pair of electrons and holes). In order to make light incident on the photoelectric conversion unit 902, a transparent material 901 is used.
  • Reference numeral 903 denotes a pixel electrode. A voltage is applied between the upper electrode 901 and either one of electrons or holes generated by the photoelectric conversion unit 902 is extracted from the pixel electrode 903.
  • Reference numeral 904 denotes a reset transistor.
  • Reference numeral 905 denotes an amplifying transistor that outputs a voltage corresponding to the number of electrons or holes extracted to the pixel electrode 903.
  • Reference numeral 906 denotes an address transistor. Only the address transistor 906 of the selected pixel is turned on, and the others are turned off.
  • Reference numeral 907 denotes a storage capacity.
  • Reference numeral 908 denotes a power line.
  • Reference numeral 909 denotes a reset signal line.
  • Reference numeral 910 denotes a vertical signal line from which an output signal is extracted.
  • Reference numeral 911 denotes a reset control line.
  • Reference numeral 912 denotes an address control line.
  • the storage capacitor 907 may be formed by an MIM (Metal Insulator Metal) capacitor or the like, but has a value obtained by adding the following capacitance to the capacitance value: a capacitance formed by the upper electrode 901 and the pixel electrode 903, and a reset transistor 904 The capacitance between the source (or drain) and the substrate, the capacitance between the source (or drain) and the gate of the reset transistor 904, and other parasitic capacitance. Note that the gate capacitance of the amplification transistor 905 is multiplied by (1 ⁇ ), where ⁇ is the amplification factor of the amplification transistor 905.
  • the storage capacitor 907 can be designed quite freely by combining the above-described capacitors. When the value of the storage capacitor 907 is Cp, the extracted electron or hole charge is Q, and the output voltage to the vertical signal line 910 is V, V is expressed by Expression 1.
  • V is proportional to the intensity of incident light and is an output signal of this pixel.
  • FIG. This shows the voltage of each control line in time series.
  • Vp is the voltage of the gate of the amplification transistor 905. Actually, there may be fluctuation due to on / off of the address transistor 906, but it is ignored.
  • the address transistor 906 is turned off by lowering the voltage of the address control line. At this time, charges are generated by the light applied to the photoelectric conversion unit 902 and accumulated in the storage capacitor 907. When the charge is a hole, the potential increases as shown in FIG.
  • the voltage of the address control line is increased, the address transistor 906 is turned on, the amplification transistor 905 is operated, and the accumulated charge is read out as the signal voltage V1.
  • the reset transistor 904 is turned on by raising the voltage of the reset control line, and Vp is reset to the reset voltage Vres.
  • the reset transistor 904 is turned off by lowering the voltage of the reset control line, and the output voltage V2 of the amplification transistor 905 is obtained with the voltage at that time as a value corresponding to the reset voltage.
  • the output voltage represented by Equation 1 is obtained by subtracting the reset voltage V2 from the read signal voltage V1 by a column common circuit such as CDS (correlated double sampling). Get V.
  • kTC noise can be removed by subtracting V2 from V1.
  • a photodiode can be regarded as a photoelectric conversion unit and a floating diffusion can be used as in a conventional solid-state imaging device, but kTC noise cannot be removed. This is because a conductor wiring or contact is always required between the photoelectric conversion unit and the floating diffusion, and it is impossible to completely transfer a large number of charges in the conductor.
  • Equation 1 (Decrease in the number of saturated electrons) According to Equation 1, when Cp is reduced, the voltage per electron or hole increases. However, the amplification transistor 905 cannot handle a certain voltage or higher, so the number of electrons is small. Since the limit is reached, that is, saturation occurs, the number of saturated electrons decreases. That is, Cp must be increased to some extent.
  • Inter-pixel interference means that a parasitic capacitance Ci actually exists between the storage capacitors 907 of adjacent pixels, and thus affects each other and changes the output voltage. is there. The only way to suppress this effect to a negligible level is to increase Cp with respect to Ci.
  • kTC noise is removed by a method as described in the following embodiment.
  • Embodiment 1 of the present invention will be described below with reference to the drawings. The same number indicates the same part.
  • an n-type MOS transistor is assumed.
  • the source / drain of a transistor it represents either the source or the drain (in an actual element, the source and the drain are exactly the same and cannot be distinguished). However, when the voltage applied to one of these is higher than the other, it is referred to as a drain.
  • FIG. 1A is a block diagram showing the configuration of the solid-state imaging device according to Embodiment 1 of the present invention.
  • the solid-state imaging device in FIG. 1 includes an imaging region 121, a vertical scanning circuit (row selection circuit) 125, a column processing circuit 122, and a horizontal scanning circuit (column selection circuit) 123.
  • the imaging region 121 includes a plurality of pixels 101 and a plurality of pixel sharing circuits 106.
  • the plurality of pixels 101 are two-dimensionally arranged and convert incident light into an electric signal. Although only a part (12) of the plurality of pixels 101 is shown in the figure, the number of pixels 101 actually ranges from tens of thousands to tens of millions.
  • the plurality of pixel sharing circuits 106 are arranged in a matrix. Each pixel sharing circuit 106 is shared by a certain number of adjacent pixels 101 among the plurality of pixels 101, and one pixel sharing circuit 106 is arranged for each certain number of pixels. Although the fixed number is 2 in the figure, it may be 3 or more.
  • the column processing circuit 122 has a plurality of column sharing circuits 120.
  • One column sharing circuit 120 is arranged for each column of the plurality of pixel sharing circuits 106 and is shared by the pixel sharing circuits belonging to the same column.
  • Each column sharing circuit 120 is connected to the corresponding pixel sharing circuit 106 by a column signal line 113 and a reset signal line 114.
  • the column signal line 113 is arranged for each column of the pixel sharing circuit and is also called a vertical signal line.
  • the reset signal line 114 is arranged for each column of the pixel sharing circuit.
  • the horizontal scanning circuit (column selection circuit) 123 selects the column sharing circuit 120 corresponding to the column of the pixel sharing circuit 106 and outputs an electric signal from the selected column sharing circuit 120.
  • each electric signal of the plurality of pixels 101 is detected by the pixel sharing circuit 106 and further read out to the column sharing circuit 120 via the column signal line.
  • the electrical signal detected by the pixel sharing circuit 106 is reset by a feedback path including the column signal line 113, the column sharing circuit 120, and the reset signal line 114.
  • the column signal line 113 is connected to the input terminal of the amplifier circuit in the column sharing circuit 120
  • the reset signal line 114 is connected to the output terminal of the amplifier circuit.
  • the pixel sharing circuit 106 is reset by the feedback path so that the input terminal and the output terminal of the amplifier circuit in the column sharing circuit 120 are at the same level.
  • the circuit scale of each pixel is reduced and the degree of freedom in designing the pixel is increased.
  • the electric signal amount saturation charge amount
  • the electric signal amount can be easily increased and the parasitic capacitance can be reduced, and the kTC noise can be easily reduced without increasing the inter-pixel interference.
  • FIG. 1B is a circuit diagram showing a more detailed configuration of the solid-state imaging device according to Embodiment 1 of the present invention. In the figure, two pixels 101, one pixel sharing circuit 106, and one column sharing circuit are shown.
  • Each pixel 101 includes a photoelectric conversion unit 102 that converts incident light into an electric signal, a storage capacitor 103 that stores an electric signal from the photoelectric conversion unit 102, and a connection that connects the corresponding pixel sharing circuit 106 and the storage capacitor 103.
  • Each pixel sharing circuit 106 includes a reset transistor 107, a detection capacitor 108, an amplification transistor 109, and a selection transistor 110.
  • the reset transistor 107 connects the detection capacitor 108 and the reset signal line 114.
  • the gate of the reset transistor 107 is connected to the reset control line 111 and is turned on and off in accordance with the reset control signal ⁇ res.
  • the reset control signal ⁇ res changes from a high level to a low level with a gentle slope because it gradually changes from on to off.
  • the detection capacitor 108 detects the electric signal of the storage capacitor 103 from the corresponding pixel 101 via the connection transistor 104 and holds it.
  • the amplification transistor 109 amplifies the electric signal of the detection capacitor 108 and outputs it to the corresponding column signal line.
  • the selection transistor 110 is connected between the corresponding column signal line and the source of the amplification transistor 109.
  • the selection transistor 110 is turned on and off by a row selection signal (address signal) ⁇ add applied from the row selection line 112 to the gate.
  • the column sharing circuit 120 includes an amplifier circuit 115 connected to the column signal line.
  • a reference voltage is applied to the positive input terminal of the amplifier circuit 115, and the negative input terminal is connected to the column signal line 113.
  • the output terminal of the amplifier circuit 115 is connected to the reset signal line 114.
  • the detection capacitor 108 since the detection capacitor 108 is independent of the storage capacitor 103, the detection capacitor 108 can be increased without increasing the kTC noise. As a result, the number of saturated electrons can be increased, and inter-pixel interference can also be reduced.
  • FIG. 1C shows an example of a cross-sectional view of the pixel 101.
  • the photoelectric conversion unit 102 includes an organic material, and the amplification transistor 109, the reset transistor 107, and the connection transistor 104 are disposed on the side opposite to the surface of the photoelectric conversion unit 102 on which light is incident.
  • the photoelectric conversion unit 102 is typically arranged in a layered manner on the entire surface of the upper part of the circuit (the light source direction is the upper side) like the photoelectric conversion unit 902 illustrated in FIG. 9A, and the pixel 101 is the pixel electrode 903. It has a structure connected by.
  • the present invention is not limited to this.
  • a photodiode formed on a conventional silicon substrate may be used.
  • the material of the photoelectric conversion unit is not necessarily the same as that of the substrate (usually silicon).
  • it may be amorphous silicon or may contain an organic material.
  • the storage capacitor 103 has one end connected to the photoelectric conversion unit 102 and the connection transistor 104, and the other end connected to a constant voltage source (for example, ground level).
  • the storage capacitor 103 is described in FIG. 1B as the sum of all capacitance components on the photoelectric conversion unit 102 side of the connection transistor 104 (this is the source of the connection transistor 104).
  • This capacitance includes the capacitance of the capacitor formed by the upper electrode 901 and the pixel electrode 903 in FIG. 1C, that is, the capacitance of the photoelectric conversion unit 102.
  • a source-gate capacitance when the connection transistor 104 is off is also included.
  • the parasitic capacitance between the wiring connected to the storage capacitor 103 and the wiring connected to the voltage source is also included.
  • the storage capacitor 103 can be increased.
  • a MOS capacitor may be connected.
  • the gate width of the connection transistor 104 may be reduced, the gate length may be shortened, the pixel electrode 903 may be reduced, or the wiring arrangement may be devised. That is, the storage capacitor 103 can be freely designed to some extent even if it is limited by the pixel size or the like.
  • the pixel sharing circuit 106 is connected to the drain of the connection transistor 104. Further, a connection transistor control line 105 is connected to the gate, and on / off control is thereby performed.
  • the connection transistor control line 105 is typically provided as a different line for each pixel 101 connected to the same pixel sharing circuit 106. For example, when four pixels 101 are connected to one pixel sharing circuit 106, four different connection transistor control lines 105 are used. Thereby, among the pixels 101 connected to one pixel sharing circuit 106, only the connection transistor 104 in one pixel 101 is selectively turned on, and the other is turned off. If this operation can be realized, it is not necessary to use a different connection transistor control line 105.
  • the pixel sharing circuit 106 includes a reset transistor 107, a detection capacitor 108, an amplification transistor 109, and a selection transistor 110.
  • the pixel sharing circuit 106 is connected to the plurality of pixels 101.
  • the number of connected pixels 101 is not limited, but is often two or four.
  • the reset signal line 114 is connected to one of the source and the drain of the reset transistor 107, and the pixel 101, the detection capacitor 108, and the amplification transistor 109 are connected to the other. Further, a reset control line 111 is connected to the gate.
  • the detection capacitor 108 is a total capacitance of a node to which the reset transistor 107 is connected and a portion having a constant voltage. Actually, it includes the junction capacitance between the source / drain of the reset transistor 107 and the substrate, and the parasitic capacitance between the power supply line 116 and the node.
  • the detection capacitor 108 changes depending on the operating state of the amplification transistor 109 (this will be described later). Further, it varies depending on the operation state of each control line and signal line.
  • the capacitance value can be designed to some extent with an MIM capacitor or the like.
  • a power line 116 is connected to the drain of the amplification transistor 109.
  • a selection transistor 110 is connected to the source.
  • the amplification transistor 109 detects charges from the storage capacitor 103 and the detection capacitor 108 given to the gate, converts them into a voltage, and outputs the voltage to the column signal line 113 with a low impedance so that it can be processed later.
  • the select transistor 110 when the select transistor 110 is off, it operates only as a capacitor formed of a gate oxide film and has no amplification effect.
  • the amplifying transistor 109 is connected to the drain of the selection transistor 110, and the column signal line 113 is connected to the source.
  • the row selection line 112 is connected to the gate, and only one of the selection transistors 110 arranged in the row direction in one row is selectively turned on by the row selection line 112.
  • An amplifying circuit 115 is connected to the ends of the column signal line 113 and the reset signal line 114. At least one amplifier circuit 115 is arranged in each column. However, although a plurality of them may be arranged, the number is usually limited due to area restrictions of the solid-state imaging device.
  • the amplifier circuit 115 has a negative input and a positive input.
  • the column signal line 113 is input to the negative input, and a reference voltage is input to the positive input. This may be a voltage source or a voltage may be input by a switched capacitor circuit or the like.
  • FIG. 4 and FIG. 6 can be considered as the derivative circuit of FIG. 1B.
  • FIG. 4 and FIG. 6 can be considered as the derivative circuit of FIG. 1B.
  • FIG. 4 and FIG. 6 can be considered as the derivative circuit of FIG. 1B.
  • the column sharing circuit 120 includes an amplifier circuit 115a, a switch 418 that shorts or opens between the input terminal and the output terminal of the amplifier circuit 115a, and an output terminal of the amplifier circuit 115a and a reset signal line. And an inserted capacitor 419.
  • the capacitor 419 may be inserted between the input terminal of the amplifier circuit 115a and the column signal line 113.
  • the amplifier circuit 115a does not have an input terminal other than the input terminal. That is, the input of the amplifier circuit 115a is single.
  • a DC blocking capacitor 419 is connected to the output.
  • a switch 417 is connected to the reset signal line 114.
  • the amplifier circuit 115 has a positive input terminal and a negative input terminal connected to the column signal line 113.
  • the column sharing circuit 120 includes an amplifier circuit 115, a switch 618 inserted between the positive input terminal and the negative input terminal, and a voltage storage capacitor 619 connected to the positive input terminal.
  • a voltage source switch 617 is inserted between the reset signal line 114 and the reset voltage source. The switch 618 connects or disconnects the positive input terminal and the negative input terminal. The voltage source switch 617 connects or disconnects the reset voltage source and the reset signal line 114.
  • FIG. 2 is a diagram showing the voltage of each part of FIG. 1B, FIG. 4 and FIG. 6 in time series. 2 assumes that the number of pixels 101 connected to one pixel sharing circuit 106 is two in FIGS. 1B, 4, and 6. It goes without saying that other numbers can be similarly considered.
  • FIG. 2 mainly focuses on driving one of a set of several pixels 101 and corresponding pixel sharing circuits 106 shown in FIGS. 1B, 4 and 6.
  • the driving method of the entire solid-state imaging device including other sets is clarified only slightly, but those skilled in the art can easily guess.
  • ⁇ add is a voltage applied to the row selection line 112. What is described as ⁇ res is a voltage applied to the reset control line 111.
  • ⁇ tran1 and ⁇ tran2 are voltages applied to the connection transistor control line 105 of the first pixel 101 and the connection transistor control line 105 of the second pixel 101, respectively.
  • V1 is the voltage of the storage capacitor 103 in the first pixel 101
  • V2 is the voltage of the storage capacitor 103 in the second pixel 101.
  • Vfd is a voltage of the detection capacitor 108.
  • the row selection circuit 125 in the global reset period, temporarily turns on the reset transistors 107 in all the pixel sharing circuits, and the connection transistors in all the pixels within the period in which the reset transistors 107 are on. All pixels are simultaneously reset by turning on 104 temporarily. More specifically, first, all ⁇ add are turned off. On the other hand, all ⁇ res are turned on.
  • a voltage corresponding to a desired reset voltage is applied to the positive input terminal of the amplifier circuit 115.
  • the switches 417 and 617 are turned on to apply a reset voltage to the reset signal line 114, respectively.
  • a voltage source for supplying a reset voltage to the switches 417 and 617, respectively.
  • Equation 5 k is a Boltzmann constant
  • T is an absolute temperature of the solid-state imaging device
  • Cp1 is a capacitance value of the storage capacitor 103.
  • the ⁇ TC noise can be reduced by gradually decreasing the ⁇ tran from the on voltage to the off voltage in a tapered manner (FIG. 2 shows a waveform that reduces the tapered shape).
  • the reason for this reduction is not clear, but it has been found experimentally.
  • the time required to decrease ⁇ tran in a tapered shape is approximately 1 ⁇ sec or more.
  • the pixel is exposed.
  • the voltage (that is, V1 and V2) of the storage capacitor 103 is changed by the charge supplied from the photoelectric conversion unit 102 (hereinafter referred to as signal charge).
  • the amount of change in voltage depends on the intensity of light incident on the photoelectric conversion unit 102 corresponding to the pixel 101.
  • the exposure is stopped (this is not shown in FIG. 2).
  • this can be realized by closing a shutter of a digital still camera equipped with a solid-state imaging device.
  • the shutter must be open during the exposure period.
  • the signals of the pixels 101 in each row are sequentially read out (this reading method will be described later). This can be realized by operating a row selection circuit mounted on the solid-state imaging device.
  • the row selection circuit 125 selects the selected row.
  • the detection level from the pixel 101 corresponding to the pixel sharing circuit 106 after the reset level read operation (“FD reset / read” period) of the detection capacitor 108 and the reset level read operation The readout operation (“pixel readout” period) of the electrical signal transferred to 108 is repeated for different pixels as many times as a certain number of pixels sharing the pixel sharing circuit.
  • a voltage corresponding to a desired reset voltage is applied to the positive input of the amplifier circuit 115.
  • the switch 417 is turned on and a reset voltage is applied to the reset signal line 114. At the same time, the switch 418 is turned on. After that, the switch 417 is turned off, and then the switch 418 is turned off.
  • the switch 617 is turned on and a reset voltage is applied to the reset signal line 114.
  • the switch 618 is turned on, and the voltage of the column signal line 113 is stored in the voltage storage capacitor 619. Thereafter, the switches 617 and 618 are turned off in this order.
  • the voltage Vfd of the detection capacitor 108 in the pixel sharing circuit 106 corresponding to the pixel 101 is reset.
  • a negative feedback circuit including the selection transistor 110, the column signal line 113, the amplification circuit 115, the reset signal line 114, and the reset transistor 107 is formed. Therefore, the voltage of the detection capacitor 108 is controlled so that the voltage applied to the positive input terminal of the amplifier circuit 115 matches the voltage of the negative input terminal (so-called imaginary short).
  • ⁇ res is changed to an off voltage in a taper manner. That is, the row selection circuit 125 gradually turns off the reset transistor 107 after turning it on in the reset level read operation. At this time, the channel resistance of the reset transistor 107 gradually increases, and the cutoff frequency of the so-called RC circuit formed by this channel resistance and the detection capacitor 108 gradually decreases. Therefore, even if thermal noise due to channel resistance occurs, components above this cutoff frequency are suppressed. When the cut-off frequency is lower than the frequency band of the amplifier circuit 115, the negative feedback circuit can be completely controlled with respect to thermal noise, and no kTC noise remains in the detection capacitor 108 even when ⁇ res is turned off. Can be.
  • the taper speed must be sufficiently small. This requires approximately 1 microsecond or more.
  • thermal noise having a frequency equal to or higher than the frequency band of the amplifier circuit 115 cannot be controlled, and finally kTC noise remains.
  • Vres ′ is expressed as follows.
  • A is the voltage gain of the source follower circuit by the amplification transistor 109.
  • “a” is a constant and is determined by a variation in threshold value of the amplification transistor 109.
  • ⁇ tran1 is turned on and the first pixel 101 is read (described as pixel 1 reading in FIG. 2).
  • the signal charge stored in the storage capacitor 103 in the pixel 101 is also distributed to the detection capacitor 108.
  • the signal voltage Vout output from the amplification transistor 109 is expressed by Expression 6.
  • the term ⁇ represents noise, and this expression is precisely the root mean square value.
  • the term Qsig represents the desired signal. It can be seen that the capacitance value Cp1 of the storage capacitor 103 may be reduced in order to reduce the noise. What causes Cp1 in the solid-state imaging device may be a capacitance value formed by the photoelectric conversion unit 102, a capacitance value between the source of the connection transistor 104 and the substrate, and a wiring parasitic capacitance value. On the other hand, in the conventional solid-state imaging device shown in FIGS.
  • the storage capacitor Cp (accurately, the capacitor that contributes to kTC noise) has no capacitance due to the connection transistor 104, but the amplification transistor 905
  • the capacity of the gate oxide film is added. Since the gate oxide film is extremely thin and the amplification transistor 905 is generally designed to be as large as possible (since noise such as 1 / f noise generally increases when the size is small), the gate oxide The capacity of the film becomes extremely large, and as a result, the kTC noise becomes large. That is, compared with the conventional solid-state imaging device, the kTC noise (the ⁇ portion in the above equation) can be reduced.
  • the kTC noise can be reduced by devising the arrangement position of the wiring and reducing the parasitic capacitance of the wiring. As each pixel is made finer, each capacitance decreases, so the effect described here is considered to increase.
  • the detection capacitor 108 is independent of the storage capacitor 103, so that the detection capacitor 108 can be increased without increasing kTC noise. As a result, the number of saturated electrons can be increased. This is because the saturation electron number of the solid-state imaging device increases as the denominator increases in the above equation. Also, inter-pixel interference can be reduced.
  • the signal is read out from the other pixel 101 connected to the pixel sharing circuit 106. Since it is the same, detailed description is abbreviate
  • the signals obtained here are sequentially output by a horizontal transfer circuit generally built in the solid-state imaging device. In some cases, it is converted into a digital signal before output. This will be apparent to those skilled in the art and will not be described.
  • the driving method of the solid-state imaging device includes the step of reading the reset level of the detection capacitor in the pixel sharing circuit belonging to the same row, and the detection from one of the pixels corresponding to the pixel sharing circuit. Reading the electrical signal transferred to the capacitor.
  • the reset transistor in the pixel sharing circuit is temporarily turned on before the step of reading out the reset level and the step of reading out the electric signal, and all the pixels are within the period in which the reset transistor is on.
  • An internal transistor is temporarily turned on to reset all the pixels at the same time, and the electrical signal readout step is performed after the reset level readout step.
  • FIG. 3 shows a driving method according to the second embodiment of the present invention. Each symbol is the same as in the first embodiment.
  • FIG. 3 mainly focuses on driving one of the set of several pixels 101 and the corresponding pixel sharing circuit 106 shown in FIG. 1B.
  • the driving method of the entire solid-state imaging device including other sets is clarified only slightly, but those skilled in the art can easily guess.
  • FIG. 3 shows a driving method called rolling reset.
  • Rolling reset is a driving method that resets pixels at different times for each row, and is mainly used when shooting a moving image. Alternatively, it can be applied to a digital still camera equipped with a shutter capable of high-speed operation such as a focal plane shutter. In that case, when the shutter is closed, a rolling reset is performed to reset all pixels. Thereafter, exposure may be performed by operating the shutter.
  • a shutter that is difficult to operate at high speed for example, a lens shutter
  • the global reset as in the first embodiment is used, the high-speed operation can be performed only when the shutter is closed, that is, only for one way, so that relatively high-speed shutter photography can be performed.
  • FIG. 3 assumes the case of moving image shooting. The case of obtaining a single image such as a digital still camera will be described last.
  • the row selection circuit 125 reads out an electrical signal transferred from one pixel corresponding to the pixel sharing circuit 106 to the detection capacitor 108 (“pixel readout” period) with respect to the pixel sharing circuit 106 belonging to the selected row. Then, the reset level read operation (“FD reset read” period) of the detection capacitor 108 after the electric signal read operation is repeated for the different pixels the same number of times.
  • the first pixel 1 reading is performed (which is not necessarily two but will be described here as two for convenience).
  • the voltage of ⁇ tran1 which is the voltage of the connection transistor control line 105 corresponding to the pixel 1
  • the connection transistor 104 is turned on.
  • the signal charge accumulated in the storage capacitor 103 is distributed to the detection capacitor 108.
  • Vout of the signal voltage output from the amplification transistor 109 is expressed by Expression 8.
  • FIG. 3 describes this process as FD reset reading.
  • the voltage of ⁇ res is increased and the reset transistor 107 is turned on.
  • a reset voltage is supplied from the reset signal line 114 (this is the same as in the first embodiment), and the gate voltage of the amplification transistor 109 is reset.
  • ⁇ res is lowered in a tapered shape, and the reset transistor 107 is turned off.
  • the driving method is the same as that in the first embodiment.
  • the CDS circuit is operated, and a voltage Vres ′ corresponding to the reset voltage Vres appears, so that reading is performed.
  • Vres ′ is expressed as follows.
  • this Vres reading may be performed before the voltage of ⁇ res is lowered.
  • a voltage offset due to the parasitic capacitance of the connection transistor 104 is superimposed, which is not desirable.
  • the value corresponding to the signal charge is obtained by the CDS circuit as in the first embodiment.
  • connection transistor 104 is turned off. That is, the row selection circuit 125 turns on the connection transistor 104 in one pixel in the electric signal read operation, and gradually turns off the connection transistor 104 after the reset level read operation.
  • the connection transistor 104 is turned off, the noise charge remaining in the storage capacitor 103 is expressed by Equation 9 and is affected by both the value Cp1 of the storage capacitor 103 and the value Cp2 of the detection capacitor 108.
  • Embodiment 3 A driving method of the solid-state imaging device according to Embodiment 3 of the present invention will be described with reference to the drawings.
  • Embodiment 1 when the reset voltage is read into the CDS circuit, ⁇ tran is turned off. On the other hand, when the signal voltage is read, ⁇ tran is turned on. For this reason, when reading the signal voltage, it is influenced by the parasitic capacitance of the connection transistor 104. That is, assuming that the difference between the on-voltage of ⁇ tran and the threshold voltage of the connection transistor 104 is ⁇ V and the parasitic capacitance is Cc, the voltage of Expression 10 is superimposed on the signal voltage.
  • This voltage ⁇ V depends on the threshold voltage of the connection transistor 104. However, since the threshold voltage of the connection transistor 104 generally varies from pixel to pixel 101, fixed pattern noise reflecting the variation is superimposed on the output image.
  • ⁇ res is turned on, a reset voltage is applied to the reset signal line 114, and both the detection capacitor 108 and the storage capacitor 103 are reset with the reset voltage (this method is as described in the first embodiment). Thereafter, ⁇ res is turned off in a tapered manner while operating the negative feedback circuit. That is, the row selection circuit 125 gradually turns off the reset transistor 107 after turning it on in the reset level read operation. After the reset transistor 107 is turned off, the connection transistor 104 (and the reset transistor 107) has the same gate voltage as that when the pixel 1 is read, and the voltage represented by the above equation is superimposed. Therefore, if the reset voltage is read out to the CDS circuit at this time and the reset voltage is subtracted from the signal voltage obtained when the pixel 1 is read out, the influence of the parasitic capacitance can be eliminated.
  • the solid-state imaging device driving method includes a step of reading a reset level of a detection capacitor in a pixel sharing circuit belonging to the same row, and the detection capacitor from one pixel corresponding to the pixel sharing circuit. And a step of reading the electric signal transferred to.
  • the reset transistor is turned on and then gradually turned off.
  • the reset level reading step is performed after the electric signal reading step.
  • FIG. 5A is a block diagram illustrating a configuration of a solid-state imaging apparatus according to Embodiment 4.
  • the solid-state imaging device described in FIG. 1 is that the pixel sharing circuit 106 is shared by four pixels instead of being shared by two pixels. Is different.
  • FIG. 5B is a circuit diagram of the solid-state imaging device according to Embodiment 4 of the present invention. A part of the plurality of pixels 101 and the pixel sharing circuit 106 and a part of the column sharing circuit which are two-dimensionally arranged are shown.
  • 5A and 5B the same reference numerals as those in FIGS. 1A and 1B represent the same elements, and the description of the same points is omitted.
  • a certain number of pixels sharing the column supply circuit is referred to as a pixel group composed of four pixels connected to one pixel sharing circuit 106a or 106b.
  • the solid-state imaging device includes connection transistor control lines 511a and 511b for controlling connection and release of the connection transistor 104, which are provided for each row of the pixel sharing circuit.
  • connection transistor control lines 511a and 511b are respectively connected to the gate of the connection transistor 104 in one pixel in the pixel group and the gate of the connection transistor 104 in one pixel in another pixel group adjacent in the column direction. It is connected. That is, each connection transistor control line is shared by two pixel groups. 5A and 5B, the pixel sharing circuit is shared by four pixels, but it is not necessary to provide individual (four) connection transistor control lines for the four pixels, and the total number of connection transistor connection lines is halved. Can be reduced. More specifically, FIG. 5B shows a configuration in which four pixels 101 are connected to one pixel sharing circuit 106a or 106b. According to the configuration of FIG.
  • connection transistor control line 105 is required for each pixel 101, but in FIG. 5B, this number can be halved.
  • FIG. 5B is characterized in that two pixels 101 in different pixel groups share one connection transistor control line (511a and 511b in FIG. 5B).
  • FIG. 11 shows a driving method when a global reset is performed on this circuit.
  • the pixel 101a in FIG. 5B is described as the pixel a in FIG.
  • the pixel 101b is described as a pixel b
  • the pixel 101c is described as a pixel c
  • the pixel 101d is described as a pixel d.
  • the voltage applied to the row selection line 112a is ⁇ add1
  • the voltage applied to the row selection line 112b is ⁇ add2
  • the voltage applied to the connection transistor control line 511a is ⁇ tran1
  • the voltage applied to the connection transistor control line 511b is Described as ⁇ tran2.
  • the gate portion of the amplification transistor 109 in the pixel sharing circuit 106a is denoted as FD1
  • the gate portion of the amplification transistor 109 in the pixel sharing circuit 106b is denoted as FD2.
  • the global reset process is the same as in the first embodiment. That is, an on-voltage is applied to all reset transistor control lines in the solid-state imaging device, and an on-voltage is applied to all connection transistor control lines and then turned off. At this time, noise can be further reduced by turning off the voltage supplied to the connection transistor control line in a tapered manner, as in the first embodiment.
  • the FD1 reset process is performed.
  • ⁇ add1 is turned on
  • ⁇ res1 is turned on
  • a reset voltage is applied to the reset signal line.
  • the FD2 reset process is performed. This is a step of performing the same operation as FD1 on FD2, and operates ⁇ add2 and ⁇ res2 instead of ⁇ add1 and ⁇ res1.
  • the pixel a reading process is performed. ⁇ add1 and ⁇ tran1 are turned on, and the voltage corresponding to the charge accumulated in the pixel a is read out to the vertical signal line (and the CDS circuit connected earlier).
  • a pixel b reading process is performed.
  • ⁇ add1 is turned off and ⁇ add2 is turned on, and the voltage corresponding to the charge accumulated in the pixel b is read out to the vertical signal line (and the CDS circuit connected earlier).
  • the CDS circuit used here may be the same circuit as the pixel a. However, if it is desired to increase the output speed to the outside of the solid-state imaging device, a different CDS circuit may be separately prepared and operated in parallel. In that case, a switch is separately prepared between the vertical signal line and the CDS circuit, and is connected to either the vertical signal line or the CDS circuit.
  • the predetermined number of pixels is a pixel group including four pixels connected to one of the column sharing circuits.
  • the solid-state imaging device includes connection transistor control lines 511a and 511b for controlling connection and release of connection transistors, which are provided for each row of the pixel sharing circuit.
  • Each connection control signal line is connected to the gate of the connection transistor in one pixel in one pixel group and the gate input of the connection transistor in one pixel in another pixel group adjacent in the column direction. .
  • the step of reading out the pixel signal an electric signal is read out from one pixel in one image group through a detection capacitor, and further, one in another image group is read out.
  • the step of reading out an electrical signal from the pixel through the detection capacitor and reading out the reset level the reset level of the detection capacitor in the pixel sharing circuit corresponding to one image group is read, and further, the pixel corresponding to another image group Read the reset level of the detection capacitor in the shared circuit.
  • the solid-state imaging device driving method further resets the detection capacitor in the pixel sharing circuit corresponding to one image group, and further resets the detection capacitor in the pixel sharing circuit corresponding to another image group. You may have the reset process to do. In this case, the reset step, the step of reading out the electric signal, and the step of reading out the reset level are repeated in this order for the different pixels as many times as the predetermined number.
  • Embodiment 5 is an improvement of the driving method of Embodiment 4, and the circuit diagram of the solid-state imaging device is FIG. 5B.
  • FIG. 12 shows a driving method in the fifth embodiment.
  • the global reset, exposure, other row readout period, FD1 reset, FD2 reset, pixel a readout, and pixel b readout are the same as those of the fourth embodiment.
  • the reset voltage is not read during FD1 reset and FD2 reset, but is read in the next step. As a result, it is possible to prevent fixed pattern noise (detailed in the third embodiment) due to variations in the threshold voltage of the connection transistor 104.
  • FIG. 13 shows a driving method when performing a rolling reset in the solid-state imaging device shown in FIG. 5A.
  • FIG. 13 shows only the driving method for four pixels shown in FIG. 5B.
  • the driving process of these upper and lower pixels can be read out from the pixels of the entire solid-state imaging device by being arranged before and after the process described in FIG.
  • the pixel a and b reset process the pixel a and the pixel b are reset by turning off ⁇ tran1.
  • the noise can be further reduced by turning off ⁇ tran1 in a tapered manner.
  • FIG. 15 is a diagram for explaining this, and is a circuit diagram showing a more detailed configuration of the solid-state imaging device according to the seventh embodiment.
  • the circuit configuration illustrated in FIG. 15 is almost the same as the circuit configuration illustrated in FIG. 1B, but a parasitic capacitance 1520a (this capacitance value is Ci1) between the pixel 101a and the pixel 101b, and the pixel 101b.
  • a pixel 101c has a parasitic capacitance 1520b (this capacitance value is Ci2).
  • the ideal output voltage from the pixel 101a is Va, it is actually Va ', so the difference between Va and Va' is superimposed as a false signal.
  • Ci1 should be sufficiently smaller than Cp1 and Cp2. It is desirable that the sum of the capacitance value of the storage capacitor and the detection capacitor is set to 10 times or more than the coupling capacitance value of the storage capacitors in the adjacent pixels.
  • Cp2 is increased by using a method such as addition of capacitance, a false signal can be suppressed without increasing kTC noise.
  • the relation of 10 ⁇ Ci1 ⁇ Cp1 + Cp2 is set, the false signal becomes about 1/10 compared to the original signal. This is considered to be a condition that is required in the use condition of a normal solid-state imaging device.
  • the solid-state imaging device and the driving method thereof according to the present invention have been described based on the embodiments.
  • the present invention is not limited to these embodiments. Unless it deviates from the meaning of this invention, the form which carried out the various deformation
  • the solid-state imaging device and the driving method thereof according to the present invention are useful because they can be used for electronic still cameras, surveillance cameras, video cameras, and the like.

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Abstract

　本発明の固体撮像装置は、２次元状に配列された複数の画素（１０１）と、隣接する一定数の画素に共有され当該一定数の画素毎に１つ配置され行列状に配列された複数の画素共有回路（１０６）と、複数の画素共有回路（１０６）の列毎に１つ配置され、同じ列に属する画素共有回路（１０６）に共有される列共有回路（１２０）と、画素共有回路（１０６）の列毎に配置された列信号線（１１３）と、画素共有回路（１０６）の列毎に配置されたリセット信号線（１１４）とを備え、複数の画素のそれぞれの電気信号は、画素共有回路（１０６）に検出され列信号線（１１３）を介して列共有回路（１２０）に読み出され、画素共有回路（１０６）に検出された電気信号は、列信号線（１１３）と列共有回路（１２０）とリセット信号線（１１４）を含む帰還経路によりリセットされる。

Description

固体撮像装置およびその駆動方法
　本発明は固体撮像装置等に関し、電子スチルカメラ、監視カメラ、ビデオカメラなどに用いられる固体撮像装置等に関する。
　固体撮像装置は、一般にイメージセンサ等と呼ばれており、種類としてＣＣＤセンサもしくはＭＯＳセンサに大別される。これらシリコン基板中にフォトダイオードが形成された固体撮像装置において、特に画素の微細化を行う場合の欠点が３つある。
　（材料）１つは、シリコンの材料特性によるフォトダイオードの性能限界による感度の低下である。例えば、緑の光である波長５５０ｎｍの光がシリコンに２μｍ入射した場合、約９２％しか吸収されない。すなわち、深さ２μｍのフォトダイオードを形成したとしても、量子効率９２％以上の特性を得ることは不可能ということである。これを解決するためにはフォトダイオードの深さを大きくすれば良いが、画素が微細なため、深さ方向と横方向のアスペクト比が大きくなり、製造が困難である。したがって、高感度な固体撮像装置を作製することが困難である。
　（開口度）２つ目は、フォトダイオードと画素内のトランジスタを同一面内に形成するため、フォトダイオードの面積を大きく取れない(画素の面積から少なくともトランジスタの面積を差し引いた面積になる)ということである。この限られた面積を持つフォトダイオードに光を集中させるため、通常マイクロレンズが各画素に配置される。しかし、固体撮像装置へ入射した光の全てをフォトダイオードに集中させることは不可能である(通常、効率は５０～７０％程度)。さらに画素が微細になると、画素上に搭載されている配線・層間膜の厚さの合計に対するフォトダイオードの面積が小さくなるため効率はますます悪くなる。すなわち、シリコン基板中にフォトダイオードが形成された従来型の固体撮像装置では、基板上に形成された増幅トランジスタや素子分離領域などのフォトダイオード以外の部分に照射された光は光電変換されず、損失となる。マイクロレンズ配置などの手段をもってしても、フォトダイオードのみに光を集中させることはできないため、この効率の劣化は避けられない。
　これは、フォトダイオードに対して、配線側の裏面から光を当てることによって(いわゆる裏面照射型センサ)改善されるが、効率１００％は不可能である。というのは、裏面照射型センサや積層型センサでは、全面で光電変換されるため、従来型の固体撮像装置につき上記で述べたような損失はない。もし、光源から光電変換膜までの反射や吸収による損失(この損失は従来型の固体撮像装置にもある)が無視できて光電変換膜の内部量子効率が１００％ならば、効率１００％が実現できるかもしれない。実際には内部量子効率１００％の材料はないが、固体撮像装置の一般的な基板であるＳｉよりも優れた材料は多く知られている。このような材料と、制御回路の材料として、例えば最も作製容易なＳｉ基板を組み合わせることで、従来よりも効率のよい固体撮像装置が実現できるが、内部量子効率１００％は不可能である。したがって、このことも感度低下の原因となる。
　（微細化によるＦＤ容量低下→フォトダイオードの蓄積容量に制限）３つ目は、フォトダイオードの蓄積容量を大きく取れないということである。通常、画素内のフォトダイオードからトランスファゲートを介して、フローティングディフュージョンへ電荷を転送するということが行われる。このフローティングディフュージョンに増幅トランジスタのゲートが接続されており、電荷に応じた電圧を出力する。このとき、フォトダイオードで生成した電荷(電子)は全てフローティングディフュージョンに転送される（完全転送)必要がある。転送漏れを防ぐためにはフローティングディフュージョンの容量に対するフォトダイオードの蓄積容量を大きく出来ない。そのため、画素の飽和電子数(１画素辺り検出できる最大の電子数)が小さくなってしまい、固体撮像装置のダイナミックレンジが低下してしまう。これは、各容量がスケーリングにより小さくなる微細な画素においてより顕著である。
　これらの問題を解決できる固体撮像装置として、特許文献１、特許文献２等に開示された積層型センサがある。これの一例として特許文献１に開示されている積層型センサを図７、図８に示す。図７は、図８中の破線枠に対応する断面図である。
　図７、図８に示すとおり、積層型センサでは、光電変換部(図７中では１８)が（光入射する面を上として)トランジスタの上方に形成されている。したがって、上記２つ目の制限がなくなり、全面で光電変換を行うことができる。さらに、光電変換部の材料はシリコン以外の光電変換特性のさらに優れたものを使用できるので、上記１つめの制限もなくなる。さらに、積層型センサでは光電変換膜と制御回路を接続するのに金属（画素電極）があり、金属中の電子が空乏化することはないので上記３つ目に述べた完全転送することができないが、金属は基準となる電位を任意に高く（または低く）設定できるので蓄積容量を大きく設計することも可能である。
特開昭５５－５００３０号公報（第４図） 特許第４４４４３７１号公報
　しかしながら、この積層型センサには以下に示す問題が存在する。リセット期間とリセット読出し期間の間にリセットトランジスタ２４をオン状態からオフ状態に変化することにより、蓄積した電気信号にリセットトランジスタ２４のノイズが重畳する。これはｋＴＣノイズと呼ばれるものである。なぜなら、光電変換部とフローティングディフュージョンとの間に必ず導体の配線やコンタクトが必要であり、その導体中の多数の電荷を完全転送に転送することは不可能だからである。以上のように、積層型センサ特有のノイズが発生するので、これを低減する必要がある（低減しなければ、ランダムノイズとして画像に重畳する)。
　本発明は、積層型センサにおいて、飽和電子数を確保し、且つ画素間干渉を増大させることなく、ｋＴＣノイズを低減する固体撮像装置およびその駆動方法を提供することを目的とする。
　前記の目的を達成するため、本発明の一局面における固体撮像装置は、２次元状に配列された複数の画素と、前記複数の画素のうち隣接する一定数の画素に共有され、前記一定数の画素毎に１つ配置され、行列状に配列された複数の画素共有回路と、前記複数の画素共有回路の列毎に１つ配置され、同じ列に属する前記画素共有回路に共有される列共有回路と、前記画素共有回路の列毎に配置された列信号線と、前記画素共有回路の列毎に配置されたリセット信号線とを備え、前記複数の画素のそれぞれの電気信号は、前記画素共有回路に検出され前記列信号線を介して前記列共有回路に読み出され、前記画素共有回路に検出された電気信号は、前記列信号線と前記列共有回路と前記リセット信号線を含む帰還経路によってリセットされる。
　この構成によれば、飽和電子数を確保し、且つ画素間干渉を増大させることなくｋＴＣノイズを低減することができる。
　この構成によれば、一定数の画素が画素共有回路を共有することにより、各画素の回路規模を低減し、かつ画素の設計自由度を増大させる。電気信号量（飽和電荷量）を容易に増大させ、また寄生容量を減少させることができ、画素間干渉を増大させることなくｋＴＣノイズの低減を容易にする。
　ここで、前記複数の画素のそれぞれは、入射光を電気信号に変換する光電変換部と、前記光電変換部からの電気信号を蓄積する蓄積容量と、対応する画素共有回路と前記蓄積容量とを接続する接続トランジスタとを含み、前記複数の画素共有回路のそれぞれは、対応する画素から前記接続トランジスタを介して前記蓄積容量の電気信号を検出する検出容量と、前記検出容量の電気信号を増幅し、対応する列信号線に出力する増幅トランジスタと、前記検出容量と前記リセット信号線とを接続するリセットトランジスタとを含み、前記列共有回路は、前記列信号線に接続された増幅回路を含み、前記増幅回路の出力端子は前記リセット信号線に接続されているようにしてもよい。
　この構成によれば、検出容量は蓄積容量に対して独立であるので、ｋＴＣノイズを大きくすることなく検出容量を大きくすることができる。このことにより、飽和電子数を増大させることができ、画素間干渉も減少させることができる。
　ここで、前記蓄積容量と、前記検出容量の容量値の合計が、隣接する互いの前記画素内の前記蓄積容量のカップリング容量値よりも１０倍以上に設定されていてもよい。
　この構成によれば、偽信号を本来の信号に比較し１／１０程度にすることができ、実用的な使用に適している。
　ここで、前記列共有回路はさらに、前記増幅回路の入力端子と出力端子との間を短絡あるいは開放するスイッチと、前記増幅回路の前記入力端子と前記列信号線との間、あるいは前記出力端子と前記リセット信号線との間に挿入されたコンデンサとを含み、前記増幅回路は、前記入力端子以外の入力端子を有しない構成としてもよい。
　ここで、前記増幅回路は、正入力端子と、前記列信号線に接続された負入力端子とを有し、前記列共有回路は、前記正入力端子と前記負入力端子との間に挿入された正入力スイッチと、前記リセット信号線とリセット電圧源とを接続する電圧源スイッチとを備え、前記正入力スイッチは、前記正入力端子と前記負入力端子とを接続もしくは切断し、前記電圧源スイッチは、リセット電圧源と前記リセット信号線とを接続もしくは切断するようにしてもよい。
　ここで、前記光電変換部は有機材料を含み、前記増幅トランジスタと前記リセットトランジスタと前記接続トランジスタは、光が入射される前記光電変換部の面と反対の面側に配置されていてもよい。
　この構成によれば、検出容量および蓄積容量の設計自由度が大きく、電気信号量（飽和電荷量）を容易に増大させることができる。
　ここで、前記一定数の画素は、列共有回路の１つに接続された４個の画素からなる画素グループであり、前記固体撮像装置は、前記画素共有回路の行毎に２本設けられた、前記接続トランジスタの接続および開放を制御するための接続制御信号線を有し、各接続制御信号線は、前記画素グループ中の１つの画素内の前記接続トランジスタのゲートと、列方向に隣接する他の画素グループ中の１つの画素内の前記接続トランジスタのゲート入力とに接続されていてもよい。
　この構成によれば、４個の画素を共有しながら４つの画素に個別の（４本の）接続制御信号を備える必要がなく、接続制御信号の本数を半分に減らすことができる。
　ここで、前記固体撮像装置は、前記画素共有回路の行を選択し、選択した行に属する画素共有回路を介して対応する画素のそれぞれから電気信号を出力させる行選択回路と、前記画素共有回路の列に対応する列共有回路を選択し、選択した列共有回路から電気信号を出力させる列選択回路とを備える構成としてもよい。
　この構成によれば、画素行、画素列単位の選択走査ではなく、画素共有回路の行単位および列共有回路の列単位の選択走査をすることができる。
　ここで、前記行選択回路は、全画素共有回路内の前記リセットトランジスタを一時的にオンにし、かつ、前記リセットトランジスタがオンの期間内に全画素内の前記接続トランジスタを一時的にオンにすることによって、全画素同時リセットしてもよい。
　この構成によれば、いわゆるグローバルシャッタを実現することができる。
　ここで、前記行選択回路は、前記全画素同時リセットにおける前記リセットトランジスタがオンの期間内に、全画素内の前記接続トランジスタをオンにした後徐々にオフにしてもよい。
　この構成によれば、全画素同時リセット時に接続トランジスタに起因するｋＴＣノイズを低減することができる。
　ここで、前記行選択回路は、全画素同時リセットの後、選択した行に属する画素共有回路に対して、前記検出容量のリセットレベル読み出し動作と、当該リセットレベル読み出し動作の後に当該画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号の読み出し動作とを、前記一定数と同じ回数異なる画素に対して繰り返してもよい。
　この構成によれば、グローバルシャッタ動作において、画素共有回路の行単位に対応各画素の電気信号の読み出しを効率よくおこなうことができる。
　ここで、前記行選択回路は、前記リセットレベル読み出し動作において、前記リセットトランジスタをオンにした後徐々にオフにしてもよい。
　この構成によれば、読み出し動作時にリセットトランジスタに起因するｋＴＣノイズを低減することができる。
　ここで、前記行選択回路は、選択した行に属する画素共有回路に対して、当該画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号の読み出し動作と、当該電気信号の読み出し動作の後の前記検出容量のリセットレベル読み出し動作とを、前記一定数と同じ回数異なる画素に対して繰り返してもよい。
　この構成によれば、例えば、いわゆるローリングシャッタ動作を実現することができる。
　ここで、前記行選択回路は、前記リセットレベル読み出し動作において、前記リセットトランジスタをオンにした後徐々にオフにとしてもよい。
　この構成によれば、リセットレベル読み出し動作時にリセットトランジスタに起因するｋＴＣノイズを低減することができる。
　ここで、前記行選択回路は、前記電気信号の読み出し動作において１つの前記画素内の接続トランジスタをオンにし、前記リセットレベル読み出し動作の後に当該接続トランジスタを徐々にオフにしてもよい。
　この構成によれば、接続トランジスタに起因するｋＴＣノイズを低減することができる。
　本発明の一局面における固体撮像装置の駆動方法は、上記の固体撮像装置の駆動方法であって、同じ行に属する画素共有回路内の前記検出容量のリセットレベルを読み出す工程と、画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号を読み出す工程とを有し、前記リセットレベルを読み出す工程と前記電気信号を読み出す工程とを、前記一定数と同じ回数異なる画素に対して繰り返し、前記リセットレベルを読み出す工程において、前記列信号線、前記増幅回路および前記リセット信号線を含む負帰還経路を形成するとともに前記リセットトランジスタをオンしたあと徐々にオフする。
　ここで、前記固体撮像装置の駆動方法は、さらに、前記リセットレベルを読み出す工程および前記電気信号を読み出す工程の前に、画素共有回路内の前記リセットトランジスタを一時的にオンにし、かつ、前記リセットトランジスタがオンの期間内に全画素内の前記接続トランジスタを一時的にオンにすることによって、全画素を同時にリセットする工程を有し、前記リセットレベルの読み出し工程の後に前記電気信号の読み出し工程を行うようにしてもよい。
　ここで、前記固体撮像装置の駆動方法であって、前記電気信号の読み出し工程の後に前記リセットレベルの読み出し工程を行うようにとしてもよい。
　ここで、前記一定数の画素は、列共有回路の１つに接続された４個の画素からなる画素グループであり、前記固体撮像装置は、前記画素共有回路の行毎に２本設けられた、前記接続トランジスタの接続および開放を制御するための接続制御信号線を有し、各接続制御信号線は、１つの画素グループ中の１つの画素内の前記接続トランジスタのゲートと、列方向に隣接する他の画素グループ中の１つの画素内の前記接続トランジスタのゲート入力とに接続され、前記電気信号を読み出す工程において、前記１つの画像グループ中の１つの画素から前記検出容量を介して電気信号を読み出し、さらに、前記他の画像グループ中の１つの画素から前記検出容量を介して電気信号を読み出し、前記リセットレベルを読み出す工程において、前記１つの画像グループに対応する画素共有回路中の前記検出容量のリセットレベルを読み出し、さらに、前記他の画像グループに対応する画素共有回路中の前記検出容量のリセットレベルを読み出すようにしてもよい。
　ここで、前記固体撮像装置の駆動方法は、さらに、前記１つの画像グループに対応する画素共有回路中の前記検出容量をリセットし、さらに、前記他の画像グループに対応する画素共有回路中の前記検出容量をリセットするリセット工程を有し、前記リセット工程、前記電気信号を読み出す工程、前記リセットレベルを読み出す工程をこの順で、前記一定数と同じ回数異なる画素に対して繰り返すようにしてもよい。
　本発明によれば、固体撮像装置において、電気信号量（飽和電荷量）を容易に増大させ、また寄生容量を減少させることができ、画素間干渉を増大させることなくｋＴＣノイズの低減を容易にすることができる。
図１Ａは、実施の形態１、２、３及び７における固体撮像装置の構成を示すブロック図である。 図１Ｂは、実施の形態１、２、３及び７における固体撮像装置のより詳細な構成を示す回路図である。 図１Ｃは、実施の形態１、２、３及び７における画素の断面図である。 図２は、本発明の実施の形態１に係る固体撮像装置の駆動方法を説明する図である。 図３は、本発明の実施の形態２に係る固体撮像装置の駆動方法を説明する図である。 図４は、本発明の実施の形態１、２、３及び７に係る固体撮像装置を説明する図である。 図５Ａは、実施の形態４、５、６及び７に係る固体撮像装置の構成を示すブロック図である。 図５Ｂは、実施の形態４、５、６及び７に係る固体撮像装置のより詳細な構成を示す回路図である。 図６は、実施の形態１、２、３及び７に係る固体撮像装置を説明する図である。 図７は、従来の固体撮像装置の画素を示す断面図である。 図８は、従来の固体撮像装置の画素を含む回路図である。 図９Ａは、比較参照例の固体撮像装置の画素を示す断面図である。 図９Ｂは、比較参照例の固体撮像装置の画素を示す回路図である。 図１０は、比較参照例の固体撮像装置の駆動方法を説明する図である。 図１１は、本発明の実施の形態４に係る固体撮像装置の駆動方法を説明する図である。 図１２は、本発明の実施の形態５に係る固体撮像装置の駆動方法を説明する図である。 図１３は、本発明の実施の形態６に係る固体撮像装置の駆動方法を説明する図である。 図１４は、本発明の実施の形態３に係る固体撮像装置の駆動方法を説明する図である。 図１５は、本発明の実施の形態７に係る固体撮像装置のより詳細な構成を示す回路図である。
　以下、本発明に係る実施の形態について、図面を参照しながら説明する。図で、同じ符号のものは同一の構成要素を表す。
　まず、本願発明の実施形態の理解を容易にするために、発明者らが想定した比較参照例となる技術について、図９Ａ、図９Ｂ及び図１０を用いてノイズ発生の原理について説明する。
　積層型センサの一般的な１画素の構成を図９Ａ及び図９Ｂに示す。固体撮像装置上には図９Ａ及び図９Ｂの構成を持つ画素が行列となる２次元状に配置されている。図９Ａは、比較参照例の固体撮像装置の画素を示す断面図であり、図９Ｂは、比較参照例の固体撮像装置の画素を示す回路図である。９０１は上電極である。図面上の上側から光が入射し、光電変換部９０２に入射し、光が電荷（電子と正孔のペア）に変換される。光電変換部９０２に光を入射させるため、９０１は透明な材料を用いる。９０３は画素電極であり、上電極９０１との間に電圧を印加し、画素電極９０３に光電変換部９０２で生成された電子もしくは正孔のどちらか一方を取り出す。９０４はリセットトランジスタである。９０５は増幅トランジスタであり、画素電極９０３に取り出された電子もしくは正孔の数に応じた電圧を出力する。９０６はアドレストランジスタであり、選択された画素のアドレストランジスタ９０６のみオンされ、その他はオフされる。９０７は蓄積容量である。９０８は電源線である。９０９はリセット信号線である。９１０は垂直信号線であり、出力信号がここから取り出される。９１１はリセット制御線である。９１２はアドレス制御線である。
　蓄積容量９０７はＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ)キャパシタなどで形成すればよいが、その容量値に以下の容量を加えた値となる：上電極９０１と画素電極９０３で形成される容量、リセットトランジスタ９０４のソース（もしくはドレイン）と基板との容量、リセットトランジスタ９０４のソース（もしくはドレイン）とゲートとの容量、その他寄生容量など。なお、増幅トランジスタ９０５のゲート容量は、増幅トランジスタ９０５の増幅率をαとすると、（１－α)倍したものが加わる。上記の各容量を組み合わせて蓄積容量９０７はかなり自由に設計することができる。蓄積容量９０７の値をＣｐ、取り出された電子もしくは正孔の電荷をＱ、垂直信号線９１０への出力電圧をＶとすると、Ｖは式１で表される。
Figure JPOXMLDOC01-appb-M000001
　Ｖは、入射する光の強度に比例しており、この画素の出力信号である。
　この積層型センサの駆動方法は図１０のようになる。これは各制御線の電圧を時系列的に示したものである。Ｖｐは、増幅トランジスタ９０５のゲートの電圧である。実際には、アドレストランジスタ９０６のオンオフによる変動があり得るが無視している。Ｑは増幅トランジスタ９０５のゲートに蓄積される電圧であり、ノイズなくリセットできたときＱ＝０であるとする。
　まず、露光期間では、アドレス制御線の電圧を下げることによってアドレストランジスタ９０６をオフする。このとき、光電変換部９０２に照射される光によって電荷が発生し、蓄積容量９０７に蓄積される。電荷が正孔の場合、図１０のように電位が上昇する。
　次の信号読出し期間では、アドレス制御線の電圧を上げ、アドレストランジスタ９０６をオンし、増幅トランジスタ９０５を動作させ、蓄積された電荷を信号電圧Ｖ１として読み出す。
　リセット期間では、リセット制御線の電圧を上げることによってリセットトランジスタ９０４をオンし、Ｖｐをリセット電圧Ｖｒｅｓにリセットする。
　リセット読出し期間では、リセット制御線の電圧を下げることによってリセットトランジスタ９０４をオフし、そのときの電圧をリセット電圧に対応する値として増幅トランジスタ９０５の出力電圧Ｖ２を得る。
　そのあと、ここには記載していないがＣＤＳ(ｃｏｒｒｅｌａｔｅｄ　ｄｏｕｂｌｅ　ｓａｍｐｌｉｎｇ)などの列共通回路により、読み出した信号電圧Ｖ１に対して、リセット電圧Ｖ２を減算することにより、式１で表される出力電圧Ｖを得る。
　しかしながら、この駆動方式には以下に示す問題が存在する。リセット期間とリセット読出し期間の間にリセットトランジスタ９０４をオン状態からオフ状態に変化することにより、蓄積容量Ｃｐにリセットトランジスタ９０４のノイズが重畳する。これはｋＴＣノイズと呼ばれるものであり、Ｑに重畳するノイズの２乗平均値の平方根は、式２で表される。
Figure JPOXMLDOC01-appb-M000002
　ここで、ｋはボルツマン定数、Ｔは絶対温度である。これを増幅トランジスタ９０５のゲート電極に重畳される電圧に直すと、式３で表される。
Figure JPOXMLDOC01-appb-M000003
　これは上記のＶ１からＶ２を減算する操作でも除去することができない。なぜなら、Ｖ１に重畳されるｋＴＣノイズの原因となるセットトランジスタ９０４のオンオフ動作は、露光期間前であり、Ｖ２に重畳されるｋＴＣノイズの原因であるリセットトランジスタ９０６のオンオフ動作は露光期間後で異なるからである。これは従来のＣＣＤやＭＯＳセンサにはなかった問題である。これらの固体撮像装置の場合は、以下の理由でこの問題は生じない。リセット動作及びリセット電圧Ｖ２の読み出し後に、フローティングディフュージョンにフォトダイオードから電荷を完全転送してＶ１を得るため、ｋＴＣノイズの原因となるリセットトランジスタのオンオフ動作は、Ｖ２及びＶ１に対し同じように影響する。よって、Ｖ１からＶ２を差し引くことでｋＴＣノイズを除去できる。積層型センサでも、従来の固体撮像装置と同様、フォトダイオードを光電変換部とみなして、フローティングディフュージョンを使用する構成とすることができるが、ｋＴＣノイズを除去できない。なぜなら、光電変換部とフローティングディフュージョンとの間には、必ず導体の配線やコンタクトが必要であり、その導体中の多数の電荷を完全転送することは不可能だからである。
　以上のように、積層型センサでは、積層型センサ特有のノイズが発生するので、これを低減する必要がある。（低減しなければ、ランダムノイズとして画像信号に重畳される。）上記ノイズを低減するためには、式１より、Ｃｐを小さくすればよいことが分かる。しかし、このことにより、飽和電子数（固体撮像装置の画素で検出できる最大の電子の数である）の低下や、画素間干渉が増大する問題が生じるため、そのような対応は難しい。
　（飽和電子数の低下）式１により、Ｃｐが小さくなると、電子や正孔１つあたりの電圧が増大することになるが、増幅トランジスタ９０５はある一定電圧以上は扱えないため、少ない電子数で限界となるため、すなわち飽和するため、飽和電子数の低下が生じる。すなわち、Ｃｐはある程度大きくしておくしかない。
　（画素間干渉の増大）画素間干渉とは、実際には隣り合う画素の蓄積容量９０７間には寄生容量Ｃｉが存在するため、互いに影響を及ぼしあい、出力電圧が変化してしまうということである。この影響を無視できる程度に抑制するためには、Ｃｉに対してＣｐを大きくするしかない。
　そこで、本発明では、以下の実施の形態に記載したような方法でｋＴＣノイズを除去する。
　（実施の形態１）
　以下、本発明における実施の形態１を、図面を参照しながら説明する。同じ番号のついたものは同一の箇所を表す。以下で、トランジスタはｎ型ＭＯＳを想定しているが、ｐ型ＭＯＳの場合も同様に動作できることはいうまでもない。さらに以下で、トランジスタのソース・ドレインと記述する場合、ソースもしくはドレインのいずれか一方を表す(実際の素子では、ソースとドレインとが全く同じであり、区別できないため)。ただし、これらのうちの一方に与える電圧がもう一方よりも高い場合、ドレインと記す。
　図１Ａは、本発明の実施の形態１における固体撮像装置の構成を示すブロック図である。同図の固体撮像装置は、撮像領域１２１、垂直走査回路（行選択回路）１２５、列処理回路１２２、水平走査回路（列選択回路）１２３を備える。撮像領域１２１は、複数の画素１０１と、複数の画素共有回路１０６とを備える。
　複数の画素１０１は、２次元状に配列され、入射光を電気信号に変換する。同図では複数の画素１０１のうち一部分（１２個）の画素のみを図示してあるが、画素１０１の数は実際には、数万～数千万個に及ぶ。
　複数の画素共有回路１０６は、行列状に配列される。各画素共有回路１０６は、複数の画素１０１のうち隣接する一定数の画素１０１に共有され、一定数の画素毎に１つ配置される。同図では一定数が２であるが、３以上でもよい。
　列処理回路１２２は、複数の列共有回路１２０を有する。列共有回路１２０は、記複数の画素共有回路１０６の列毎に１つ配置され、同じ列に属する前記画素共有回路に共有される。各列共有回路１２０は、対応する画素共有回路１０６と列信号線１１３およびリセット信号線１１４により接続されている。列信号線１１３は、記画素共有回路の列毎に配置され、垂直信号線とも呼ばれる。リセット信号線１１４は、画素共有回路の列毎に配置されている。
　水平走査回路（列選択回路）１２３は、画素共有回路１０６の列に対応する列共有回路１２０を選択し、選択した列共有回路１２０から電気信号を出力させる。
　この構成において、複数の画素１０１のそれぞれの電気信号は、画素共有回路１０６に検出され、さらに列信号線を介して列共有回路１２０に読み出される。この読み出しとは別のリセット動作において、画素共有回路１０６に検出された電気信号は、列信号線１１３と列共有回路１２０とリセット信号線１１４とを含む帰還経路によってリセットされる。具体的には、列信号線１１３は列共有回路１２０中の増幅回路の入力端子に接続され、リセット信号線１１４は当該増幅回路の出力端子に接続されている。リセット動作では、上記の帰還経路によって、列共有回路１２０中の増幅回路の入力端子と出力端子が同レベルになるように画素共有回路１０６がリセットされる。
　このように、一定数の画素が画素共有回路を共有することにより、各画素の回路規模を低減し、かつ画素の設計自由度を増大させる。電気信号量（飽和電荷量）を容易に増大させ、また寄生容量を減少させることができ、画素間干渉を増大させることなくｋＴＣノイズの低減を容易にしている。
　図１Ｂは、本発明の実施の形態１における固体撮像装置のより詳細な構成を示す回路図である。同図では、２個の画素１０１、１個の画素共有回路１０６、１個の列共有回路を示している。
　各画素１０１は、入射光を電気信号に変換する光電変換部１０２と、光電変換部１０２からの電気信号を蓄積する蓄積容量１０３と、対応する画素共有回路１０６と蓄積容量１０３とを接続する接続トランジスタ１０４とを備える。
　各の画素共有回路１０６は、リセットトランジスタ１０７、検出容量１０８、増幅トランジスタ１０９、選択トランジスタ１１０を備える。
　リセットトランジスタ１０７は、検出容量１０８とリセット信号線１１４とを接続する。リセットトランジスタ１０７のゲートはリセット制御線１１１に接続され、リセット制御信号φｒｅｓに従ってオンおよびオフする。より正確には、オンからオフへは徐々に変化させるため、リセット制御信号φｒｅｓはハイレベルからローレベルになだらかな傾きを持って変化する。
　検出容量１０８は、対応する画素１０１から接続トランジスタ１０４を介して蓄積容量１０３の電気信号を検出し、保持する。
　増幅トランジスタ１０９は、検出容量１０８の電気信号を増幅し、対応する列信号線に出力する。
　選択トランジスタ１１０は、対応する列信号線と増幅トランジスタ１０９のソースとの間に接続される。選択トランジスタ１１０は、行選択線１１２からゲートに印加される行選択信号（アドレス信号）φａｄｄによってオンおよびオフする。
　列共有回路１２０は、列信号線に接続された増幅回路１１５を含む。増幅回路１１５の正入力端子には基準電圧が印加され、負入力端子は列信号線１１３に接続される。増幅回路１１５の出力端子はリセット信号線１１４に接続されている。
　このような構成により、検出容量１０８は蓄積容量１０３に対して独立であるので、ｋＴＣノイズを大きくすることなく検出容量１０８を大きくすることができる。このことにより、飽和電子数を増大させることができ、画素間干渉も減少させることができる。
　図１Ｃは、画素１０１の断面図の一例を示す。同図において、光電変換部１０２は有機材料を含み、増幅トランジスタ１０９とリセットトランジスタ１０７と接続トランジスタ１０４とは、光が入射される光電変換部１０２の面と反対の面側に配置されている。光電変換部１０２は、典型的には図９Ａに示された光電変換部９０２のように、回路の上部（光源の方向を上部とする）全面に層状に配置され、画素１０１とは画素電極９０３で接続されている構造をもつ。しかしこれに限定されず、例えば従来のシリコン基板上に形成されたフォトダイオードでもよい。光電変換部９０２のような構造を採用する場合は、光電変換部の材料は基板（通常はシリコンである）と同じである必要はない。例えば、アモルファスシリコンでもよいし、有機材料を含んでいてもよい。
　蓄積容量１０３は、光電変換部１０２及び接続トランジスタ１０４に一端が接続され、他端は定電圧源（たとえば接地レベル）に接続されている。蓄積容量１０３は、接続トランジスタ１０４の光電変換部１０２側(これを接続トランジスタ１０４のソースとする)にある全ての容量成分の合計として図１Ｂに記載されている。この容量には、図１Ｃの上電極９０１と画素電極９０３で形成されるコンデンサの容量、すなわち光電変換部１０２の容量が含まれる。また、接続トランジスタ１０４がオフのときのソース・ゲート間容量も含まれる。さらに、蓄積容量１０３に接続されている配線と電圧源につながれた配線との寄生容量も含まれる。さらに、必要であればＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ)キャパシタを意図的に作製して接続すれば、蓄積容量１０３を増加させることが出来る。ＭＯＳ容量を接続しても良い。蓄積容量１０３を減少させたい場合は、接続トランジスタ１０４のゲート幅を小さくする、または、ゲート長を短くする、画素電極９０３を小さくする、あるいは配線の配置を工夫するなどをすればよい。すなわち、画素サイズなどにより制限を受けるとしても、ある程度は蓄積容量１０３を自由に設計できる。
　接続トランジスタ１０４のドレインには画素共有回路１０６が接続されている。また、ゲートには接続トランジスタ制御線１０５が接続されており、これによりオンオフ制御される。接続トランジスタ制御線１０５は、典型的には同じ画素共有回路１０６に接続されている画素１０１毎に異なる線として設けられる。例えば、１つの画素共有回路１０６に接続されている画素１０１が４個の場合、４本異なる接続トランジスタ制御線１０５が使用される。これにより、１つの画素共有回路１０６に接続されている画素１０１のうち、１つの画素１０１内の接続トランジスタ１０４だけを選択的にオンし、他はオフする。この動作が実現できれば、異なる接続トランジスタ制御線１０５を使用しなくてもよい。
　画素共有回路１０６は、リセットトランジスタ１０７と、検出容量１０８と、増幅トランジスタ１０９と、選択トランジスタ１１０とで構成される。画素共有回路１０６は、複数の画素１０１と接続されている。接続される画素１０１の個数はいくらでもよいが、２個あるいは４個である場合が多い。
　リセットトランジスタ１０７には、ソース・ドレインの一方にリセット信号線１１４が接続され、もう一方に画素１０１、検出容量１０８及び増幅トランジスタ１０９が接続されている。また、ゲートにはリセット制御線１１１が接続されている。
　検出容量１０８は、リセットトランジスタ１０７が接続されているノードと、一定電圧となっている部分との合計容量である。実際には、リセットトランジスタ１０７のソース・ドレインと基板との接合容量、及び、電源線１１６と上記ノードとの寄生容量が含まれる。検出容量１０８は、増幅トランジスタ１０９の動作状態によって変化する(このことは後述する)。さらに、各制御線や信号線の動作状態によっても変化する。また、ＭＩＭキャパシタなどによってある程度自由に容量値を設計できることは蓄積容量１０３と同様である。
　増幅トランジスタ１０９のドレインには、電源線１１６が接続されている。ソースには、選択トランジスタ１１０が接続されている。増幅トランジスタ１０９は、ゲートに与えられる蓄積容量１０３と検出容量１０８からの電荷を検出し、電圧に変換して後段で処理可能な程度に低インピーダンスで列信号線１１３に出力する。ただし、選択トランジスタ１１０がオフの場合は、ゲート酸化膜で形成されるキャパシタとして動作するのみで、増幅作用はない。
　選択トランジスタ１１０のドレインには増幅トランジスタ１０９が接続され、ソースには列信号線１１３が接続されている。行選択線１１２がゲートに接続されており、行方向に多数配置された選択トランジスタ１１０のうち、１つの行にあるものだけが行選択線１１２により選択的にオンされる。
　列信号線１１３とリセット信号線１１４の末端には、増幅回路１１５が接続されている。増幅回路１１５は、各列に最低１つは配置されている。ただし、複数個配置してもよいが、固体撮像装置の面積的な制約により、通常は個数が制限される。増幅回路１１５には、負入力と正入力があり、負入力には列信号線１１３、正入力には参照電圧を入力する。これは、電圧源であっても良いし、スイッチトキャパシタ回路などにより電圧を入力してもよい。
　実際の固体撮像装置は、図１Ｂに示したような数個の画素１０１、それに対応する画素共有回路１０６を１セットとして、このセットが２次元状に配列している。
　さらに図１Ｂの派生回路として、例えば図４及び図６が考えられる。以下、これらにつき、図１Ｂと異なる部分のみを説明する。
　図４では、列共有回路１２０は、増幅回路１１５ａと、増幅回路１１５ａの入力端子と出力端子との間を短絡あるいは開放するスイッチ４１８と、増幅回路１１５ａの出力端子とリセット信号線との間に挿入されたコンデンサ４１９とを備える。コンデンサ４１９は、増幅回路１１５ａの入力端子と列信号線１１３との間に挿入されていてもよい。増幅回路１１５ａは、上記入力端子以外の入力端子を有しない。つまり、増幅回路１１５ａの入力は単一である。その出力に直流遮断用のコンデンサ４１９が接続されている。また、リセット信号線１１４にスイッチ４１７が接続されている。
　図６では、増幅回路１１５は、正入力端子と、列信号線１１３に接続された負入力端子とを有する。列共有回路１２０は、増幅回路１１５と、正入力端子及び前記負入力端子の間に挿入されたスイッチ６１８と、正入力端子に接続された電圧記憶容量６１９とを備える。また、リセット信号線１１４とリセット電圧源との間に電圧源スイッチ６１７が挿入されている。スイッチ６１８は、正入力端子と負入力端子とを接続もしくは切断する。電圧源スイッチ６１７は、リセット電圧源とリセット信号線１１４とを接続もしくは切断する。
　本発明の実施の形態１の駆動方法を、図２を用いて説明する。図２は、図１Ｂ、図４及び図６の各部の電圧を時系列的に示した図である。なお、図２では、図１Ｂ、図４及び図６において、１つの画素共有回路１０６に接続されている画素１０１の個数が２の場合を想定している。他の個数の場合も同様に考えられるのは言うまでもない。また、図２は、図１Ｂ、図４及び図６に示した数個の画素１０１、それに対応する画素共有回路１０６のセットのうちの１つの駆動に主に着目したものである。以下の記述において、他のセットを含む固体撮像装置全体の駆動方法については少ししか明示していないが、当業者であれば容易に推測できる。
　図２において、φａｄｄと記載しているのは、行選択線１１２に印加する電圧である。φｒｅｓと記載しているのは、リセット制御線１１１に印加する電圧である。φｔｒａｎ１、φｔｒａｎ２は、それぞれ、１つ目の画素１０１の接続トランジスタ制御線１０５、２つ目の画素１０１の接続トランジスタ制御線１０５に印加する電圧である。Ｖ１は、１つ目の画素１０１内の蓄積容量１０３の電圧であり、Ｖ２は、２つ目の画素１０１内の蓄積容量１０３の電圧である。Ｖｆｄは、検出容量１０８の電圧である。
　図２において、グローバルリセット期間では、行選択回路１２５は、全ての画素共有回路内のリセットトランジスタ１０７を一時的にオンにし、かつ、リセットトランジスタ１０７がオンの期間内に、全画素内の接続トランジスタ１０４を一時的にオンにすることによって、全画素を同時にリセットする。より具体的には、まず全てのφａｄｄをオフにする。一方で、全てのφｒｅｓをオンにする。
　しばらく経過した後、全てのφｔｒａｎ(すなわち全ての接続トランジスタ制御線１０５）をオンにする。このことにより、全ての画素１０１内の蓄積容量１０３とリセット信号線１１４とが接続され、リセット信号線１１４に与えられるリセット電圧により全ての蓄積容量１０３がリセットされる。図２には、Ｖ１及びＶ２にこの様子を記載している。なお、リセット信号線１１４にリセット電圧を与えるための動作は、図１Ｂ、図４、図５Ｂ及び図６に示された回路構成により異なる。
　図１Ｂに示された回路構成の場合には、増幅回路１１５の正入力端子に、所望のリセット電圧に対応する電圧を与える。
　図４及び図６に示された回路構成の場合には、それぞれ、スイッチ４１７及び６１７をオンにし、リセット信号線１１４にリセット電圧を与える。もちろん、リセット電圧を与える電圧源を、それぞれ、スイッチ４１７及び６１７に接続する必要がある。
　しばらく経過した後、全てのφｔｒａｎをオフにする。このとき、接続トランジスタ１０４に発生する熱雑音が、蓄積容量１０３に残存する。これはｋＴＣ雑音と呼ばれており、雑音電圧は式４で表される。
Figure JPOXMLDOC01-appb-M000004
　ただし、ｋはボルツマン定数、Ｔは固体撮像装置の絶対温度、Ｃｐ１は蓄積容量１０３の容量値である。上記雑音電圧を電荷量に変換するには、容量値を掛ければよい。よって変換された電荷量は、式５で表される。
Figure JPOXMLDOC01-appb-M000005
　このとき、φｔｒａｎはオン電圧からオフ電圧までゆっくりテーパー状に低下させたほうが、上記ｋＴＣ雑音を低減できる（図２にはテーパー状に低下させる波形を記載している)。このように低減できる理由は明らかではないが、実験的には低減できることがわかっている。φｔｒａｎをテーパー状に低下させるのに要する時間は、ほぼ１μ秒以上である。以上の駆動により、本発明の１つの目的であるグローバルリセットが達成される。
　その後、画素を露光する。露光することにより、光電変換部１０２から供給される電荷（以下、信号電荷と記す）により、蓄積容量１０３の電圧（すなわちＶ１、Ｖ２）が変化する。電圧の変化量は、画素１０１に対応する光電変換部１０２に入射する光強度に依存する。
　その後、露光を停止する（これは図２には記載していない）。典型的には、固体撮像装置を搭載したデジタルスチルカメラのシャッタを閉じることで実現できる。ただし、上記の露光の期間には、シャッタは開いていなければならない。
　以後、各制御線に与える電圧は、記載がない限りはすべてオフである。
　露光を停止した後、各行の画素１０１の信号を順次読み出す（この読出し方法は後述する）。これには、固体撮像装置に搭載された行選択回路を動作させることで実現できる。
　図２で着目している画素１０１が搭載されている行を読み出す順番になったとき（図２では「ＦＤリセット・読み出し」期間が始まる時刻に相当する）、行選択回路１２５は、選択した行に属する画素共有回路１０６に対して、検出容量１０８のリセットレベル読み出し動作（「ＦＤリセット・読み出し」期間）と、該リセットレベル読出し動作の後に画素共有回路１０６に対応する１つの画素１０１から検出容量１０８に転送された電気信号の読み出し動作（「画素読出し」期間）とを、画素共有回路を共有する一定数の画素数と同じ回数異なる画素に対して繰り返す。
　「ＦＤリセット・読み出し」期間では、まず、画素１０１に接続された画素共有回路１０６に対応した行選択線１１２に印加する電圧、すなわちφａｄｄをオンにする。同時に、この行のφｒｅｓをオンにする。さらにリセット信号線１１４にリセット電圧を与える。ここでの動作は、図１Ｂ、図４、図５Ｂ及び図６に示された回路構成により異なる。
　図１Ｂに示された回路構成の場合は、増幅回路１１５の正入力に、所望のリセット電圧に対応する電圧を与える。
　図４に示された回路構成の場合には、スイッチ４１７をオンにし、リセット信号線１１４にリセット電圧を与える。それとともに、スイッチ４１８をオンにする。その後、スイッチ４１７をオフにした後、スイッチ４１８をオフにする。
　図６に示された回路構成の場合には、スイッチ６１７をオンにし、リセット信号線１１４にリセット電圧を与える。それとともに、スイッチ６１８をオンにし、列信号線１１３の電圧を電圧記憶容量６１９に記憶する。その後、スイッチ６１７、スイッチ６１８の順にオフにする。
　このとき、この画素１０１に対応する画素共有回路１０６内の検出容量１０８の電圧Ｖｆｄがリセットされる。また、このとき、Ｖｆｄは増幅トランジスタ１０９により検出されるため、これと選択トランジスタ１１０、列信号線１１３、増幅回路１１５、リセット信号線１１４、リセットトランジスタ１０７からなる負帰還回路が形成される。そのため、増幅回路１１５の正入力端子に与えられる電圧と、負入力端子の電圧とが一致するように（いわゆるイマジナリーショート）、検出容量１０８の電圧が制御される。
　次に、φｒｅｓをテーパー的にオフ電圧まで変化させる。つまり、行選択回路１２５は、リセットレベル読み出し動作において、リセットトランジスタ１０７をオンにした後、徐々にオフにする。このとき、リセットトランジスタ１０７のチャネル抵抗は徐々に増大し、このチャネル抵抗と検出容量１０８とで形成される、いわゆるＲＣ回路の遮断周波数が徐々に低下する。そのため、チャネル抵抗による熱雑音が発生しても、この遮断周波数以上の成分は抑制される。この遮断周波数が増幅回路１１５の周波数帯域よりも低下したとき、この負帰還回路は、熱雑音に対し完全に制御可能となり、φｒｅｓがオフになったとしても検出容量１０８にはｋＴＣ雑音が残存しないようにすることができる。このように負帰還回路により熱雑音に制御をかけるには、負帰還のための十分な時間をかける必要があるため、テーパーの速度は十分小さくなければならない。これはほぼ１μ秒以上必要である。テーパー速度が大きすぎる場合は、増幅回路１１５の周波数帯域以上の周波数の熱雑音が制御できず、最終的にｋＴＣ雑音が残存してしまう。このとき、列信号線１１３にはリセット電圧Ｖｒｅｓに対応した電圧Ｖｒｅｓ'が現れるので、読出しを行う。ここで、Ｖｒｅｓ'は以下のように表される。
Figure JPOXMLDOC01-appb-M000006
　Ａは増幅トランジスタ１０９によるソースフォロワ回路の電圧利得である。ａは定数であり、増幅トランジスタ１０９の閾値ばらつきなどによって決まる。
　その後、φｔｒａｎ１をオンにし、１つ目の画素１０１の読出しを行う(図２には画素１読出しと記載）。画素１０１内の蓄積容量１０３に蓄積された信号電荷を検出容量１０８にも分配される。このとき、増幅トランジスタ１０９から出力される信号電圧Ｖｏｕｔは、式６で表される。
Figure JPOXMLDOC01-appb-M000007
　ただし、Ｑｓｉｇは信号電荷、ここでは、接続トランジスタ１０４の寄生容量による電圧変動を無視している（実際には、接続トランジスタ１０４のゲート電圧を変動させてオンオフするので、寄生容量によりＶｏｕｔに影響を及ぼす)。このＶｏｕｔを読み出し、前に得られているＶｒｅｓ'を減ずることで、Ｖｒｅｓとａとが除去できる。この減算を行う回路は、ＣＤＳ（ｃｏｒｒｅｌａｔｅｄ　ｄｏｕｂｌｅ　ｓａｍｐｌｉｎｇ)回路と呼ばれており、アナログ的に行う方法と、各電圧値を一旦アナログ－デジタル変換回路によりデジタル値に変換した後で実行する方法の２通りがある。このＣＤＳ回路を経た後で得られる信号Ｖｓｉｇは、式７で表される。
Figure JPOXMLDOC01-appb-M000008
　√の項は雑音を表しており、この式は正確には２乗平均の平方根の値である。Ｑｓｉｇの項が所望の信号を表している。雑音を小さくするためには、蓄積容量１０３の容量値Ｃｐ１を小さくすれば良いことが分かる。固体撮像装置内でＣｐ１の原因となるものは、光電変換部１０２により形成される容量値、接続トランジスタ１０４のソースと基板との間の容量値、及び配線寄生容量値が考えられる。これに対し、図９Ａ及び図９Ｂに示された従来の固体撮像装置では、蓄積容量Ｃｐ(正確にはｋＴＣノイズに寄与する容量)には接続トランジスタ１０４による容量は存在しないものの、増幅トランジスタ９０５のゲート酸化膜の容量が加わる。ゲート酸化膜はきわめて薄く、かつ増幅トランジスタ９０５は出来る限り大きいサイズに設計するのが一般的であるため(サイズが小さい場合、１／ｆ雑音などの雑音が一般に増大してしまうため)、ゲート酸化膜の容量は極めて大きいものとなり、結果としてｋＴＣノイズは大きくなってしまう。すなわち、従来の固体撮像装置と比較して、ｋＴＣノイズ(上式の√の部分）を小さくすることができる。さらに、或る程度の制約はあるものの、配線の配置位置などを工夫して、配線寄生容量を減少させることにより、ｋＴＣノイズを減少できる。画素を微細にするほど、各容量は減少するため、ここで述べた効果は増大すると考えられる。
　本実施例の固体撮像装置では、検出容量１０８は蓄積容量１０３に対して独立であるので、ｋＴＣノイズを大きくすることなく検出容量１０８を大きくすることができる。このことにより、飽和電子数を増大させることが出来る。なぜなら、上式で分母が大きいほど固体撮像装置の飽和電子数が増大するからである。また、画素間干渉も減少させることができる。
　その後は、画素共有回路１０６に接続されているもう一方の画素１０１から信号を読み出す動作である。同様であるので、詳細な説明は省略する。
　ここで得られた信号は、固体撮像装置に一般的に内蔵された水平転送回路により、順に出力される。出力の前に、デジタル信号に変換して出力する場合もある。このことは当業者には明らかであるので、説明を省略する。
　以下、行選択回路により次の行に走査し、同様の駆動を繰り返す。最終行が終了すれば全駆動が終了であり、１枚分の画像が得られる。
　以上、本発明の課題が達成されることを示した。なお、以上に示したものは、主にデジタルスチルカメラなどの、一枚分の画像を得る装置に適用するべきものであり、ムービーなどの動画撮像には不向きである。
　以上のように、本実施の形態における固体撮像装置の駆動方法は、同じ行に属する画素共有回路内の検出容量のリセットレベルを読み出す工程と、画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号を読み出す工程とを有する。リセットレベルを読み出す工程と前記電気信号を読み出す工程とを、前記一定数と同じ回数異なる画素に対して繰り返す、リセットレベルを読み出す工程において、列信号線、増幅回路およびリセット信号線を含む負帰還経路を形成するとともに前記リセットトランジスタをオンしたあと徐々にオフする。
　また、上記の駆動方法は、リセットレベルを読み出す工程および前記電気信号を読み出す工程の前に、画素共有回路内のリセットトランジスタを一時的にオンにし、かつ、リセットトランジスタがオンの期間内に全画素内の接続トランジスタを一時的にオンにすることによって、全画素同時リセットする工程を有し、リセットレベルの読み出し工程の後に電気信号の読み出し工程を行う。
　（実施の形態２）
　以下、本発明における実施の形態２を、図面を参照しながら説明する。同じ番号のついたものは同一の箇所を表す。以下で、トランジスタはｎ型ＭＯＳを想定しているが、ｐ型ＭＯＳの場合も同様に動作できることは言うまでもない。さらに以下で、トランジスタのソース・ドレインと記述する場合、ソースもしくはドレインのいずれか一方を表す(実際の素子では、ソースとドレインがまったく同じであり、区別できないため)。ただし、これらのうちの一方に与える電圧がもう一方よりも高い場合、ドレインと記す。
　本発明における実施の形態２でも、回路図は図１Ｂと同じである。異なるのは駆動方法である。本発明における実施の形態２における駆動方法を図３に示す。各記号は実施の形態１と同様である。図３は、図１Ｂに示した数個の画素１０１、それに対応する画素共有回路１０６のセットのうちの１つの駆動に主に着目したものである。以下の記述において、他のセットを含む固体撮像装置全体の駆動方法については少ししか明示していないが、当業者であれば容易に推測できる。
　図３に示したのは、ローリングリセットと呼ばれる駆動方法である。ローリングリセットは、行ごとに異なる時刻に画素をリセットする駆動方法であり、主に動画を撮影する場合に用いられる。もしくは、フォーカルプレーンシャッタのような、高速動作可能なシャッタを搭載したデジタルスチルカメラにも応用することが出来る。その場合は、シャッタを閉じたときにローリングリセットを行い全画素リセットさせる。その後、シャッタを動作させ露光すればよい。一方で、高速動作困難なシャッタ(例えばレンズシャッタ)を用いる場合、ローリングリセットでは高速シャッタ撮影が困難である。なぜなら、シャッタを閉めてローリングリセットを行った後、高速で開き高速で閉める動作、すなわち往復分の動作が必要だからである。しかし、実施の形態１のようなグローバルリセットを用いれば、高速動作するのはシャッタを閉めるときだけ、すなわち片道分だけで済むので比較的高速シャッタ撮影が可能となる。
　ローリングリセットを行えばよい場合には、以下の駆動方法により実施の形態１よりも雑音を低減することができる。以下、図３を参照しながら順番に説明する。
　図３は、動画撮影を行う場合を想定している。デジタルスチルカメラのような、単一画像を得る場合については最後に説明する。
　行選択回路１２５は、選択した行に属する画素共有回路１０６に対して、画素共有回路１０６に対応する１つの画素から検出容量１０８に転送された電気信号の読み出し動作（「画素読み出し」期間）と、当該電気信号の読み出し動作の後の検出容量１０８のリセットレベル読み出し動作（「ＦＤリセット読出し」期間）とを、上記一定数と同じ回数異なる画素に対して繰り返す。
　まず、行選択回路により行走査を行い、着目している画素１０１が存在する行に来たとする。画素共有回路１０６に接続されている２つの画素１０１のうち(２つでなくてもよいが、ここでは便宜上２つであるとして説明する)１つ目である画素１読出しを行う。このときは、画素１に対応する接続トランジスタ制御線１０５の電圧であるφｔｒａｎ１の電圧をオンレベルまで上げ、接続トランジスタ１０４をオンにする。それにより、蓄積容量１０３に蓄積された信号電荷が検出容量１０８に分配される。このとき、増幅トランジスタ１０９から出力される信号電圧をＶｏｕｔは、式８で表される。
Figure JPOXMLDOC01-appb-M000009
　平方根の項については後述するが、ｋＴＣノイズを表す項である。
　そのあと、増幅トランジスタ１０９のゲート電圧をリセットする。図３にはこの工程をＦＤリセット読出しと記載している。φｒｅｓの電圧を上げ、リセットトランジスタ１０７をオンにする。このことにより、リセット信号線１１４からリセット電圧が供給され(ここは実施の形態１と同様である)、増幅トランジスタ１０９のゲート電圧がリセットされる。そのあと、φｒｅｓをテーパー状に降下させ、リセットトランジスタ１０７をオフする。このとき、増幅回路により負帰還を掛けるので、ｋＴＣ雑音が残留しないのはこれまでに述べたとおりである。また、図４及び図６に示された回路構成の場合については、実施の形態１と同様の駆動方法である。この時点で、ＣＤＳ回路を動作させ、リセット電圧Ｖｒｅｓに対応した電圧Ｖｒｅｓ'が現れるので、読出しを行う。ここで、Ｖｒｅｓ'は以下のように表される。
Figure JPOXMLDOC01-appb-M000010
　ところで、このＶｒｅｓ読出しは、φｒｅｓの電圧を下げる前の時点でもよい。ただし、この場合は、接続トランジスタ１０４の寄生容量による電圧オフセットが重畳されるので、あまり望ましくない。このあと、ＣＤＳ回路により信号電荷に対応した値が得られるのは実施の形態１と同様である。
　その後、φｔｒａｎ１の電圧をテーパー状に低下させ、接続トランジスタ１０４をオフする。つまり、行選択回路１２５は、電気信号の読み出し動作において１つの画素内の接続トランジスタ１０４をオンにし、リセットレベル読み出し動作の後に接続トランジスタ１０４を徐々にオフにする。接続トランジスタ１０４をオフするとき、蓄積容量１０３に残存するノイズ電荷は、式９で表され、蓄積容量１０３の値Ｃｐ１と、検出容量１０８の値Ｃｐ２との両方に影響される。
Figure JPOXMLDOC01-appb-M000011
　これは実施の形態１よりも小さい値であるので、ローリングリセットでよい場合は、この駆動方法を用いることでノイズをさらに低減できる。
　そのあと、画素２についても同様の工程を行い、固体撮像装置の１行分の工程が終了する。これを各行に対し走査しながら行うことで、固体撮像装置より画像を得ることが出来る。
　（実施の形態３）
　本発明の実施の形態３における固体撮像装置の駆動方法について図面を参照しながら説明する。
　実施の形態１では、ＣＤＳ回路にリセット電圧を読み込むとき、φｔｒａｎをオフにしている。これに対し、信号電圧を読み出すときはφｔｒａｎをオンにしている。このため、信号電圧の読み出し時には、接続トランジスタ１０４の寄生容量の影響を受けてしまう。すなわち、φｔｒａｎのオン電圧と接続トランジスタ１０４の閾値電圧との差をΔＶ、上記寄生容量をＣｃとすると、信号電圧に式１０の電圧が重畳される。
Figure JPOXMLDOC01-appb-M000012
　この電圧ΔＶは、接続トランジスタ１０４の閾値電圧に依存する。しかるに、接続トランジスタ１０４の閾値電圧は画素１０１ごとにばらつくのが一般的なので、そのばらつきを反映した固定パターンノイズが出力画像に重畳されることになる。
　これを解決するためには、リセット電圧を読み込むときにφｔｒａｎをオンにし、リセット電圧にも上式が重畳されるようにすればよい。そのための駆動方法を図１４に示す。以下、この図を用いて説明する。
　まず、グローバルリセット、露光、（着目している画素以外の）他行読出しまでは図２と同じである。その後、ＦＤリセット、画素１読出しも図２と同じである。
　その後、リセット電圧読出しを行う。ここではまず、φｒｅｓをオンにして、リセット信号線１１４にリセット電圧を印加し、検出容量１０８、蓄積容量１０３ともにリセット電圧でリセットする(この方法は実施の形態１に記載したとおり）。その後、負帰還回路を動作させながら、φｒｅｓをテーパー状にオフにする。つまり、行選択回路１２５は、リセットレベル読み出し動作において、リセットトランジスタ１０７をオンにした後、徐々にオフにする。リセットトランジスタ１０７をオフにした後は、接続トランジスタ１０４（およびリセットトランジスタ１０７）が画素１読出しのときと同じゲート電圧となっており、上式で表される電圧が重畳されている。そこで、この時点でリセット電圧をＣＤＳ回路に読み出し、当該リセット電圧を画素１読出し時に得られる信号電圧から減ずれば、寄生容量の影響を除去できる。
　その後、画素２、および他行に対しても同様の動作を行うことで、出力画像が得られる。
　以上のように、本実施の形態における固体撮像装置の駆動方法は、同じ行に属する画素共有回路内の検出容量のリセットレベルを読み出す工程と、画素共有回路に対応する１つの画素から上記検出容量に転送された電気信号を読み出す工程とを有する。リセットレベルを読み出す工程と上記電気信号を読み出す工程とを、上記一定数と同じ回数異なる画素に対して繰り返す、リセットレベルを読み出す工程において、列信号線、増幅回路およびリセット信号線を含む負帰還経路を形成するとともにリセットトランジスタをオンしたあと徐々にオフする。
　また、上記の駆動方法は、前記電気信号の読み出し工程の後に前記リセットレベルの読み出し工程を行う。
　（実施の形態４）
　本発明における実施の形態４について、図面を参照しながら説明する。
　図５Ａは、実施の形態４に係る固体撮像装置の構成を示すブロック図である。同図に記載された固体撮像装置は、図１Ａに記載された固体撮像装置と比べて、画素共有回路１０６が、２個の画素に共有される代わりに４個の画素に共有される点が異なっている。また、図５Ｂは、本発明における実施の形態４の固体撮像装置の回路図である。二次元状に配列された複数の画素１０１および画素共有回路１０６のうちの一部および列共有回路の一部を示したものである。図５Ａ及び図５Ｂにおいて、図１Ａ及び図１Ｂと符号が重複する部分は同じ要素を表したものであり、同じ点については説明を省略する。列供給回路を共有する一定数の画素を、１つの画素共有回路１０６ａまたは１０６ｂに接続された４個の画素からなる画素グループと呼ぶ。
　固体撮像装置は、画素共有回路の行毎に２本設けられた、接続トランジスタ１０４の接続および開放を制御するための接続トランジスタ制御線５１１ａ、５１１ｂを有する。
　接続トランジスタ制御線５１１ａ及び５１１ｂは、それぞれ、画素グループ中の１つの画素内の接続トランジスタ１０４のゲートと、列方向に隣接する他の画素グループ中の１つの画素内の接続トランジスタ１０４のゲートとに接続されている。つまり、各接続トランジスタ制御線は、２つの画素グループに共有されている。図５Ａ及び図５Ｂでは、画素共有回路が４個の画素に共有されながらも４つの画素に個別の（４本の）接続トランジスタ制御線を備える必要がなく、接続トランジスタ接続線の総数を半分に減らすことができる。より詳しくは、図５Ｂでは、１つの画素共有回路１０６ａまたは１０６ｂに対し画素１０１が４個接続されている構成である。図１Ｂの構成によれば、それぞれの画素１０１に対し接続トランジスタ制御線１０５が必要であるが、図５Ｂではこの本数を半減できる。図５Ｂでは異なる画素グループの２つの画素１０１が接続トランジスタ制御線１本を共有するのが特徴である（図５Ｂにおける５１１ａ及び５１１ｂ）。
　図１１は、この回路に対しグローバルリセットを行う場合の駆動方法を示したものである。ただし、図５Ｂにおける画素１０１ａに対して、図１１では画素ａと記載している。同様に、画素１０１ｂに対しては画素ｂと記載し、画素１０１ｃに対しては画素ｃと記載し、画素１０１ｄに対しては画素ｄと記載している。また、行選択線１１２ａに対し印加する電圧をφａｄｄ１、行選択線１１２ｂに対し印加する電圧をφａｄｄ２、接続トランジスタ制御線５１１ａに対し印加する電圧をφｔｒａｎ１、接続トランジスタ制御線５１１ｂに対し印加する電圧をφｔｒａｎ２と記載する。また、画素共有回路１０６ａ内の増幅トランジスタ１０９のゲート部をＦＤ１、画素共有回路１０６ｂ内の増幅トランジスタ１０９のゲート部をＦＤ２と記す。
　まず、グローバルリセットの工程は実施の形態１と同じである。すなわち、固体撮像装置内の全てのリセットトランジスタ制御線にオン電圧を与えるとともに、全ての接続トランジスタ制御線にオン電圧を与えた後オフする。このとき、接続トランジスタ制御線に供給される電圧をテーパー状にオフにすることで、ノイズをさらに低減できることも実施の形態１と同様である。
　その後、露光し、その後、各行の画素信号などを走査し順に読み出していく。
　着目している画素の順番に達したとき、まず、ＦＤ１リセットの工程を行う。ここでは、まず、φａｄｄ１をオンにし、φｒｅｓ１をオンにし、リセット信号線にリセット電圧を与える。（このやり方はこれまでに述べたとおりである。なお、図４及び図６と同様の回路を図５Ａに記載された固体撮像装置の構成に適用することは容易である)そのあと、負帰還回路を動作させながら、φｒｅｓ１をテーパー状にオフすることにより、ＦＤ１へのｋＴＣノイズを防止する。なおこのとき、垂直信号線にリセット電圧（に対応した電圧）が出力されるので、ＣＤＳ回路によりサンプリングする。
　そのあと、ＦＤ２リセットの工程を行う。これは、ＦＤ２に対し、ＦＤ１と同様のことを行う工程であり、φａｄｄ１、φｒｅｓ１の代わりにφａｄｄ２、φｒｅｓ２を動作させる。
　その後、画素ａ読出しの工程を行う。φａｄｄ１とφｔｒａｎ１とをオンにし、画素ａに蓄積された電荷に対応した電圧を垂直信号線（とさらに先に接続されているＣＤＳ回路）に読み出す。
　その後、画素ｂ読出しの工程を行う。φａｄｄ１をオフにしφａｄｄ２をオンにし、画素ｂに蓄積された電荷に対応した電圧を垂直信号線（とさらに先に接続されているＣＤＳ回路）に読み出す。ここで使用するＣＤＳ回路は、画素ａと同じ回路でもよいが、固体撮像装置外に出力する速度を大きくしたい場合は、異なるＣＤＳ回路を別に用意し、並列的に動作させても良い。その場合は、垂直信号線とＣＤＳ回路間にスイッチを別途用意し、垂直信号線及びＣＤＳ回路のいずれか一方に接続することになる。
　その後は、ＦＤ１リセット、ＦＤ２リセット、画素ｃ読出し、画素ｄ読出しと続く。これは、φｔｒａｎ１とφｔｒａｎ２とを入れ替えるだけであり、上記と同様である。
　また、画素ａ、画素ｂ、画素ｃ、画素ｄに対し、それぞれＣＤＳ回路を別に用意することで、出力をさらに高速化することも可能である。
　以上説明してきたように、本実施の形態の固体撮像装置では、上記一定数の画素は、列共有回路の１つに接続された４個の画素からなる画素グループとしている。固体撮像装置は、画素共有回路の行毎に２本設けられた、接続トランジスタの接続および開放を制御するための接続トランジスタ制御線５１１ａ及び５１１ｂを有する。各接続制御信号線は、１つの画素グループ中の１つの画素内の接続トランジスタのゲートと、列方向に隣接する他の画素グループ中の１つの画素内の接続トランジスタのゲート入力とに接続される。
　本実施の形態の固体撮像装置の駆動方法は、画素信号を読み出す工程において、１つの画像グループ中の１つの画素から検出容量を介して電気信号を読み出し、さらに、他の画像グループ中の１つの画素から上記検出容量を介して電気信号を読み出し、リセットレベルを読み出す工程において、１つの画像グループに対応する画素共有回路中の検出容量のリセットレベルを読み出し、さらに、他の画像グループに対応する画素共有回路中の上記検出容量のリセットレベルを読み出す。
　また、固体撮像装置の駆動方法は、さらに、１つの画像グループに対応する画素共有回路中の前記検出容量をリセットし、さらに、他の画像グループに対応する画素共有回路中の上記検出容量をリセットするリセット工程を有していてもよい。この場合、リセット工程、電気信号を読み出す工程、リセットレベルを読み出す工程をこの順で、上記一定数と同じ回数異なる画素に対して繰り返す。
　（実施の形態５）
　本発明における実施の形態５について、図面を参照しながら説明する。
　実施の形態５は、実施の形態４の駆動方法の改良であり、固体撮像装置の回路図は図５Ｂである。
　実施の形態５における駆動方法を、図１２に示す。本実施の形態に係る駆動方法において、グローバルリセット、露光、他行読出し期間、ＦＤ１リセット、ＦＤ２リセット、画素ａ読出し及び画素ｂ読出しまでは、実施の形態４に係る駆動方法と同じである。ただし、ＦＤ１リセットとＦＤ２リセット中にリセット電圧は読み出さず、次の工程で読み出す。これにより、接続トランジスタ１０４の閾値電圧のバラツキによる固定パターンノイズ（実施の形態３で詳述した）を防止することが可能となる。
　ＦＤ１リセット読出しの工程では、前工程のＦＤ１リセットと同様の回路動作を行い（ただし、φｔｒａｎ１がオンであることが異なる）、ＦＤ１をリセットする。次に、φｒｅｓ１を完全にオフとしたとき、垂直信号線からリセット電圧（に対応した電圧）をＣＤＳ回路に読み出す。これにより、実施の形態３と同様の効果が得られる。
　後の工程については同様であるので説明を省略する。
　（実施の形態６）
　本発明における実施の形態６について、図面を参照しながら説明する。図１３は、図５Ａに示された固体撮像装置において、ローリングリセットをする場合の駆動方法である。図１３は、図５Ｂにおいて示された４画素分の駆動方法についてのみ示している。これらの上下にある画素の駆動工程は、図１３に記載された工程の前後に配置されることにより、固体撮像装置全体の画素から信号を読み出せることは、当業者ならば容易に理解できる。
　まず、図１３に示された工程において、ＦＤ１リセット、ＦＤ２リセット、画素ａ読出し、画素ｂ読出し、ＦＤ１リセット読出し、ＦＤ２リセット読出しの工程までは、実施の形態５に示された工程と全く同じ要領である。
　その後、画素ａ、ｂリセット工程では、φｔｒａｎ１をオフにすることにより、画素ａと画素ｂとをリセットする。このとき、φｔｒａｎ１をテーパー的にオフにすることによりノイズがさらに低減できることは、今まで述べたとおりである。
　その後、画素ｃ及びｄについても同様なので、詳細な説明は省略する。
　（実施の形態７）
　本発明における実施の形態７について、図面を参照しながら説明する。今までに説明した本発明における固体撮像装置では、それぞれの画素に干渉がないと仮定していたが、実際には画素間に寄生容量が存在し、互いに影響を受ける。図１５はこのことを説明する図であり、実施の形態７における固体撮像装置のより詳細な構成を示す回路図である。図１５に記載された回路構成は、図１Ｂに記載された回路構成と殆ど同じであるが、画素１０１ａと画素１０１ｂとの間の寄生容量１５２０ａ(この容量値をＣｉ１とする)と、画素１０１ｂと画素１０１ｃとの間の寄生容量１５２０ｂ(この容量値をＣｉ２とする)が存在している。
　画素１０１ａと画素１０１ｂに着目して、Ｃｉ１＝０のとき、画素１０１ａによる信号電圧をＶａ、画素１０１ｂによる信号電圧をＶｂとする。ただし、これらの信号電圧は、それぞれの画素１０１に対応する接続トランジスタ制御線１０５にオン電圧を与えたとき、列信号線１１３に現れる電圧とする。また、簡単のため、増幅トランジスタ１０９による増幅率は１とする。この状態（光電変換による電荷を変化させない)で、Ｃｉ１≠０としたときの画素１０１ａによる信号電圧をＶａ'、画素１０１ｂによる信号電圧をＶｂ'とすると、Ｖａ'は式１１で表される。
Figure JPOXMLDOC01-appb-M000013
　画素１０１ａからの理想的な出力電圧はＶａであるのに対し、実際にはＶａ'となるので、ＶａとＶａ'との差が偽信号として重畳されることになる。例えば、固体撮像装置の画素がベイヤ配列であり、画素１０１ａが緑、画素１０１ｂが赤に対応するとし、赤色を固体撮像装置に入射したとき、理想的にはＶａ＝０でなければいけないところ、Ｖａ≠０となるので、偽色として出力される。
　上式より、これを防止するためには、Ｃｉ１をＣｐ１及びＣｐ２に対して十分小さくすれば良い。蓄積容量と、検出容量の容量値の合計は、隣接する互いの画素内の蓄積容量のカップリング容量値よりも１０倍以上に設定さることが望ましい。特に、容量付加などの方法を用いてＣｐ２を大きくしてやれば、ｋＴＣノイズを増加させることなく偽信号を抑圧することができる。特に、１０×Ｃｉ１＜Ｃｐ１＋Ｃｐ２という関係に、設定すれば、偽信号は本来の信号に比較し約１０分の１となる。これは、通常の固体撮像装置の使用条件において必要とされる条件であると考えられる。
　以上、本発明の固体撮像装置およびその駆動方法について、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本発明の範囲内に含まれる。
　本発明における固体撮像装置およびその駆動方法は、電子スチルカメラ、監視カメラ、ビデオカメラなどに利用することができ有用である。
　１０１、１０１ａ～１０１ｄ　　画素
　１０２　　光電変換部
　１０３　　蓄積容量
　１０４　　接続トランジスタ
　１０５　　接続トランジスタ制御線
　１０６、１０６ａ、１０６ｂ　　画素共有回路
　１０７　　リセットトランジスタ
　１０８　　検出容量
　１０９　　増幅トランジスタ
　１１０　　選択トランジスタ
　１１１　　リセット制御線
　１１２　　行選択線
　１１３　　列信号線
　１１４　　リセット信号線
　１１５　　増幅回路
　１１６　　電源線
　１２０　　列共有回路
　１２１　　撮像領域
　１２２　　列処理回路
　４１７、４１８、６１７、６１８　　スイッチ
　４１９　　直流遮断容量
　５１１　　接続トランジスタ制御線
　６１９　　電圧記憶容量

Claims (20)

  1. 　２次元状に配列された複数の画素と、
    　前記複数の画素のうち隣接する一定数の画素に共有され、前記一定数の画素毎に１つ配置され、行列状に配列された複数の画素共有回路と、
    　前記複数の画素共有回路の列毎に１つ配置され、同じ列に属する前記画素共有回路に共有される列共有回路と、
    　前記画素共有回路の列毎に配置された列信号線と、
    　前記画素共有回路の列毎に配置されたリセット信号線と
    を備え、
    　前記複数の画素のそれぞれの電気信号は、前記画素共有回路に検出され前記列信号線を介して前記列共有回路に読み出され、
    　前記画素共有回路に検出された電気信号は、前記列信号線と前記列共有回路と前記リセット信号線を含む帰還経路によってリセットされる
    　固体撮像装置。
  2. 　前記複数の画素のそれぞれは、
    　入射光を電気信号に変換する光電変換部と、
    　前記光電変換部からの電気信号を蓄積する蓄積容量と、
    　対応する画素共有回路と前記蓄積容量とを接続する接続トランジスタとを含み、
    　前記複数の画素共有回路のそれぞれは、
    　対応する画素から前記接続トランジスタを介して前記蓄積容量の電気信号を検出する検出容量と、
    　前記検出容量の電気信号を増幅し、対応する列信号線に出力する増幅トランジスタと、
    　前記検出容量と前記リセット信号線とを接続するリセットトランジスタとを含み、
    　前記列共有回路は、前記列信号線に接続された増幅回路を含み、
    　前記増幅回路の出力端子は前記リセット信号線に接続されている
    　請求項１に記載の固体撮像装置。
  3. 　前記蓄積容量と、前記検出容量の容量値の合計が、隣接する互いの前記画素内の前記蓄積容量のカップリング容量値よりも１０倍以上に設定されている
    　請求項２に記載の固体撮像装置。
  4. 　前記列共有回路は、さらに、
    　前記増幅回路の入力端子と出力端子との間を短絡あるいは開放するスイッチと、
    　前記増幅回路の前記入力端子と前記列信号線との間、あるいは前記出力端子と前記リセット信号線との間に挿入されたコンデンサとを含み、
    　前記増幅回路は、前記入力端子以外の入力端子を有しない
    　請求項２に記載の固体撮像装置。
  5. 　前記増幅回路は、正入力端子と、前記列信号線に接続された負入力端子とを有し、
    　前記列共有回路は、
    　前記正入力端子と前記負入力端子との間に挿入された正入力スイッチと、
    　前記リセット信号線とリセット電圧源とを接続する電圧源スイッチとを備え、
    　前記正入力スイッチは、前記正入力端子と前記負入力端子とを接続もしくは切断し、
    　前記電圧源スイッチは、リセット電圧源と前記リセット信号線とを接続もしくは切断する
    　請求項２に記載の固体撮像装置。
  6. 　前記光電変換部は有機材料を含み、
    　前記増幅トランジスタと前記リセットトランジスタと前記接続トランジスタは、光が入射される前記光電変換部の面と反対の面側に配置されている
    　請求項２に記載の固体撮像装置。
  7. 　前記一定数の画素は、列共有回路の１つに接続された４個の画素からなる画素グループであり、
    　前記固体撮像装置は、前記画素共有回路の行毎に２本設けられた、前記接続トランジスタの接続および開放を制御するための接続制御信号線を有し、
    　各接続制御信号線は、前記画素グループ中の１つの画素内の前記接続トランジスタのゲートと、列方向に隣接する他の画素グループ中の１つの画素内の前記接続トランジスタのゲート入力とに接続されている
    　請求項２に記載の固体撮像装置。
  8. 　前記固体撮像装置は、
    　前記画素共有回路の行を選択し、選択した行に属する画素共有回路を介して対応する画素のそれぞれから電気信号を出力させる行選択回路と、
    　前記画素共有回路の列に対応する列共有回路を選択し、選択した列共有回路から電気信号を出力させる列選択回路とを備える
    　請求項２に記載の固体撮像装置。
  9. 　前記行選択回路は、全画素共有回路内の前記リセットトランジスタを一時的にオンにし、かつ、前記リセットトランジスタがオンの期間内に全画素内の前記接続トランジスタを一時的にオンにすることによって、全画素同時リセットする
    　請求項８に記載の固体撮像装置。
  10. 　前記行選択回路は、前記全画素同時リセットにおける前記リセットトランジスタがオンの期間内に、全画素内の前記接続トランジスタをオンにした後徐々にオフにする
    　請求項９に記載の固体撮像装置。
  11. 　前記行選択回路は、全画素同時リセットの後、選択した行に属する画素共有回路に対して、前記検出容量のリセットレベル読み出し動作と、当該リセットレベル読み出し動作の後に当該画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号の読み出し動作とを、前記一定数と同じ回数異なる画素に対して繰り返す
    　請求項９に記載の固体撮像装置。
  12. 　前記行選択回路は、前記リセットレベル読み出し動作において、前記リセットトランジスタをオンにした後徐々にオフにする
    　請求項１１に記載の固体撮像装置。
  13. 　前記行選択回路は、選択した行に属する画素共有回路に対して、当該画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号の読み出し動作と、当該電気信号の読み出し動作の後の前記検出容量のリセットレベル読み出し動作とを、前記一定数と同じ回数異なる画素に対して繰り返す
    　請求項８に記載の固体撮像装置。
  14. 　前記行選択回路は、前記リセットレベル読み出し動作において、前記リセットトランジスタをオンにした後徐々にオフにする
    　請求項１３に記載の固体撮像装置。
  15. 　前記行選択回路は、前記電気信号の読み出し動作において１つの前記画素内の接続トランジスタをオンにし、
    　前記リセットレベル読み出し動作の後に当該接続トランジスタを徐々にオフにする
    　請求項１３に記載の固体撮像装置。
  16. 　請求項２に記載の固体撮像装置の駆動方法であって、
    　同じ行に属する画素共有回路内の前記検出容量のリセットレベルを読み出す工程と、
    　画素共有回路に対応する１つの前記画素から前記検出容量に転送された電気信号を読み出す工程とを有し、
    　前記リセットレベルを読み出す工程と前記電気信号を読み出す工程とを、前記一定数と同じ回数異なる画素に対して繰り返し、
    　前記リセットレベルを読み出す工程において、前記列信号線、前記増幅回路および前記リセット信号線を含む負帰還経路を形成するとともに前記リセットトランジスタをオンしたあと徐々にオフする
    　固体撮像装置の駆動方法。
  17. 　前記固体撮像装置の駆動方法は、さらに、
    　前記リセットレベルを読み出す工程および前記電気信号を読み出す工程の前に、画素共有回路内の前記リセットトランジスタを一時的にオンにし、かつ、前記リセットトランジスタがオンの期間内に全画素内の前記接続トランジスタを一時的にオンにすることによって、全画素を同時にリセットする工程を有し、
    　前記リセットレベルの読み出し工程の後に前記電気信号の読み出し工程を行う
    　請求項１６に記載の固体撮像装置の駆動方法。
  18. 　前記固体撮像装置の駆動方法であって、
    　前記電気信号の読み出し工程の後に前記リセットレベルの読み出し工程を行う
    　請求項１６に記載の固体撮像装置の駆動方法。
  19. 　前記一定数の画素は、列共有回路の１つに接続された４個の画素からなる画素グループであり、
    　前記固体撮像装置は、前記画素共有回路の行毎に２本設けられた、前記接続トランジスタの接続および開放を制御するための接続制御信号線を有し、
    　各接続制御信号線は、１つの画素グループ中の１つの画素内の前記接続トランジスタのゲートと、列方向に隣接する他の画素グループ中の１つの画素内の前記接続トランジスタのゲート入力とに接続され、
    　前記電気信号を読み出す工程において、前記１つの画像グループ中の１つの画素から前記検出容量を介して電気信号を読み出し、さらに、前記他の画像グループ中の１つの画素から前記検出容量を介して電気信号を読み出し、
    　前記リセットレベルを読み出す工程において、前記１つの画像グループに対応する画素共有回路中の前記検出容量のリセットレベルを読み出し、さらに、前記他の画像グループに対応する画素共有回路中の前記検出容量のリセットレベルを読み出す
    　請求項１６に記載の固体撮像装置の駆動方法。
  20. 　前記固体撮像装置の駆動方法は、さらに、
    　前記１つの画像グループに対応する画素共有回路中の前記検出容量をリセットし、さらに、前記他の画像グループに対応する画素共有回路中の前記検出容量をリセットするリセット工程を有し、
    　前記リセット工程、前記電気信号を読み出す工程、前記リセットレベルを読み出す工程をこの順で、前記一定数と同じ回数異なる画素に対して繰り返す
    　請求項１９に記載の固体撮像装置の駆動方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055448A (ja) * 2011-09-02 2013-03-21 National Institute Of Information & Communication Technology 光検出装置
WO2014049901A1 (ja) * 2012-09-27 2014-04-03 パナソニック株式会社 固体撮像装置
JP2015207594A (ja) * 2014-04-17 2015-11-19 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2016019157A (ja) * 2014-07-08 2016-02-01 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
CN109996016A (zh) * 2013-07-25 2019-07-09 索尼公司 成像器件和电子设备
WO2021162017A1 (ja) * 2020-02-14 2021-08-19 ヌヴォトンテクノロジージャパン株式会社 固体撮像装置

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6183718B2 (ja) * 2012-06-25 2017-08-23 パナソニックＩｐマネジメント株式会社 固体撮像装置
CN104380467B (zh) * 2012-06-27 2017-11-17 松下知识产权经营株式会社 固体摄像装置
US9293500B2 (en) 2013-03-01 2016-03-22 Apple Inc. Exposure control for image sensors
US9276031B2 (en) 2013-03-04 2016-03-01 Apple Inc. Photodiode with different electric potential regions for image sensors
US9741754B2 (en) 2013-03-06 2017-08-22 Apple Inc. Charge transfer circuit with storage nodes in image sensors
US9549099B2 (en) 2013-03-12 2017-01-17 Apple Inc. Hybrid image sensor
US9319611B2 (en) 2013-03-14 2016-04-19 Apple Inc. Image sensor with flexible pixel summing
US9596423B1 (en) 2013-11-21 2017-03-14 Apple Inc. Charge summing in an image sensor
US9596420B2 (en) 2013-12-05 2017-03-14 Apple Inc. Image sensor having pixels with different integration periods
US9473706B2 (en) 2013-12-09 2016-10-18 Apple Inc. Image sensor flicker detection
US10285626B1 (en) 2014-02-14 2019-05-14 Apple Inc. Activity identification using an optical heart rate monitor
US9277144B2 (en) 2014-03-12 2016-03-01 Apple Inc. System and method for estimating an ambient light condition using an image sensor and field-of-view compensation
US9584743B1 (en) 2014-03-13 2017-02-28 Apple Inc. Image sensor with auto-focus and pixel cross-talk compensation
US9538106B2 (en) 2014-04-25 2017-01-03 Apple Inc. Image sensor having a uniform digital power signature
US9686485B2 (en) 2014-05-30 2017-06-20 Apple Inc. Pixel binning in an image sensor
CN104064143B (zh) * 2014-06-13 2017-02-08 上海天马有机发光显示技术有限公司 一种有机发光二极管像素驱动电路及显示装置
US9967501B2 (en) 2014-10-08 2018-05-08 Panasonic Intellectual Property Management Co., Ltd. Imaging device
CN111901540B (zh) * 2014-12-26 2023-05-23 松下知识产权经营株式会社 摄像装置
EP3258492A4 (en) * 2015-02-10 2018-11-21 Olympus Corporation Image-capture element
JP6555609B2 (ja) * 2015-04-24 2019-08-07 Ｔｉａｎｍａ Ｊａｐａｎ株式会社 イメージセンサ
FR3039319B1 (fr) * 2015-07-24 2018-06-15 Pyxalis Capteur d'image a pixels actifs avec fonctionnement en mode d'obturateur global, soustraction du bruit de reinitialisation et lecture non destructive
CN107018289B (zh) * 2016-01-22 2021-01-19 松下知识产权经营株式会社 摄像装置
JP6782431B2 (ja) * 2016-01-22 2020-11-11 パナソニックＩｐマネジメント株式会社 撮像装置
CN112788224B (zh) 2016-01-29 2023-04-04 松下知识产权经营株式会社 摄像装置
US10313610B2 (en) * 2016-04-14 2019-06-04 Qualcomm Incorporated Image sensors with dynamic pixel binning
US10313609B2 (en) * 2016-04-14 2019-06-04 Qualcomm Incorporated Image sensors having pixel-binning with configurable shared floating diffusion
US9912883B1 (en) 2016-05-10 2018-03-06 Apple Inc. Image sensor with calibrated column analog-to-digital converters
WO2018003012A1 (ja) * 2016-06-28 2018-01-04 オリンパス株式会社 固体撮像装置
EP3516692B1 (en) 2016-09-23 2022-02-16 Apple Inc. Stacked backside illuminated spad array
JP6886267B2 (ja) * 2016-10-13 2021-06-16 ソニーセミコンダクタソリューションズ株式会社 撮像素子および撮像装置
US10355051B2 (en) 2016-11-28 2019-07-16 Samsung Electronics Co., Ltd. Semiconductor device
CN110235024B (zh) 2017-01-25 2022-10-28 苹果公司 具有调制灵敏度的spad检测器
US10656251B1 (en) 2017-01-25 2020-05-19 Apple Inc. Signal acquisition in a SPAD detector
US10962628B1 (en) 2017-01-26 2021-03-30 Apple Inc. Spatial temporal weighting in a SPAD detector
JP6815890B2 (ja) 2017-02-22 2021-01-20 キヤノン株式会社 撮像装置、撮像システム、および、移動体
US10622538B2 (en) 2017-07-18 2020-04-14 Apple Inc. Techniques for providing a haptic output and sensing a haptic input using a piezoelectric body
US10440301B2 (en) 2017-09-08 2019-10-08 Apple Inc. Image capture device, pixel, and method providing improved phase detection auto-focus performance
JP6485676B1 (ja) * 2017-09-14 2019-03-20 パナソニックＩｐマネジメント株式会社 固体撮像装置、及びそれを備える撮像装置
JP6485675B1 (ja) * 2017-09-14 2019-03-20 パナソニックＩｐマネジメント株式会社 固体撮像装置、及びそれを備える撮像装置
US11019294B2 (en) 2018-07-18 2021-05-25 Apple Inc. Seamless readout mode transitions in image sensors
US10848693B2 (en) 2018-07-18 2020-11-24 Apple Inc. Image flare detection using asymmetric pixels
KR20200144405A (ko) 2019-06-18 2020-12-29 삼성전자주식회사 픽셀 어레이 및 이미지 센서
CN110366040B (zh) * 2019-07-26 2023-01-20 Tcl王牌电器(惠州)有限公司 电视出厂复位方法、装置、计算机可读存储介质及系统
US11563910B2 (en) 2020-08-04 2023-01-24 Apple Inc. Image capture devices having phase detection auto-focus pixels
US11546532B1 (en) 2021-03-16 2023-01-03 Apple Inc. Dynamic correlated double sampling for noise rejection in image sensors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10281870A (ja) * 1997-02-04 1998-10-23 Matsushita Electron Corp 物理量分布検知半導体装置およびその駆動方法
JP2005110275A (ja) * 2003-09-30 2005-04-21 Texas Instruments Inc 電荷検出装置
JP2007082063A (ja) * 2005-09-16 2007-03-29 Fujifilm Corp 固体撮像素子
JP2007508740A (ja) * 2003-09-30 2007-04-05 アルタセンズ インコーポレイテッド イメージセンサ用の低雑音ｃｍｏｓ増幅器
JP2010283629A (ja) * 2009-06-05 2010-12-16 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5850030B2 (ja) 1979-03-08 1983-11-08 日本放送協会 光電変換装置およびそれを用いた固体撮像板
JPS5850030A (ja) 1981-09-21 1983-03-24 Mitsubishi Electric Corp 電子計算機システムの電源制御装置
JP3008657B2 (ja) 1992-03-04 2000-02-14 ソニー株式会社 増幅型固体撮像装置
US5953060A (en) * 1995-10-31 1999-09-14 Imec Vzw Method for reducing fixed pattern noise in solid state imaging devices
US6469740B1 (en) * 1997-02-04 2002-10-22 Matsushita Electric Industrial Co., Ltd. Physical quantity distribution sensor and method for driving the same
JP4397105B2 (ja) * 1999-06-28 2010-01-13 富士通株式会社 固体撮像装置
US6777660B1 (en) 2002-02-04 2004-08-17 Smal Technologies CMOS active pixel with reset noise reduction
US6982403B2 (en) * 2002-03-27 2006-01-03 Omnivision Technologies, Inc. Method and apparatus kTC noise cancelling in a linear CMOS image sensor
US7176438B2 (en) * 2003-04-11 2007-02-13 Canesta, Inc. Method and system to differentially enhance sensor dynamic range using enhanced common mode reset
KR100559451B1 (ko) 2003-09-17 2006-03-10 한국과학기술원 Ｃｍｏｓ 이미지센서
US7183531B2 (en) * 2004-03-31 2007-02-27 Micron Technology, Inc. Amplification with feedback capacitance for photodetector signals
KR100674963B1 (ko) * 2005-03-09 2007-01-26 삼성전자주식회사 컬럼간 아날로그 신호 합을 이용하여 서브 샘플링을 지원하는 고체 촬상 소자 및 방법
JP2007060350A (ja) 2005-08-25 2007-03-08 Matsushita Electric Ind Co Ltd イメージセンサ
JP4655898B2 (ja) 2005-11-15 2011-03-23 日本ビクター株式会社 固体撮像装置
JP5292787B2 (ja) 2007-11-30 2013-09-18 ソニー株式会社 固体撮像装置及びカメラ
JP5251412B2 (ja) * 2008-10-09 2013-07-31 ソニー株式会社 固体撮像素子およびその駆動方法、並びにカメラシステム
JP4444371B1 (ja) 2009-09-01 2010-03-31 富士フイルム株式会社 撮像素子及び撮像装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10281870A (ja) * 1997-02-04 1998-10-23 Matsushita Electron Corp 物理量分布検知半導体装置およびその駆動方法
JP2005110275A (ja) * 2003-09-30 2005-04-21 Texas Instruments Inc 電荷検出装置
JP2007508740A (ja) * 2003-09-30 2007-04-05 アルタセンズ インコーポレイテッド イメージセンサ用の低雑音ｃｍｏｓ増幅器
JP2007082063A (ja) * 2005-09-16 2007-03-29 Fujifilm Corp 固体撮像素子
JP2010283629A (ja) * 2009-06-05 2010-12-16 Sony Corp 固体撮像装置、固体撮像装置の駆動方法および電子機器

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013055448A (ja) * 2011-09-02 2013-03-21 National Institute Of Information & Communication Technology 光検出装置
WO2014049901A1 (ja) * 2012-09-27 2014-04-03 パナソニック株式会社 固体撮像装置
CN104662893A (zh) * 2012-09-27 2015-05-27 松下知识产权经营株式会社 固体摄像装置
JPWO2014049901A1 (ja) * 2012-09-27 2016-08-22 パナソニックＩｐマネジメント株式会社 固体撮像装置
CN109996016A (zh) * 2013-07-25 2019-07-09 索尼公司 成像器件和电子设备
CN109996016B (zh) * 2013-07-25 2022-01-11 索尼公司 成像器件和电子设备
JP2015207594A (ja) * 2014-04-17 2015-11-19 パナソニックＩｐマネジメント株式会社 固体撮像装置
JP2016019157A (ja) * 2014-07-08 2016-02-01 キヤノン株式会社 撮像装置及びその制御方法、プログラム、記憶媒体
WO2021162017A1 (ja) * 2020-02-14 2021-08-19 ヌヴォトンテクノロジージャパン株式会社 固体撮像装置
US11711637B2 (en) 2020-02-14 2023-07-25 Nuvoton Technology Corporation Japan Solid-state imaging device

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