WO2018003012A1 - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
WO2018003012A1
WO2018003012A1 PCT/JP2016/069125 JP2016069125W WO2018003012A1 WO 2018003012 A1 WO2018003012 A1 WO 2018003012A1 JP 2016069125 W JP2016069125 W JP 2016069125W WO 2018003012 A1 WO2018003012 A1 WO 2018003012A1
Authority
WO
WIPO (PCT)
Prior art keywords
wiring
pixel
reset
readout
photodiodes
Prior art date
Application number
PCT/JP2016/069125
Other languages
English (en)
French (fr)
Inventor
小林　賢司
Original Assignee
オリンパス株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by オリンパス株式会社 filed Critical オリンパス株式会社
Priority to JP2018524619A priority Critical patent/JPWO2018003012A1/ja
Priority to PCT/JP2016/069125 priority patent/WO2018003012A1/ja
Publication of WO2018003012A1 publication Critical patent/WO2018003012A1/ja
Priority to US16/227,305 priority patent/US10700109B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14641—Electronic components shared by two or more pixel-elements, e.g. one amplifier shared by two pixel elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/778—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising amplifiers shared between a plurality of pixels, i.e. at least one part of the amplifier must be on the sensor array itself

Definitions

  • the present invention relates to a solid-state imaging device, and more particularly to a pixel layout in a MOS type solid-state imaging device.
  • MOS-type solid-state imaging devices using MOS image sensors such as CMOS (Complementary Metal Oxide Semiconductor), and solid-state imaging devices (CCDs) using CCD (Charge Coupled Device) image sensors.
  • CMOS Complementary Metal Oxide Semiconductor
  • CCD Charge Coupled Device
  • Type solid-state imaging device MOS-type solid-state imaging devices have a low power supply voltage and are advantageous from the viewpoint of power consumption, and are therefore often mounted on mobile devices such as camera-equipped mobile phones and PDAs (Personal Digital Assistants).
  • a plurality of pixels including a photodiode (PD) serving as a photoelectric conversion unit and a pixel transistor are arranged in a two-dimensional array to constitute a pixel array unit.
  • a so-called multiple pixel sharing structure in which a part of a pixel transistor is shared by a plurality of pixels has been proposed in order to suppress the area occupied by the pixel transistor per pixel ( For example, Patent Document 1).
  • FIG. 12 is a diagram illustrating a layout of pixel sharing units in the pixel array unit of the solid-state imaging device according to the conventional technique (Patent Document 1).
  • the pixel array unit is configured by arranging a plurality of pixel sharing units 21 in a two-dimensional array.
  • One pixel sharing unit 21 is composed of photodiodes PD1 to PD8 of 8 pixels of 4 ⁇ 2 pixels.
  • the pixel sharing unit 21 includes a first pixel unit 23, a second pixel unit 25, readout transistors Tr11 to Tr18, a reset transistor Tr2, an amplification transistor Tr3, readout wirings 261 to 268, and a reset wiring 27. Connection wiring 28, power supply wiring 29, vertical signal line 35, and power supply wiring 36.
  • the amplification transistor Tr3 includes a source region 31S, a drain region 31D, and an amplification gate electrode 32.
  • the reset transistor Tr2 includes a source region 33S, a drain region 33D, and a reset gate electrode (not shown).
  • the first pixel unit 23 includes photodiodes PD1 to PD4, readout gate electrodes 221 to 224, and a floating diffusion FD1.
  • Each of the read transistors Tr11 to Tr14 includes each of the photodiodes PD1 to PD4, the floating diffusion FD1, and each of the read gate electrodes 221 to 224.
  • the first pixel unit 23 four photodiodes PD1 to PD4 having a substantially rectangular shape are arranged at a required interval, for example, 2 ⁇ 2 in the vertical and horizontal directions.
  • the floating diffusion FD1 is disposed in a central region surrounded by the four photodiodes PD1 to PD4.
  • Each of the read gate electrodes 221 to 224 is arranged on the corner portion side where the four photodiodes PD1 to PD4 face each other so as to be in contact with the floating diffusion FD1.
  • Each of the readout gate electrodes 221 to 224 has a substantially triangular shape or a substantially trapezoidal shape.
  • the read gate electrode 221 is arranged so that the bottom side is located on the photodiode PD1 side and the top side is located on the floating diffusion FD1 side. The same applies to the read gate electrodes 222 to 224.
  • the four read gate electrodes 221 to 224 have the same shape and are arranged symmetrically around the floating diffusion FD1.
  • the second pixel unit 25 includes photodiodes PD5 to PD8, readout gate electrodes 225 to 228, and a floating diffusion FD2.
  • Each of the read transistors Tr15 to Tr18 includes a photodiode PD5 to PD8, a floating diffusion FD2, and each of read gate electrodes 225 to 228.
  • the second pixel unit 25 four substantially rectangular photodiodes PD5 to PD8 are arranged at a required interval, for example, 2 ⁇ 2 horizontally at equal intervals.
  • the floating diffusion FD2 is disposed in a central region surrounded by the four photodiodes PD5 to PD8.
  • Each of the read gate electrodes 225 to 228 is disposed on the corner portion side where the four photodiodes PD5 to PD8 face each other so as to be in contact with the floating diffusion FD2.
  • Each of the readout gate electrodes 225 to 228 has a substantially triangular shape or a substantially trapezoidal shape.
  • the read gate electrode 225 is arranged so that the bottom side is located on the photodiode PD5 side and the top side is located on the floating diffusion FD2 side. The same applies to the read gate electrodes 226 to 228.
  • the four read gate electrodes 225 to 228 have the same shape and are arranged symmetrically around the floating diffusion FD2.
  • Each of the readout wirings 261 to 268 is connected to each of the readout gate electrodes 221 to 228 of each of the readout transistors Tr11 to Tr18, and is formed such that an independent readout pulse is applied and controlled independently.
  • the gaps between the wirings are set to be equal to or less than the diffraction limit.
  • the reset wiring 27 is connected to a reset gate electrode (not shown) of the reset transistor Tr2, and is configured to apply a reset pulse.
  • connection wiring 28 is connected to the floating diffusion FD1, the floating diffusion FD2, the source region 33S of the reset transistor Tr2, and the amplification gate electrode 32 of the amplification transistor Tr3.
  • the power supply wiring 29 is connected to the drain region 33D of the reset transistor Tr2.
  • the vertical signal line 35 is connected to the source region 31S of the amplification transistor Tr3.
  • the power supply wiring 36 is connected to the drain region 31D of the amplification transistor Tr3.
  • the reset transistor Tr2 is disposed in a region between the photodiodes PD1 and PD2 in the upper center of the first pixel unit 23.
  • the drain region 33D is disposed on the upper side and the source region 33S is disposed on the lower side across the reset gate electrode (not shown).
  • the amplification transistor Tr3 is disposed between the first pixel unit 23 and the second pixel unit 25.
  • the amplification transistor Tr3 includes an amplification gate electrode 32 having a long gate length in the lateral direction, and a source region 31S and a drain region 31D located at both ends of the amplification gate electrode 32.
  • the length of the amplification gate electrode 32 in the gate length direction is formed longer than the width of one pixel pitch.
  • the length of the amplification gate electrode 32 is formed so as to be approximately the same as the length in the lateral direction of the two photodiodes PD1 and PD2, that is, a size close to a two-pixel pitch.
  • a parasitic capacitance exists between the connection wiring and the other wiring.
  • This parasitic capacitance causes noise due to variations in the transfer characteristics of the wiring when signals are read from the photodiode to the floating diffusion, leading to degradation of image quality.
  • the parasitic capacitance existing in the overlapping region between the connection wiring and the readout wiring for controlling the readout from each photodiode to the floating diffusion has a great influence on the variation in transfer characteristics generated at the time of signal readout.
  • connection wiring 28 and each of the readout wirings 261 to 266 are overlapped in plan view, while the connection wiring 28 and the readout wiring 267 are overlapped. And 268 have no overlap.
  • a control pulse is applied to one of the readout wirings 261 to 266.
  • the control pulse affects the output level of electric charges through the parasitic capacitance existing in the overlapping region between the connection wiring 28 and the readout wirings 261 to 266.
  • the output levels differ between the photodiodes PD1 to PD6 and the photodiodes PD7 and PD8. That is, a step is generated in the outputs from the photodiodes PD1 to PD6 and the photodiodes PD7 and PD8, thereby generating horizontal streak-like fixed pattern noise (FPN), which causes deterioration in image quality.
  • FPN horizontal streak-like fixed pattern noise
  • the present invention has been made to solve the above-described problem, and an object of the present invention is to provide a solid-state imaging device capable of suppressing deterioration in image quality even when a parasitic capacitance exists between a connection wiring and another wiring.
  • the solid-state imaging device includes a plurality of photodiodes that accumulate electric charges according to an incident light amount, a floating diffusion shared by the plurality of photodiodes, and each of the plurality of photodiodes.
  • a plurality of pixel units each having a plurality of readout transistors for reading out the charges accumulated in each photodiode to the floating diffusion, and a reset transistor and an amplification transistor shared by the plurality of pixel units
  • a pixel sharing unit including a plurality of readout wirings connected to each of the readout gate electrodes of the plurality of readout transistors and a connection wiring connecting the plurality of floating diffusions included in each of the plurality of pixel units; And before In the pixel sharing unit, the connection wiring and each of the plurality of readout wirings are arranged so as to have overlapping regions in plan view, and parasitic capacitances generated in the plurality of overlapping regions are substantially equal. Further, the connection wiring and the plurality of readout wirings are arranged.
  • connection wiring and the plurality of readout wirings may be arranged so that the areas of the plurality of overlapping regions are substantially equal.
  • the plurality of floating diffusions included in the pixel sharing unit and the reset transistor are arranged on a straight line. All of the plurality of overlapping regions may be disposed between the reset transistor connected by the connection wiring and the floating diffusion disposed farthest from the reset transistor.
  • the reset wiring connected to the reset gate electrode of the reset transistor and the connection wiring are in plan view.
  • the arrangement may be such that there is no overlapping region.
  • the pixel sharing unit includes the plurality of photodiodes arranged in 2 rows and 2 columns, and 2 rows and 2 columns.
  • Two pixel units including one floating diffusion arranged in the center of the plurality of photodiodes arranged in a row may be arranged side by side in the column direction.
  • the area of the overlapping region of the connection wiring and the readout wiring for controlling readout from each photodiode to the floating diffusion can be made substantially the same.
  • all the parasitic capacitances between the connection wiring and the readout wiring are almost the same, and the influence of the readout control pulse via the parasitic capacitance on the output level of each photodiode becomes almost uniform. Therefore, the influence of the parasitic capacitance on all the pixels is made uniform, the transfer characteristics of the wiring in all the pixels are made uniform, and noise due to variations in the transfer characteristics of the wiring can be suppressed. Thereby, the fixed pattern noise of a subject is eliminated.
  • 1 is a block diagram illustrating a schematic configuration of a digital camera including a solid-state imaging device according to an embodiment of the present invention.
  • 1 is a block diagram illustrating a schematic configuration of a solid-state imaging device according to an embodiment of the present invention. It is a figure which shows the pixel layout structure in the pixel sharing unit of the solid-state imaging device concerning the 1st Embodiment of this invention.
  • 3 is a timing chart for illustrating the operation of the pixels in the pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention.
  • 1 is a circuit diagram of a pixel sharing unit of a solid-state imaging device according to a first embodiment of the present invention.
  • FIG. 6 is a timing chart showing changes in the potential of the FD node when the transferred signal charge is small in the pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention. It is a figure which shows the pixel layout structure in the pixel sharing unit of the solid-state imaging device which concerns on the modification 1 of the 1st Embodiment of this invention. It is a figure which shows the pixel layout structure in the pixel sharing unit of the solid-state imaging device which concerns on the modification 2 of the 1st Embodiment of this invention. It is a figure which shows the pixel layout structure in the pixel sharing unit of the solid-state imaging device which concerns on the 2nd Embodiment of this invention.
  • FIG. 6 is a timing chart showing a change in potential of an FD node when a reset transistor is switched from an on state to an off state in a pixel sharing unit of a solid-state imaging device according to a second embodiment of the present invention. It is a figure which shows the pixel layout structure in the pixel sharing unit of the solid-state imaging device concerning the 3rd Embodiment of this invention. It is a figure which shows the layout of the pixel sharing unit in the pixel array part of the solid-state imaging device concerning a prior art.
  • FIG. 1 is a block diagram showing a schematic configuration of a digital camera 7 including a solid-state imaging device 1 according to an embodiment of the present invention.
  • the digital camera 7 includes a solid-state imaging device 1, a lens unit 2, an image signal processing device 3, a recording device 4, a camera control device 5, and a display device 6.
  • the lens unit 2 is driven and controlled by the camera control device 5 such as zoom, focus, and diaphragm, and forms a subject image on the solid-state imaging device 1.
  • the solid-state imaging device 1 is a MOS type solid-state imaging device, and is driven and controlled by the camera control device 5 to convert subject light incident on the solid-state imaging device 1 through the lens unit 2 into an image signal.
  • the image signal processing device 3 is controlled by the camera control device 5 and performs processing such as signal amplification, conversion into image data, various corrections, and image data compression for the image signal output from the solid-state imaging device 1. I do.
  • the recording device 4 is a detachable recording medium such as a semiconductor memory, and is driven and controlled by the camera control device 5 to record or read image data.
  • the camera control device 5 is a control device that controls the entire digital camera 7, and controls the solid-state imaging device 1, the lens unit unit 2, the image signal processing device 3, and the recording device 4.
  • the display device 6 is a display device such as a liquid crystal that displays an image based on image data imaged on the solid-state imaging device 1 and processed by the image signal processing device 3 or image data read from the recording device 4. .
  • FIG. 2 is a block diagram showing a schematic configuration of the solid-state imaging device 1 according to the embodiment of the present invention.
  • the solid-state imaging device 1 includes a vertical readout circuit 10, a horizontal readout circuit 20, a pixel array unit 30, a column signal processing circuit 50, and an output amplifier 70.
  • the pixel array unit 30 has a plurality of pixel sharing units 40 arranged in a matrix.
  • the pixel array unit 30 includes 12 pixel sharing units 40 of 3 ⁇ 4 in the vertical direction.
  • Each of the pixel sharing units 40 includes a plurality of pixels.
  • the pixel includes a photodiode and a plurality of pixel transistors (so-called MOS transistors).
  • the plurality of pixel transistors can be constituted by three transistors, for example, a transfer transistor, a reset transistor, and an amplification transistor.
  • a selection transistor may be added to configure the transistor with four transistors.
  • a plurality of pixel sharing units 40 arranged in the same row are connected to the vertical readout circuit 10 by a single control signal line 80.
  • four pixel sharing units arranged in the same row are connected to the vertical readout circuit 10 by one control signal line 80.
  • the plurality of pixel sharing units 40 arranged in the same column are connected to the column signal processing circuit 50 by one vertical signal line 90.
  • three pixel sharing units 40 arranged in the same column are connected to the column signal processing circuit 50 by one vertical signal line 90.
  • the vertical readout circuit 10 controls each pixel sharing unit 40 via the control signal line 80 and outputs each pixel signal of the pixel sharing unit 40 to the vertical signal line 90. That is, the vertical readout circuit 10 outputs a control signal for controlling the pixel sharing unit 40 for each row of the pixel sharing unit 40 via the control signal line 80.
  • the pixel sharing unit 40 converts incident subject light into a pixel signal, and outputs a pixel signal corresponding to the incident subject light to the vertical signal line 90 in accordance with a control signal input from the vertical readout circuit 10.
  • the column signal processing circuit 50 is provided so as to correspond to a plurality of pixel sharing units 40 arranged in the same column, and includes a plurality of pixel sharing units 40 arranged in the same column and one vertical signal line 90. It is connected.
  • each of the column signal processing circuits 50 is provided so as to correspond to three pixel sharing units 40 arranged in the same column, and three pixel sharing units arranged in the same column. 40 and one vertical signal line 90.
  • four column signal processing circuits 50 are provided.
  • Each of the column signal processing circuits 50 receives the pixel signal output from the corresponding one column of pixel sharing units 40 via the vertical signal line 90.
  • Each column signal processing circuit 50 is connected to a horizontal signal line 60.
  • the column signal processing circuit 50 performs processing for suppressing noise on the pixel signal received from the corresponding pixel sharing unit 40 of one column via the vertical signal line 90 according to control from the horizontal readout circuit 20, Signal processing such as (Correlated Double Sampling) processing is performed, and an output signal is output to the horizontal signal line 60.
  • an arrow from the horizontal readout circuit 20 to the column signal processing circuit 50 indicates that the horizontal readout circuit 20 controls the column signal processing circuit 50.
  • the horizontal readout circuit 20 controls each of the column signal processing circuits 50 arranged in each column and outputs an output signal obtained by performing signal processing on the pixel signal to the horizontal signal line 60.
  • the output amplifier 70 amplifies the output signal output from the column signal processing circuit 50 via the horizontal signal line 60 and outputs it to the outside of the solid-state imaging device 1.
  • FIG. 3 is a diagram showing a pixel layout configuration in the pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention.
  • the pixel array unit 30 includes a plurality of pixel sharing units 40 arranged in a matrix, and each pixel sharing unit 40 includes a plurality of pixels.
  • one pixel sharing unit 40 is composed of photodiodes PD1 to PD8 of 8 pixels of 4 ⁇ 2 in the vertical direction.
  • FIG. 3 is a diagram showing a main part of the pixel layout configuration in one pixel sharing unit 40, and is a diagram showing only a part of the configuration for explanation.
  • the wiring is composed of three wiring layers.
  • 3B to 3D are exploded views for understanding the patterns from the first layer to the third layer of the wiring in the pixel sharing unit 40.
  • FIG. (3b) is the first layer (first top) of the wiring
  • (3c) is the second layer of wiring
  • (3d) is the third layer (first lower) of the wiring viewed from above. is there.
  • the pixel sharing unit 40 includes a first pixel unit, a second pixel unit, a reset transistor Tr200, an amplification transistor Tr300, and a selection transistor Tr400.
  • a first pixel unit and two second pixel units are arranged in the column direction.
  • the first pixel unit has four photodiodes PD1 to PD4 of 2 ⁇ 2 (2 rows and 2 columns), read gate electrodes 101G to 104G, a floating diffusion FD1, and read transistors Tr101 to Tr104.
  • the second pixel unit includes four photodiodes PD5 to PD8 of vertical 2 ⁇ horizontal 2 (2 rows and 2 columns), readout gate electrodes 105G to 108G, a floating diffusion FD2, and readout transistors Tr105 to Tr108.
  • the photodiode photodiodes PD1 to PD8 store signal charges generated by photoelectrically converting incident light.
  • Each of the photodiodes PD1 to PD8 has a substantially quadrangular shape, and is arranged 4 ⁇ 2 horizontally at a required interval, for example, equally spaced vertically and horizontally.
  • Each of the read transistors Tr101 to Tr108 is provided corresponding to each of the photodiodes PD1 to PD8.
  • Each of the read transistors Tr101 to Tr108 applies a pulse through each of the read wirings 101L to 108L based on each of the read control signals ⁇ TX1 to ⁇ TX8 from the vertical read circuit 10, thereby causing the photodiodes PD1 to PD8 to The signal charge accumulated in each is transferred to the floating diffusions FD1 and FD2.
  • the reset transistor Tr200 includes a source electrode 200S, a drain electrode 200D, and a gate electrode 200G.
  • the reset transistor Tr200 is arranged in a region between the photodiodes PD3 and PD4 and the photodiodes PD5 and PD6 in the center of the pixel sharing unit 40.
  • the reset transistor Tr200 applies a pulse through the reset wiring 200L based on the reset control signal ⁇ RST from the vertical read circuit 10, thereby causing the signal charges accumulated in the photodiodes PD1 to PD8 and the floating diffusions FD1 and FD2 to be applied.
  • the signal charge accumulated in the signal is reset with the power supply voltage VDD via the power supply wiring VL.
  • the amplification transistor Tr300 includes a source electrode 300S, a drain electrode 300D, and a gate electrode 300G.
  • the amplification transistor Tr300 is arranged in a region between the power supply wiring VL and the vertical signal line 90 above the photodiodes PD1 and PD2 above the pixel sharing unit 40.
  • the amplification transistor Tr300 outputs an amplification signal corresponding to the signal charge transferred to the floating diffusions FD1 and FD2 from the source electrode 300S.
  • the selection transistor Tr400 includes a source electrode 400S, a drain electrode 400D, and a gate electrode 400G.
  • the selection transistor Tr400 is disposed in a region between the amplification transistor Tr300 and the vertical signal line 90 above the photodiodes PD1 and PD2 above the pixel sharing unit 40.
  • the source electrode 400S of the selection transistor Tr400 is connected to the drain electrode 300D of the amplification transistor Tr300.
  • the selection transistor Tr400 applies a pulse through the selection wiring 400L based on the selection control signal ⁇ SEL from the vertical readout circuit 10, thereby causing the pixel signal output from the source 300S of the amplification transistor Tr300 to be applied to the vertical signal line 90. read out.
  • the floating diffusion FD1 is arranged in a central region surrounded by four photodiodes PD1 to PD4.
  • the floating diffusion FD1 converts the signal charges transferred from the photodiodes PD1 to PD4 into a voltage, and outputs the voltage to the gate electrode 300G of the amplification transistor Tr300 via the connection wiring FDL.
  • the floating diffusion FD2 is arranged in a central region surrounded by four photodiodes PD5 to PD8.
  • the floating diffusion FD2 converts the signal charges transferred from the photodiodes PD5 to PD8 into a voltage, and outputs the voltage to the gate electrode 300G of the amplification transistor Tr300 via the connection wiring FDL.
  • connection wiring FDL is wired vertically in the center of the pixel sharing unit 40 in the first layer of the wiring.
  • the connection wiring FDL electrically connects the floating diffusions FD1 and FD2, the gate electrode 300G of the amplification transistor, and the source electrode 300S of the reset transistor.
  • the connection wiring FDL extends to the lower part of the photodiodes PD7 and PD8, and is arranged so as to form overlapping regions 101KS to 108KS with each of the readout wirings 101L to 108L. . Further, the connection wiring FDL forms an overlapping region 200KS with the reset wiring 200L.
  • the substrate potential supply wiring GL is wired in the horizontal direction below the pixel sharing unit 40 in the third layer of the wiring.
  • the substrate potential supply wiring GL supplies a substrate potential (ground potential) GND to each transistor in the pixel.
  • Each of the readout wirings 101L to 108L is wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring.
  • Each of the read wirings 101L to 108L is connected to each of the read gate electrodes 101G to 108G of each of the read transistors Tr101 to Tr108, and is formed such that an independent read pulse is applied and controlled independently.
  • the reset wiring 200L is connected to the gate electrode 200G of the reset transistor Tr200 and is configured to be applied with a reset pulse.
  • the selection wiring 400L is disposed so as to overlap the selection transistor Tr400, and is connected to the gate electrode 400G of the selection transistor Tr400.
  • the readout wirings 101L to 108L, the reset wiring 200L, and the selection wiring 400L are wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring, and are arranged almost evenly so that the distance between the wirings is as large as possible. Is done.
  • the power supply wiring VL is wired vertically on the left side of the pixel sharing unit 40 in the first layer of the wiring, and is connected to the drain region 200D of the reset transistor Tr200 and the source region 300S of the amplification transistor Tr300.
  • the vertical signal line 90 is wired in the vertical direction on the right side of the pixel sharing unit 40 in the first layer of the wiring, and is connected to the drain electrode 400D of the selection transistor Tr400.
  • FIG. 4 is a timing chart for illustrating the operation of the pixels in the pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention.
  • the vertical axis in FIG. 4 indicates the pulse of each signal (ON / OFF state), and the horizontal axis in FIG. 4 indicates time.
  • 4 are read control signals ⁇ TX1 to ⁇ TX8 output from the vertical read circuit 10, the reset control signal ⁇ RST output from the vertical read circuit 10, and the vertical read circuit 10 in order from the top.
  • the selection control signal ⁇ SEL is read control signals ⁇ TX1 to ⁇ TX8 output from the vertical read circuit 10
  • the reset control signal ⁇ RST output from the vertical read circuit 10 in order from the top.
  • the selection control signal ⁇ SEL The selection control signal ⁇ SEL.
  • ⁇ TX1 to ⁇ TX8 mean control pulses supplied to the read wirings 101L to 108L
  • ⁇ RST means a control pulse supplied to the reset wiring 200L
  • ⁇ SEL means a control pulse supplied to the selection wiring 400L.
  • the reset period T1 is a period during which signal charges accumulated in the photodiodes PD1 to PD8 are reset.
  • the reset control signal ⁇ RST is in the ON state
  • the reset transistor Tr200 is in the ON state.
  • Pulses are sequentially applied to the transfer transistors Tr101 to Tr108 by the read control signals ⁇ TX1 to ⁇ TX8.
  • the pulse width is, for example, 1 microsecond ( ⁇ s)
  • the reset period T1 is, for example, 16 microseconds ( ⁇ s).
  • the readout period T2 is a period in which the readout operation of the pixel sharing unit 40 is started after a predetermined period (after an arbitrary exposure time) after the reset period T1 ends. After a certain period from the reset operation (after an arbitrary exposure time), the selection control signal ⁇ SEL is turned on, and the output of the pixel sharing unit 40 is electrically connected to the vertical signal line 90 via the selection transistor Tr400, and the column It is selected as an input to the signal processing circuit 50.
  • the pulse width is, for example, 1 microsecond ( ⁇ s)
  • the readout period T2 is, for example, 16 microseconds ( ⁇ s).
  • the reset transistor Tr200 is turned on, and the floating diffusions FD1 and FD2 are reset. After the reset transistor Tr200 is turned off, the reset signal is read out to the vertical signal line 90.
  • the read transistor Tr101 is turned on, and the signal charges accumulated in the photodiode PD1 are transferred to the floating diffusions FD1 and FD2.
  • the readout transistor Tr101 is turned off, the pixel signal is read out to the vertical signal line 90. Thereafter, noise suppression processing of the pixel signal is performed based on the reset signal read by the column signal processing circuit 50.
  • the above operation is performed in the same manner for the photodiodes PD2 to PD8, and the readout operation of the pixel sharing unit 40 is completed when the operations of the photodiodes PD1 to PD8 are completed.
  • FIG. 5 is a circuit diagram of a pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 5 conceptually shows a circuit diagram of each configuration of the pixel sharing unit in the layout diagram of FIG. 3, and the same components as those in FIG. 3 are denoted by the same reference numerals.
  • the overlapping areas 101KS to 108KS in FIG. 3 are expressed as capacities in FIG. Specifically, the parasitic capacitance caused by the overlapping region 101KS of the readout wiring 101L and the connection wiring FDL in FIG. 3 is expressed as a capacitance 101KS in FIG. The same applies to the overlapping regions 102KS to 108KS.
  • FIG. 6 is a timing chart showing changes in the potential of the FD node when the signal charge to be transferred is small in the pixel sharing unit of the solid-state imaging device according to the first embodiment of the present invention.
  • the vertical axis in FIG. 6 indicates the magnitude of the potential, and the horizontal axis in FIG. 6 indicates time.
  • FIG. 6 illustrates the movement of the potential of the read control signal ⁇ TX1 and the movement of the potential Vfd of the FD node when the read gate electrode 101G is turned on / off.
  • the readout gate electrode 101G is turned on, the potential of the readout control signal ⁇ TX1 rises, and accordingly, the potential Vfd of the FD node rises.
  • the read gate electrode 101G is turned off, the potential of the read control signal ⁇ TX1 drops and returns to the original magnitude, and accordingly, the potential Vfd of the FD node falls and returns to the original magnitude. .
  • ⁇ V1 C101KS ⁇ Vplse / (C101KS + CFD) (1)
  • the area of the overlapping regions 101KS to 108KS is made substantially equal by extending the connection wiring FDL to the lower portions of the photodiodes PD7 and PD8.
  • the parasitic capacitance values resulting from the overlapping regions 101KS to 108KS can be made substantially equal. Accordingly, in each of the photodiodes PD1 to PD8, the increase in the potential Vfd of the FD node due to the influence of feedthrough during charge transfer can be made substantially equal to ⁇ V1.
  • the rise in the potential Vfd of the FD node due to the influence of feedthrough at the time of charge transfer in each of the photodiodes PD1 to PD8 becomes substantially equal, thereby facilitating transfer at the time of charge transfer of each of the photodiodes PD1 to PD8.
  • the characteristics are uniform.
  • the areas of the overlapping regions 101KS to 108K between the read wirings 101L to 108L and the connection wiring FDL are made substantially equal.
  • variation in transfer characteristics during charge transfer of all the pixels corresponding to the photodiodes FD1 to FD8 can be suppressed, and image quality can be improved by reducing noise due to parasitic capacitance.
  • Modification 1 A pixel layout configuration in the pixel sharing unit of the solid-state imaging device according to Modification 1 of the first embodiment of the present invention will be described.
  • Modification 1 is an example in which the parasitic capacitances are substantially equal regardless of the size of the overlapping region of each readout wiring and connection wiring.
  • FIG. 7 is a diagram illustrating a pixel layout configuration in the pixel sharing unit of the solid-state imaging device according to the first modification of the first embodiment of the present invention.
  • FIG. 7 is a diagram showing a main part of the pixel layout configuration in one pixel sharing unit 40, and is a diagram showing only a part of the configuration for explanation.
  • the wiring is composed of three wiring layers.
  • 7B to 7D are exploded views for understanding the patterns from the first layer to the third layer of the wiring in the pixel sharing unit 40.
  • FIG. (7b) is the first layer (first) of the wiring
  • (7c) is the second layer of the wiring
  • (7d) is the third layer (1st) of the wiring as viewed from above. is there.
  • FIG. 7 differs from the pixel layout configuration of the first embodiment in FIG. 3 in that the readout wirings 102L, 103L, 106L, and 107L in FIG. 3 are different from the readout wiring 102L ′ in FIG. 103L ′, 106L ′, and 107L ′.
  • the other configuration in FIG. 7 is the same as the configuration in FIG.
  • the readout wirings 102L, 103L, 106L, and 107L in FIG. 3 are different from the readout wirings 102L, 103L, 106L, and 107L in FIG. 3 in the positions and the wiring widths. Specifically, the readout wirings 102L, 103L, 106L, and 107L in FIG. 3 are wired in the second layer of the wiring, but the readout wirings 102L ′, 103L ′, 106L ′, and 107L ′ in FIG. Wired on the third layer.
  • the wiring widths of the readout wirings 102L ′, 103L ′, 106L ′, and 107L ′ in FIG. 7 are formed larger than the wiring widths of the readout wirings 102L, 103L, 106L, and 107L in FIG.
  • connection wiring FDL is wired in the first layer of the wiring, and the readout wirings 101L, 104L, 105L, and 108L are wired in the second layer of the wiring, and the readout wirings 102L ′, 103L ′, 106L ′, Wiring is performed on the third layer of the 107L ′ wiring. Therefore, the distances d2, d3, d6, and d7 between the readout wirings 102L ′, 103L ′, 106L ′, and 107L ′ and the connection wiring FDL are the distances d1, d4 between the readout wirings 101L, 104L, 105L, and 108L and the connection wiring FDL. , D5, and d8.
  • the read wirings 102L ′, 103L ′, 106L ′, and 107L ′ are made wider than the read wirings 101L, 104L, 105L, and 108L by setting the wiring widths of the read wirings 102L ′, 103L ′, 106L ′, and 107L ′.
  • the areas S2, S3, S6, and S7 of the overlapping region of 'and the connection wiring FDL are larger than the areas S1, S4, S5, and S8 of the overlapping region of the read wirings 101L, 104L, 105L, and 108L and the connection wiring FDL. .
  • the capacitance value of the overlapping region can be kept constant.
  • FIG. 8 is a diagram illustrating a pixel layout configuration in a pixel sharing unit of the solid-state imaging device according to the second modification of the first embodiment of the present invention.
  • one pixel sharing unit 40 is composed of photodiodes PD1 to PD4 of 4 pixels of 4 ⁇ 1.
  • (8a) of FIG. 8 is a diagram showing a main part of the pixel layout configuration in one pixel sharing unit 40, and is a diagram showing only a part of the configuration for the sake of explanation.
  • the wiring in the pixel sharing unit 40 is composed of two wiring layers.
  • (8b) and (8c) of FIG. 8 are exploded views for understanding the patterns of the first layer and the second layer of the wiring in the pixel sharing unit 40.
  • FIG. (8b) is a view of the first layer (upper) of the wiring
  • (8c) is a view of the second layer (lower) of the wiring as viewed from above.
  • the pixel sharing unit 40 includes a first pixel unit, a second pixel unit, a reset transistor Tr200, an amplification transistor Tr300, and a selection transistor Tr400.
  • a first pixel unit and two second pixel units are arranged in the column direction.
  • the first pixel unit has two photodiodes PD1 and PD2 of 2 ⁇ 1 vertically, read gate electrodes 101G and 102G, a floating diffusion FD1, and read transistors Tr101 and Tr102.
  • the second pixel unit includes two photodiodes PD3 and PD4 of 2 ⁇ 1 in the vertical direction, readout gate electrodes 103G and 104G, a floating diffusion FD2, and readout transistors Tr103 and Tr104.
  • the photodiode photodiodes PD1 to PD4 store signal charges generated by photoelectrically converting incident light.
  • Each of the photodiodes PD1 to PD4 has a substantially quadrangular shape, and is arranged 4 ⁇ 1 horizontally at a required interval, for example, equally spaced vertically and horizontally.
  • Each of the read transistors Tr101 to Tr104 is provided corresponding to each of the photodiodes PD1 to PD4.
  • Each of the read transistors Tr101 to Tr104 applies a pulse through each of the read wirings 101L to 104L based on each of the read control signals ⁇ TX1 to ⁇ TX4 from the vertical read circuit 10, whereby the photodiodes PD1 to PD4 The signal charge accumulated in each is transferred to the floating diffusions FD1 and FD2.
  • the reset transistor Tr200 includes a source electrode 200S, a drain electrode 200D, and a gate electrode 200G.
  • the reset transistor Tr200 is disposed in a region between the photodiode PD2 and the photodiode PD3 in the center of the pixel sharing unit 40.
  • the reset transistor Tr200 applies a pulse through the reset wiring 200L based on the reset control signal ⁇ RST from the vertical read circuit 10, thereby causing the signal charges accumulated in the photodiodes PD1 to PD4 and the floating diffusions FD1 and FD2 to be applied.
  • the signal charge accumulated in the signal is reset with the power supply voltage VDD via the power supply wiring VL.
  • the amplification transistor Tr300 includes a source electrode 300S, a drain electrode 300D, and a gate electrode 300G.
  • the amplification transistor Tr300 is disposed in a region between the power supply wiring VL and the vertical signal line 90 above the pixel sharing unit 40.
  • the amplification transistor Tr300 outputs an amplification signal corresponding to the signal charge transferred to the floating diffusions FD1 and FD2 from the source electrode 300S.
  • the selection transistor Tr400 includes a source electrode 400S, a drain electrode 400D, and a gate electrode 400G.
  • the selection transistor Tr400 is disposed in a region between the amplification transistor Tr300 and the vertical signal line 90 above the pixel sharing unit 40.
  • the source electrode 400S of the selection transistor Tr400 is connected to the drain electrode 300D of the amplification transistor Tr300.
  • the selection transistor Tr400 applies a pulse through the selection wiring 400L based on the selection control signal ⁇ SEL from the vertical readout circuit 10, thereby causing the pixel signal output from the source 300S of the amplification transistor Tr300 to be applied to the vertical signal line 90. read out.
  • the floating diffusion FD1 is disposed on the left side of the region surrounded by the two photodiodes PD1 and PD2.
  • the floating diffusion FD1 converts the signal charges transferred from the photodiodes PD1 and PD2 into a voltage, and outputs the voltage to the gate electrode 300G of the amplification transistor Tr300 via the connection wiring FDL.
  • the floating diffusion FD2 is arranged on the left side of the region surrounded by the two photodiodes PD3 and PD4.
  • the floating diffusion FD2 converts the signal charge transferred from the photodiodes PD3 and PD4 into a voltage, and outputs the voltage to the gate electrode 300G of the amplification transistor Tr300 via the connection wiring FDL.
  • connection wiring FDL is wired in the vertical direction on the left side of the pixel sharing unit 40 in the first layer of the wiring.
  • the connection wiring FDL electrically connects the floating diffusions FD1 and FD2, the gate electrode 300G of the amplification transistor, and the source electrode 300S of the reset transistor.
  • the connection wiring FDL extends to the lower part of the photodiode PD4 and is arranged so as to form an overlapping region 101KS to 104KS with each of the readout wirings 101L to 104L. Further, the connection wiring FDL forms an overlapping region 200KS with the reset wiring 200L.
  • the substrate potential supply wiring GL is wired in the horizontal direction below the pixel sharing unit 40 in the second layer of the wiring.
  • the substrate potential supply wiring GL supplies a substrate potential (ground potential) GND to each transistor in the pixel.
  • the readout wirings 101L to 104L are wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring.
  • Each of the read wirings 101L to 104L is connected to each of the read gate electrodes 101G to 104G of each of the read transistors Tr101 to Tr104, and is formed such that an independent read pulse is applied and controlled independently.
  • the reset wiring 200L is connected to the gate electrode 200G of the reset transistor Tr200 and is configured to be applied with a reset pulse.
  • the selection wiring 400L is disposed so as to overlap the selection transistor Tr400, and is connected to the gate electrode 400G of the selection transistor Tr400.
  • the readout wirings 101L to 104L, the reset wiring 200L, and the selection wiring 400L are wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring, and are arranged so that the distance between the wirings is as large as possible (substantially evenly). Is done.
  • the power supply wiring VL is vertically wired on the left side of the connection wiring FDL on the left side of the pixel sharing unit 40 in the first layer of the wiring, and is connected to the drain region 200D of the reset transistor Tr200 and the source region 300S of the amplification transistor Tr300.
  • the vertical signal line 90 is wired vertically in the center of the pixel sharing unit 40 in the first layer of the wiring, and is connected to the drain electrode 400D of the selection transistor Tr400.
  • the operation of the pixel when using the pixel layout configuration of Modification 2 is the same as the operation of the pixel when using the pixel layout configuration of the first embodiment, and a description thereof will be omitted.
  • connection wiring FDL is partially extended (extends to the lower part of the photodiode PD4) so that the areas of the overlapping regions 101KS to 104KS become substantially equal. .
  • variation in transfer characteristics during charge transfer of all pixels corresponding to the photodiodes FD1 to FD4 can be suppressed, and image quality can be improved by reducing noise caused by parasitic capacitance.
  • FIG. 9 is a diagram showing a pixel layout configuration in the pixel sharing unit of the solid-state imaging device according to the second embodiment of the present invention.
  • FIG. 9 is a diagram showing a main part of the pixel layout configuration in one pixel sharing unit 40, and is a diagram showing only a part of the configuration for the purpose of explanation.
  • the wiring is composed of three wiring layers.
  • 9 (9b) to (9d) are exploded views for understanding the patterns from the first layer to the third layer of the wiring in the pixel sharing unit 40.
  • FIG. (9b) is the first layer (first top) of wiring
  • (9c) is the second layer of wiring
  • (9d) is the third layer (first lower) of wiring as viewed from above. is there.
  • the pixel layout configuration of the second embodiment in FIG. 9 is different from the pixel layout configuration of the first embodiment in FIG. 3 in that the reset transistor Tr200, the amplification transistor Tr300, the selection transistor Tr400, the reset wiring 200L, and the selection in FIG.
  • the wiring 400L and the power supply wiring VL are the reset transistor Tr200 ′′, the amplification transistor Tr300 ′′, the selection transistor Tr400 ′′, the reset wiring 200L ′′, the selection wiring 400L ′′, and the power supply wiring VL ′′. is there.
  • the other configuration in FIG. 9 is the same as the configuration in FIG.
  • the reset transistor Tr200 ′′ includes a source electrode 200S ′′, a drain electrode 200D ′′, and a gate electrode 200G ′′.
  • the amplification transistor Tr300 ′′ includes a source electrode 300S ′′, a drain electrode 300D ′′, and a gate electrode 300G ′′.
  • the selection transistor Tr400 ′′ includes a source electrode 400S ′′, a drain electrode 400D ′′, and a gate electrode 400G ′′.
  • the arrangement of the reset wiring 200L and the selection wiring 400L is changed to the reset wiring 200L ′′ and the selection wiring 400L ′′ in FIG.
  • the reset wiring 200L ′′ is wired in the horizontal direction above the pixel sharing unit 40 in the second layer of the wiring.
  • the reset wiring 200L ′′ is connected to the gate electrode 200G ′′ of the reset transistor Tr200 ′′.
  • the selection wiring 400 ⁇ / b> L ′′ is wired in the horizontal direction at the center of the pixel sharing unit 40 in the second layer of the wiring.
  • the selection wiring 400L ′′ is connected to the gate electrode 400G ′′ of the selection transistor Tr400 ′′.
  • the power supply wiring VL ′′ is wired vertically on the left side of the pixel sharing unit 40 in the first layer of the wiring, and the drain region 200D ′′ of the reset transistor Tr200 ′′ and the source region 300S ′ of the amplification transistor Tr300 ′′. Connected to '.
  • the overlapping region 200KS between the reset wiring 200L and the connection wiring FDL does not exist in the pixel layout configuration of the second embodiment in FIG.
  • FIG. 10 is a timing chart showing changes in the potential of the FD node when the reset transistor Tr200 ′′ is switched from the on state to the off state in the pixel sharing unit of the solid-state imaging device according to the second embodiment of the present invention. It is.
  • the vertical axis in FIG. 10 indicates the magnitude of the potential, and the horizontal axis in FIG. 10 indicates time.
  • FIG. 10 shows the movement of the potential of the reset control signal ⁇ RST and the movement of the FD node potential Vfd when the reset transistor Tr200 ′′ is switched from the on state to the off state.
  • the reset gate 200G When the reset gate 200G is on, the potential Vfd of the FD node is fixed to the power supply voltage VDD. At time t, the potential of the reset control signal ⁇ RST drops by Vplus, the reset transistor Tr200 ′′ is switched from the on state to the off state, that is, the reset gate 200G is switched from the on state to the off state, and the reset is released. At this time, due to the influence of feedthrough, the potential Vfd of the FD node falls from VDD by ⁇ VRST.
  • ⁇ VRST When the capacitance value of the floating diffusion is CFD and the capacitance value of the overlapping region 200KS of the reset wiring 200L and the connection wiring FDL is C200KS, ⁇ VRST can be expressed as the following equation (3).
  • ⁇ VRST C200KS ⁇ Vplse / (C200KS + CFD) (3)
  • the signal charges stored in the photodiodes PD1 to PD8 are more easily transferred to the floating diffusions FD1 and FD2, and therefore it is desirable that the value of ⁇ VRST is smaller. Therefore, it is desirable that the size (area) of the overlapping region 200KS is smaller.
  • the overlap region 200KS between the reset wiring 200L and the connection wiring FDL does not exist by disposing the reset transistor Tr200 ′′ at the end of the connection wiring FDL.
  • the voltage drop of the FD node due to the influence of feedthrough when the reset transistor Tr200 ′′ is switched to the off state can be reduced.
  • the transfer characteristics at the time of charge transfer of all the pixels corresponding to the photodiodes FD1 to FD8 are improved, and the image quality can be improved.
  • FIG. 11 is a diagram illustrating a pixel layout configuration in a pixel sharing unit of the solid-state imaging device according to the third embodiment of the present invention.
  • FIG. 11 is a diagram showing a main part of the pixel layout configuration in one pixel sharing unit 40, and is a diagram showing only a part of the configuration for the purpose of explanation.
  • the wiring is composed of three wiring layers.
  • (11b) to (11d) of FIG. 11 are exploded views for understanding the patterns from the first layer to the third layer of the wiring in the pixel sharing unit 40.
  • FIG. (11b) is the first layer (first) of the wiring
  • (11c) is the second layer of the wiring
  • (11d) is the third layer (1st) of the wiring as viewed from above. is there.
  • the pixel layout configuration of the third embodiment of FIG. 11 is different from the pixel layout configuration of the second embodiment of FIG. 9 in that the connection wiring FDL, the readout wirings 103L to 108L, the reset wiring 200L ′′, the substrate in FIG.
  • the overlapping regions 103KS to 108KS of the potential supply wiring GL, the connection wiring FDL, and the readout wirings 103L to 108L are shown in FIG. ′′, Substrate potential supply wiring GL ′ ′′, and overlapping regions 103KS ′ ′′ to 108KS ′ ′′.
  • the other configuration in FIG. 11 is the same as the configuration in FIG.
  • connection wiring FDL '' ' is wired vertically in the center of the pixel sharing unit 40 in the first layer of the wiring.
  • the connection wiring FDL ′′ ′′ electrically connects the floating diffusions FD1 and FD2, the gate electrode 300G ′′ of the amplification transistor, and the source electrode 300S ′′ of the reset transistor.
  • the connection wiring FDL "" does not extend in the direction of the photodiodes PD7 and FD8, and the lower end is connected to the connection portion at the center of the floating diffusion FD2.
  • Readout wirings 101L, 102L, and 103L ′′ ′′ to 108L ′′ ′′ are wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring.
  • Each of the readout wirings 101L, 102L, 103L ′ ′′ to 108L ′ ′′ is connected to each of the readout gate electrodes 101G to 108G of the readout transistors Tr101 to Tr108, and an independent readout pulse is applied to each of them. It is formed to be controlled.
  • each of the readout wirings 103L ′ ′′ to 108L ′ ′′ is shifted little by little in the direction of the photodiodes PD1 and PD2 in order to secure an overlapping region with the connection wiring FDL ′ ′′.
  • all the overlapping regions 101KS, 102KS, 103KS ′ ′′ to 108KS ′ ′′ of the read wirings 101L, 102L, 103L ′ ′′ to 108L ′ ′′ and the connection wiring FDL ′ ′′ are connected to the connection wiring FDL ′′.
  • the reset wiring 200 ⁇ / b> L ′′ ′′ is wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring.
  • the reset wiring 200L “" is connected to the gate electrode 200G “of the reset transistor Tr200" and is configured to be applied with a reset pulse.
  • the reset wiring 200L “" is arranged as far as possible from the connection wiring FDL "".
  • the reset wiring 200 ⁇ / b> L ′′ ′′ is disposed so as to overlap the lower portions of the photodiodes PD ⁇ b> 7 and PD ⁇ b> 8.
  • the substrate potential supply wiring GL ′′ ′′ supplies a substrate potential (ground potential) GND to each transistor in the pixel.
  • the substrate potential supply wiring GL ′ ′′ is wired in the horizontal direction below the pixel sharing unit 40 in the second layer of the wiring, and the connection wiring FDL ′ ′′ and the reset wiring 200L ′ ′′. And at the bottom of the reset wiring 200L ′′ ′.
  • the selection wiring 400L ′′ is wired in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring.
  • the selection wiring 400L ′′ is disposed so as to overlap the selection transistor Tr400 ′′, and is connected to the gate electrode 400G ′′ of the selection transistor Tr400 ′′.
  • the readout wirings 102L, 101L, 104L ′ ′′, 103L ′ ′′, 106L ′ ′′, the selection wiring 400L ′′, the readout wirings 105L ′ ′′, 108L ′ ′′, 107L ′ ′′, substrate potential supply wiring GL ′ ′′, reset wiring 200L ′ ′′ and substrate potential supply wiring GL ′ ′′ are arranged in this order in the horizontal direction of the pixel sharing unit 40 in the second layer of the wiring. Are arranged so that the distance between the wirings is as large as possible (substantially evenly).
  • This embodiment has the following four effects in addition to the effects of the first embodiment and the second embodiment.
  • the first effect is that the capacitance values of the floating diffusions FD1 and FD2 are reduced by shortening the connection wiring FDL '' '. Thereby, the conversion gain from the signal charge to the voltage increases, and the influence of noise generated in the subsequent stage is reduced. That is, a high conversion gain can be ensured by suppressing an increase in the capacity of the floating diffusion.
  • the second effect is that the capacitance values of the floating diffusions FD1 and FD2 are reduced by shortening the connection wiring FDL '' '. This increases the influence of feedthrough when each readout gate electrode is turned on. This is apparent from the equation (1) because the potential increase value ⁇ V1 of the FD node increases as the capacitance value CFD of the floating diffusion decreases. As a result, the transfer characteristics at the time of charge transfer of all the pixels corresponding to the photodiodes FD1 to FD8 are improved.
  • the third effect is that the parasitic capacitance between the reset wiring 200L ′ ′′ and the connection wiring FDL ′ ′′ is further reduced by sandwiching the reset wiring 200L ′ ′′ between two substrate potential supply wirings GL ′ ′′. can do.
  • the voltage drop of the connection wiring FDL ′ ′′ when the reset gate 200G is turned off can be further suppressed, and the transfer characteristics during charge transfer of all the pixels corresponding to the photodiodes FD1 to FD8 are improved. .
  • the fourth effect is that the positional relationship between the photodiodes PD1 to PD8 and each wiring (second layer of the wiring in FIG. 11) is uniform. As a result, the influence on the photodiodes PD1 to PD8 due to reflection from each wiring becomes uniform, and variation in pixel characteristics within the pixel sharing unit 40 can be reduced.
  • a photodiode array of 4 pixels vertically ⁇ 2 pixels horizontally or 4 pixels vertically 4 ⁇ horizontally 1 is used as one pixel sharing unit.
  • An integer) photodiode array may be configured as one pixel sharing unit.
  • the terms such as “roughly”, “about”, “abbreviated”, etc. mean that there is variation in a reasonable range within a range where the final result does not change significantly. Therefore, the term “substantially equal” includes the case of “perfectly equal”.
  • the solid-state imaging device of each aspect described above it is possible to realize a solid-state imaging device capable of suppressing deterioration in image quality even when a parasitic capacitance exists between the connection wiring and the other wiring.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

複数のフォトダイオードと、フローティングディフュージョンと、複数の読み出しトランジスタとをそれぞれ有する複数の画素ユニットと、前記複数の画素ユニットで共有されるリセットトランジスタおよび増幅トランジスタと、複数の読み出し配線と、前記フローティングディフュージョンを接続する接続配線と、を含む画素共有単位を有し、前記画素共有単位において、前記接続配線と前記複数の読み出し配線の各々とは、平面視で、それぞれ重なり領域を有するように配置され、かつ、複数の前記重なり領域で発生する寄生容量が略等しくなるように、前記接続配線と前記複数の読み出し配線とが配置されている固体撮像装置。

Description

固体撮像装置
　本発明は、固体撮像装置に関し、特に、ＭＯＳ型の固体撮像装置における画素のレイアウトに関する。
　近年、ビデオカメラや電子スチルカメラが広く一般に普及している。これらカメラには、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）等のＭＯＳ型イメージセンサを用いた固体撮像装置（ＭＯＳ型の固体撮像装置）や、ＣＣＤ（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）イメージセンサを用いた固体撮像装置（ＣＣＤ型の固体撮像装置）が使用されている。ＭＯＳ型の固体撮像装置は、電源電圧が低く、消費電力の観点から有利であるため、カメラ付き携帯電話やＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）などのモバイル機器に多く搭載されている。
　ＭＯＳ型の固体撮像装置では、光電変換部となるフォトダイオード（ＰＤ）と画素トランジスタからなる複数の画素が２次元アレイ状に配列されて画素アレイ部を構成している。最近では、画素の微細化に伴い、１画素あたりの画素トランジスタの占める面積を抑制するために、画素トランジスタの一部を複数の画素で共有させた、いわゆる複数画素共有構造が提案されている（例えば、特許文献１）。
　図１２は、従来技術（特許文献１）に係る固体撮像装置の画素アレイ部における画素共有単位のレイアウトを示す図である。画素アレイ部は、複数の画素共有単位２１を２次元アレイ状に配列することで構成される。１つの画素共有単位２１は、縦４×横２の８画素のフォトダイオードＰＤ１～ＰＤ８から構成される。
　画素共有単位２１は、第１の画素ユニット２３と、第２の画素ユニット２５と、読み出しトランジスタＴｒ１１～Ｔｒ１８と、リセットトランジスタＴｒ２と、増幅トランジスタＴｒ３と、読み出し配線２６１～２６８と、リセット配線２７と、接続配線２８と、電源配線２９と、垂直信号線３５と、電源配線３６とを有する。増幅トランジスタＴｒ３は、ソース領域３１Ｓと、ドレイン領域３１Ｄと、増幅ゲート電極３２とを有する。リセットトランジスタＴｒ２は、ソース領域３３Ｓと、ドレイン領域３３Ｄと、リセットゲート電極（図示しない）とを有する。
　第１の画素ユニット２３は、フォトダイオードＰＤ１～ＰＤ４と、読み出しゲート電極２２１～２２４と、フローティングディフュージョンＦＤ１を有する。読み出しトランジスタＴｒ１１～Ｔｒ１４の各々は、フォトダイオードＰＤ１～ＰＤ４の各々と、フローティングディフージョンＦＤ１と、読み出しゲート電極２２１～２２４の各々とから構成される。
　第１の画素ユニット２３において、略四角形状の４つのフォトダイオードＰＤ１～ＰＤ４が、所要の間隔、例えば縦横等間隔で縦２×横２に配置される。フローティングディフージョンＦＤ１は、４つのフォトダイオードＰＤ１～ＰＤ４で囲まれた中央領域に配置される。読み出しゲート電極２２１～２２４の各々は、フローティングディフージョンＦＤ１に接するように、４つのフォトダイオードＰＤ１～ＰＤ４が互いに向き合うコーナ部側に配置される。
　読み出しゲート電極２２１～２２４の各々は、略三角形状、あるいは略台形形状をなす。読み出しゲート電極２２１は、底辺側がフォトダイオードＰＤ１側に、頂部側がフローティングディフージョンＦＤ１側に位置するように配置される。読み出しゲート電極２２２～２２４についても同様である。４つの読み出しゲート電極２２１～２２４は、同形状であり、フローティングディフージョンＦＤ１を中心に対称的に配置される。
　第２の画素ユニット２５は、フォトダイオードＰＤ５～ＰＤ８と、読み出しゲート電極２２５～２２８と、フローティングディフュージョンＦＤ２を有する。読み出しトランジスタＴｒ１５～Ｔｒ１８の各々は、フォトダイオードＰＤ５～ＰＤ８の各々と、フローティングディフージョンＦＤ２と、読み出しゲート電極２２５～２２８の各々とから構成される。
　第２の画素ユニット２５において、略四角形状の４つのフォトダイオードＰＤ５～ＰＤ８が、所要の間隔、例えば縦横等間隔で縦２×横２に配置される。フローティングディフージョンＦＤ２は、４つのフォトダイオードＰＤ５～ＰＤ８で囲まれた中央領域に配置される。読み出しゲート電極２２５～２２８の各々は、フローティングディフージョンＦＤ２に接するように、４つのフォトダイオードＰＤ５～ＰＤ８が互いに向き合うコーナ部側に配置される。
　読み出しゲート電極２２５～２２８の各々は、略三角形状、あるいは略台形形状をなす。読み出しゲート電極２２５は、底辺側がフォトダイオードＰＤ５側に、頂部側がフローティングディフージョンＦＤ２側に位置するように配置される。読み出しゲート電極２２６～２２８についても同様である。４つの読み出しゲート電極２２５～２２８は、同形状であり、フローティングディフージョンＦＤ２を中心に対称的に配置される。
　読み出し配線２６１～２６８の各々は、読み出しトランジスタＴｒ１１～Ｔｒ１８の各々の読み出しゲート電極２２１～２２８の各々に接続され、それぞれ独立の読み出しパルスが印加され、それぞれ独立に制御されるように形成される。横方向に配線された４本並列の読み出し配線２６１～２６４、及び４本並列の読み出し配線２６５～２６８は、それぞれ配線間の隙間が回折限界以下の間隔に設定される。リセット配線２７は、リセットトランジスタＴｒ２のリセットゲート電極（図示しない）に接続され、リセットパルスが印加されるように構成される。
　接続配線２８は、フローティングディフージョンＦＤ１と、フローティングディフージョンＦＤ２と、リセットトランジスタＴｒ２のソース領域３３Ｓと、増幅トランジスタＴｒ３の増幅ゲート電極３２とに接続される。電源配線２９は、リセットトランジスタＴｒ２のドレイン領域３３Ｄに接続される。垂直信号線３５は、増幅トランジスタＴｒ３のソース領域３１Ｓに接続される。電源配線３６は、増幅トランジスタＴｒ３のドレイン領域３１Ｄに接続される。
　リセットトランジスタＴｒ２は、第１の画素ユニット２３の上部中央の、フォトダイオードＰＤ１およびＰＤ２の間の領域に配置される。リセットトランジスタＴｒ２において、リセットゲート電極（図示しない）を挟んで上側にドレイン領域３３Ｄが、下側にソース領域３３Ｓが配置される。
　増幅トランジスタＴｒ３は、第１の画素ユニット２３と、第２の画素ユニット２５との間に配置される。増幅トランジスタＴｒ３は、横方向に長いゲート長を有する増幅ゲート電極３２と、増幅ゲート電極３２の両端に位置するソース領域３１Ｓ及びドレイン領域３１Ｄとから構成される。増幅ゲート電極３２のゲート長方向の長さが１画素ピッチの幅よりも長く形成される。例えば、増幅ゲート電極３２の長さが、２つのフォトダイオードＰＤ１およびＰＤ２の横方向の長さと略一致する、すなわち２画素ピッチに近い寸法となるように形成される。
日本国特許第５７００１０６号
　固体撮像装置における画素のレイアウト構成において、接続配線と他配線との間には寄生容量が存在する。この寄生容量は、フォトダイオードからフローティングディフュージョンへの信号読み出し時に、配線の転送特性のばらつきによるノイズが発生する原因となり、画質の劣化につながる。特に、接続配線と、各フォトダイオードからフローティングディフュージョンへの読み出しを制御する読み出し配線との重なり領域に存在する寄生容量は、信号読み出し時に発生する転送特性のばらつきに大きな影響を与える。
　図１２に示すように、特許文献１における画素共有単位のレイアウトにおいては、平面視で、接続配線２８と読み出し配線２６１～２６６の各々とには重なり部分がある一方、接続配線２８と読み出し配線２６７および２６８とには重なり部分がない。
　フォトダイオードＰＤ１～ＰＤ６内の電荷をフローティングディフュージョンＦＤ１またはＦＤ２に転送する際、読み出し配線２６１～２６６のいずれかに制御パルスが印加される。制御パルスは、接続配線２８と読み出し配線２６１～２６６との重なり領域に存在する寄生容量を介して、電荷の出力レベルに影響を与える。
　一方、フォトダイオードＰＤ７およびＰＤ８内の電荷をフローティングディフュージョンＦＤ２に転送する際、読み出し配線２６７および２６８のいずれかに制御パルスが印加される。しかし、接続配線２８と読み出し配線２６７および２６８とには重なり部分がないので、制御パルスは電荷の出力レベルに影響を与えない。
　このように、フォトダイオードＰＤ１～ＰＤ６とフォトダイオードＰＤ７およびＰＤ８とで出力レベルに違いが生じる。すなわち、フォトダイオードＰＤ１～ＰＤ６とフォトダイオードＰＤ７およびＰＤ８とからの出力に段差が生じ、これにより、横筋状の固定パターンノイズ（ＦＰＮ）が発生し、画質の劣化を引き起こす。
　本発明は上記課題を解決するためになされたものであり、接続配線と他配線との間に寄生容量が存在しても、画質の劣化を抑えることができる固体撮像装置を提供することを目的とする。
　本発明の第１態様によれば、固体撮像装置は、入射光量に応じた電荷を蓄積する複数のフォトダイオードと、前記複数のフォトダイオードで共有されるフローティングディフュージョンと、前記複数のフォトダイオードの各々に対応して設けられ、各フォトダイオードで蓄積した電荷を前記フローティングディフュージョンに読み出す複数の読み出しトランジスタとをそれぞれ有する複数の画素ユニットと、前記複数の画素ユニットで共有されるリセットトランジスタおよび増幅トランジスタと、前記複数の読み出しトランジスタの読み出しゲート電極の各々に接続された複数の読み出し配線と、前記複数の画素ユニットの各々に含まれる複数の前記フローティングディフュージョンを接続する接続配線と、を含む画素共有単位を有し、前記画素共有単位において、前記接続配線と前記複数の読み出し配線の各々とは、平面視で、それぞれ重なり領域を有するように配置され、かつ、複数の前記重なり領域で発生する寄生容量が略等しくなるように、前記接続配線と前記複数の読み出し配線とが配置されている。
　本発明の第２態様によれば、第１態様の固体撮像装置において、前記複数の重なり領域の面積が略等しくなるように、前記接続配線と前記複数の読み出し配線とが配置されていてもよい。
　本発明の第３態様によれば、第１態様または第２態様の固体撮像装置において、前記画素共有単位に含まれる複数の前記フローティングディフュージョンと、前記リセットトランジスタとは、直線上に配置されると共に前記接続配線により接続され、前記リセットトランジスタと、前記リセットトランジスタから最も遠い位置に配置されたフローティングディフュージョンとの間に、前記複数の重なり領域の全てが配置されていてもよい。
　本発明の第４態様によれば、第１態様から第３態様のいずれか一つの固体撮像装置において、前記リセットトランジスタのリセットゲート電極に接続されたリセット配線と、前記接続配線とは、平面視において、重なり領域がないように配置されていてもよい。
　本発明の第５態様によれば、第１態様から第４態様のいずれか一つの固体撮像装置において、前記画素共有単位は、２行２列に配置した前記複数のフォトダイオードと、２行２列に配置した前記複数のフォトダイオードの中央に１つ配置した前記フローティングディフュージョンとを含む画素ユニットを列方向に２つ並べて配置してもよい。
　上記各態様の固体撮像装置によれば、接続配線と、各フォトダイオードからフローティングディフュージョンへの読み出しを制御する読み出し配線との重なり領域の面積をほぼ同一にすることができる。これにより、接続配線と読み出し配線の間の寄生容量がすべてほぼ同一となり、寄生容量を介した読み出し制御パルスの各フォトダイオードの出力レベルへの影響がほぼ均一となる。従って、全ての画素に対する寄生容量の影響が均一化され、全ての画素における配線の転送特性が均一化され、配線の転送特性のばらつきによるノイズを抑えることができる。これより、課題の固定パターンノイズが解消される。
本発明の実施形態に係る固体撮像装置を含むデジタルカメラの概略構成を示すブロック図である。 本発明の実施形態に係る固体撮像装置の概略構成を示したブロック図である。 本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。 本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素の動作を示すためのタイミングチャートである。 本発明の第１の実施形態に係る固体撮像装置の画素共有単位の回路図である。 本発明の第１の実施形態に係る固体撮像装置の画素共有単位における、転送される信号電荷が少ない場合のＦＤノードの電位の変化を示すタイミングチャートである。 本発明の第１の実施形態の変形例１に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。 本発明の第１の実施形態の変形例２に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。 本発明の第２の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。 本発明の第２の実施形態に係る固体撮像装置の画素共有単位における、リセットトランジスタをオン状態からオフ状態へ切替えた時のＦＤノードの電位の変化を示すタイミングチャートである。 本発明の第３の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。 従来技術に係る固体撮像装置の画素アレイ部における画素共有単位のレイアウトを示す図である。
　以下、図面を参照し、本発明の実施形態を説明する。まず、本発明の実施形態に係る固体撮像装置を含むデジタルカメラの構成について説明する。図１は、本発明の実施形態に係る固体撮像装置１を含むデジタルカメラ７の概略構成を示すブロック図である。
　デジタルカメラ７は、固体撮像装置１と、レンズユニット部２と、画像信号処理装置３と、記録装置４と、カメラ制御装置５と、表示装置６とを備える。レンズユニット部２は、カメラ制御装置５によってズーム、フォーカス、絞りなどが駆動制御され、被写体像を固体撮像装置１に結像させる。固体撮像装置１はＭＯＳ型固体撮像装置であり、カメラ制御装置５によって駆動・制御され、レンズユニット部２を介して固体撮像装置１内に入射した被写体光を画像信号に変換する。
　画像信号処理装置３は、カメラ制御装置５によって制御され、固体撮像装置１から出力された画像信号に対して、信号の増幅、画像データへの変換、各種の補正および画像データの圧縮などの処理を行う。記録装置４は、半導体メモリなどの着脱可能な記録媒体であり、カメラ制御装置５によって駆動・制御され、画像データの記録または読み出しを行う。
　カメラ制御装置５は、デジタルカメラ７の全体の制御を行う制御装置であり、固体撮像装置１と、レンズユニット部２と、画像信号処理装置３と、記録装置４とを制御する。表示装置６は、固体撮像装置１に結像され、画像信号処理装置３によって処理された画像データ、または記録装置４から読み出された画像データに基づく画像を表示する液晶などの表示装置である。
　次に、本発明の実施形態に係る固体撮像装置の構成について説明する。図２は、本発明の実施形態に係る固体撮像装置１の概略構成を示したブロック図である。固体撮像装置１は、垂直読出し回路１０と、水平読出し回路２０と、画素アレイ部３０と、カラム信号処理回路５０と、出力アンプ７０とを備える。
　画素アレイ部３０には、複数の画素共有単位４０がマトリクス状に配列されている。図２の例では、画素アレイ部３０は、縦３×横４の１２個の画素共有単位４０を備える。画素共有単位４０の各々は複数の画素からなる。画素は、フォトダイオードと、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を有する。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ、増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタを追加して４つのトランジスタで構成することもできる。
　同じ行に配置されている複数の画素共有単位４０は、１本の制御信号線８０で垂直読出し回路１０と接続されている。図２の例では、同じ行に配置されている４個の画素共有単位が、１本の制御信号線８０で垂直読出し回路１０と接続されている。また、同じ列に配置されている複数の画素共有単位４０は、カラム信号処理回路５０と１本の垂直信号線９０で接続されている。図２の例では、同じ列に配置されている３個の画素共有単位４０が、カラム信号処理回路５０と１本の垂直信号線９０で接続されている。
　垂直読出し回路１０は、制御信号線８０を介して画素共有単位４０の各々を制御し、画素共有単位４０の各々の画素信号を垂直信号線９０に出力させる。すなわち、垂直読出し回路１０は、画素共有単位４０を制御するための制御信号を、制御信号線８０を介して、画素共有単位４０の行毎に出力する。画素共有単位４０は、入射した被写体光を画素信号に変換し、垂直読出し回路１０から入力された制御信号に応じて、入射した被写体光に応じた画素信号を、垂直信号線９０に出力する。
　カラム信号処理回路５０は、同じ列に配置されている複数の画素共有単位４０に対応するように設けられ、同じ列に配置されている複数の画素共有単位４０と１本の垂直信号線９０で接続されている。図２の例では、カラム信号処理回路５０の各々が、同じ列に配置されている３個の画素共有単位４０に対応するように設けられ、同じ列に配置されている３個の画素共有単位４０と１本の垂直信号線９０で接続されている。図２の例では、４個のカラム信号処理回路５０が設けられている。
　カラム信号処理回路５０の各々は、対応する１列の画素共有単位４０から出力された画素信号を、垂直信号線９０を介して受信する。また、カラム信号処理回路５０の各々は水平信号線６０と接続されている。カラム信号処理回路５０は、水平読出し回路２０からの制御に応じて、対応する１列の画素共有単位４０から垂直信号線９０を介して受信した画素信号に対して、ノイズを抑える処理や、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ：相関二重サンプリング）処理などの信号処理を行い、出力信号を水平信号線６０に出力する。なお、図２において、水平読出し回路２０からカラム信号処理回路５０への矢印は、水平読出し回路２０がカラム信号処理回路５０を制御することを示している。
　水平読出し回路２０は、各列に配置されたカラム信号処理回路５０の各々を制御して、画素信号に対して信号処理を行った出力信号を水平信号線６０に出力させる。出力アンプ７０は、水平信号線６０を介してカラム信号処理回路５０から出力された出力信号を増幅して固体撮像装置１の外部に出力する。
　（第１の実施形態）
　本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成について説明する。第１の実施形態は、接続配線を一部延長した画素レイアウト構成の例である。図３は、本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。上述のように、画素アレイ部３０には複数の画素共有単位４０がマトリクス状に配置され、各々の画素共有単位４０は複数の画素から構成される。第１の実施形態では、図３に示すように、１つの画素共有単位４０は、縦４×横２の８画素のフォトダイオードＰＤ１～ＰＤ８から構成される。
　図３の（３ａ）は、１つの画素共有単位４０における画素レイアウト構成の要部を示す図であり、説明のために構成の一部のみを記載した図である。画素共有単位４０において配線は３つの配線層から構成されている。図３の（３ｂ）～（３ｄ）は、画素共有単位４０における配線の第１層目から第３層目までのパターンを理解するための分解図である。（３ｂ）は配線の第１層目（１番上）、（３ｃ）は配線の第２層目、（３ｄ）は配線の第３層目（１番下）をそれぞれ上方から見た図である。
　画素共有単位４０は、第１の画素ユニットと、第２の画素ユニットと、リセットトランジスタＴｒ２００と、増幅トランジスタＴｒ３００と、選択トランジスタＴｒ４００とを有する。画素共有単位４０では、第１の画素ユニットと第２の画素ユニットとを列方向に２つ並べて配置している。
　第１の画素ユニットは、縦２×横２（２行２列）の４つのフォトダイオードＰＤ１～ＰＤ４と、読み出しゲート電極１０１Ｇ～１０４Ｇと、フローティングディフュージョンＦＤ１と、読み出しトランジスタＴｒ１０１～Ｔｒ１０４とを有する。第２の画素ユニットは、縦２×横２（２行２列）の４つのフォトダイオードＰＤ５～ＰＤ８と、読み出しゲート電極１０５Ｇ～１０８Ｇと、フローティングディフュージョンＦＤ２と、読み出しトランジスタＴｒ１０５～Ｔｒ１０８とを有する。
　フォトダイオードフォトダイオードＰＤ１～ＰＤ８は、入射した光を光電変換して発生した信号電荷を蓄える。フォトダイオードフォトダイオードＰＤ１～ＰＤ８の各々は略四角形状であり、所要の間隔、例えば縦横等間隔で縦４×横２に配置される。
　読み出しトランジスタＴｒ１０１～Ｔｒ１０８の各々は、フォトダイオードＰＤ１～ＰＤ８の各々に対応して設けられる。読み出しトランジスタＴｒ１０１～Ｔｒ１０８の各々は、垂直読出し回路１０からの読み出し制御信号φＴＸ１～φＴＸ８の各々に基づいて、読み出し配線１０１Ｌ～１０８Ｌの各々を介してパルスを印加することで、フォトダイオードＰＤ１～ＰＤ８の各々に蓄積された信号電荷をフローティングディフュージョンＦＤ１およびＦＤ２に転送する。
　リセットトランジスタＴｒ２００は、ソース電極２００Ｓと、ドレイン電極２００Ｄと、ゲート電極２００Ｇとを有する。リセットトランジスタＴｒ２００は、画素共有単位４０の中央の、フォトダイオードＰＤ３およびＰＤ４とフォトダイオードＰＤ５およびＰＤ６との間の領域に配置される。
　リセットトランジスタＴｒ２００は、垂直読出し回路１０からのリセット制御信号φＲＳＴに基づいて、リセット配線２００Ｌを介してパルスを印加することで、フォトダイオードＰＤ１～ＰＤ８に蓄積された信号電荷と、フローティングディフュージョンＦＤ１およびＦＤ２に蓄積された信号電荷とを、電源配線ＶＬを介して電源電圧ＶＤＤでリセットする。
　増幅トランジスタＴｒ３００は、ソース電極３００Ｓと、ドレイン電極３００Ｄと、ゲート電極３００Ｇとを有する。増幅トランジスタＴｒ３００は、画素共有単位４０の上方のフォトダイオードＰＤ１およびＰＤ２の上方の、電源配線ＶＬと垂直信号線９０との間の領域に配置される。増幅トランジスタＴｒ３００は、フローティングディフュージョンＦＤ１およびＦＤ２に転送された信号電荷に応じた増幅信号をソース電極３００Ｓから出力する。
　選択トランジスタＴｒ４００は、ソース電極４００Ｓと、ドレイン電極４００Ｄと、ゲート電極４００Ｇとを有する。選択トランジスタＴｒ４００は、画素共有単位４０の上方のフォトダイオードＰＤ１およびＰＤ２の上方の、増幅トランジスタＴｒ３００と垂直信号線９０との間の領域に配置される。選択トランジスタＴｒ４００のソース電極４００Ｓは、増幅トランジスタＴｒ３００のドレイン電極３００Ｄと接続されている。選択トランジスタＴｒ４００は、垂直読出し回路１０からの選択制御信号φＳＥＬに基づいて、選択配線４００Ｌを介してパルスを印加することで、増幅トランジスタＴｒ３００のソース３００Ｓから出力された画素信号を垂直信号線９０に読み出す。
　フローティングディフージョンＦＤ１は、４つのフォトダイオードＰＤ１～ＰＤ４で囲まれた中央領域に配置される。フローティングディフュージョンＦＤ１は、フォトダイオードＰＤ１～ＰＤ４から転送された信号電荷を電圧に変換し、接続配線ＦＤＬを介して、増幅トランジスタＴｒ３００のゲート電極３００Ｇに出力する。
　フローティングディフージョンＦＤ２は、４つのフォトダイオードＰＤ５～ＰＤ８で囲まれた中央領域に配置される。フローティングディフュージョンＦＤ２は、フォトダイオードＰＤ５～ＰＤ８から転送された信号電荷を電圧に変換し、接続配線ＦＤＬを介して、増幅トランジスタＴｒ３００のゲート電極３００Ｇに出力する。
　接続配線ＦＤＬは、配線の第１層目に、画素共有単位４０の中央に縦方向に配線される。接続配線ＦＤＬは、フローティングディフュージョンＦＤ１およびＦＤ２と、増幅トランジスタのゲート電極３００Ｇと、リセットトランジスタのソース電極３００Ｓとを電気的に接続する。本実施形態では、図３に示すように、接続配線ＦＤＬは、フォトダイオードＰＤ７およびＰＤ８の下部にまで延長し、読み出し配線１０１Ｌ～１０８Ｌの各々と重なり領域１０１ＫＳ～１０８ＫＳを形成するように配置される。また、接続配線ＦＤＬは、リセット配線２００Ｌと重なり領域２００ＫＳを形成する。
　基板電位供給配線ＧＬは、配線の第３層目に、画素共有単位４０の下部に横方向に配線される。基板電位供給配線ＧＬは、画素内の各トランジスタへの基板電位（グランド電位）ＧＮＤを供給する。
　読み出し配線１０１Ｌ～１０８Ｌの各々は、配線の第２層目に、画素共有単位４０の横方向に配線される。読み出し配線１０１Ｌ～１０８Ｌの各々は、読み出しトランジスタＴｒ１０１～Ｔｒ１０８の各々の読み出しゲート電極１０１Ｇ～１０８Ｇの各々に接続され、それぞれ独立の読み出しパルスが印加され、それぞれ独立に制御されるように形成される。
　リセット配線２００Ｌは、リセットトランジスタＴｒ２００のゲート電極２００Ｇに接続され、リセットパルスが印加されるように構成される。選択配線４００Ｌは、選択トランジスタＴｒ４００に重なるように配置され、選択トランジスタＴｒ４００のゲート電極４００Ｇに接続される。読み出し配線１０１Ｌ～１０８Ｌ、リセット配線２００Ｌおよび選択配線４００Ｌは、配線の第２層目に、画素共有単位４０の横方向に配線され、配線間の間隔ができるだけ大きくなるように、また略均等に配置される。
　電源配線ＶＬは、配線の第１層目に、画素共有単位４０の左側に縦方向に配線され、リセットトランジスタＴｒ２００のドレイン領域２００Ｄおよび増幅トランジスタＴｒ３００のソース領域３００Ｓに接続される。垂直信号線９０は、配線の第１層目に、画素共有単位４０の右側に縦方向に配線され、選択トランジスタＴｒ４００のドレイン電極４００Ｄに接続される。
　次に、本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を用いた場合の、画素の動作について説明する。図４は、本発明の第１の実施形態に係る固体撮像装置の画素共有単位における画素の動作を示すためのタイミングチャートである。図４の縦軸は各信号のパルス（ＯＮ／ＯＦＦ状態）を示し、図４の横軸は時間を示す。図４に示されている信号は、上から順番に、垂直読出し回路１０から出力される読み出し制御信号φＴＸ１～φＴＸ８、垂直読出し回路１０から出力されるリセット制御信号φＲＳＴ、垂直読出し回路１０から出力される選択制御信号φＳＥＬである。
　したがって、φＴＸ１～φＴＸ８はそれぞれ、読み出し配線１０１Ｌ～１０８Ｌに供給される制御パルス、φＲＳＴはリセット配線２００Ｌに供給される制御パルス、φＳＥＬは選択配線４００Ｌに供給せれる制御パルスを意味している。
　リセット期間Ｔ１は、フォトダイオードＰＤ１～ＰＤ８に蓄積された信号電荷がリセットされる期間である。リセット期間Ｔ１において、リセット制御信号φＲＳＴはＯＮ状態であり、リセットトランジスタＴｒ２００はＯＮ状態となる。読み出し制御信号φＴＸ１～φＴＸ８により、転送トランジスタＴｒ１０１～１０８に順次パルスを印加する。これにより、リセットトランジスタＴｒ２００と転送トランジスタＴｒ１０１～１０８とを介して、フォトダイオードＰＤ１～ＰＤ８に蓄積された信号電荷がリセットされ、信号蓄積が開始される。パルス幅は例えば１マイクロ秒（μｓ）であり、リセット期間Ｔ１は例えば１６マイクロ秒（μｓ）である。
　読み出し期間Ｔ２は、リセット期間Ｔ１が終了して一定期間後（任意の露光時間後）に開始され、画素共有単位４０の読み出し動作を行う期間である。リセット動作から一定期間後（任意の露光時間後）に、選択制御信号φＳＥＬがＯＮ状態となり、画素共有単位４０の出力が選択トランジスタＴｒ４００を介して、垂直信号線９０に電気的に接続され、カラム信号処理回路５０への入力として選択される。パルス幅は例えば１マイクロ秒（μｓ）であり、読み出し期間Ｔ２は例えば１６マイクロ秒（μｓ）である。
　次に、制御信号φＲＳＴに基づいてパルスが印加されることで、リセットトランジスタＴｒ２００がＯＮ状態となり、フローティングディフュージョンＦＤ１およびＦＤ２がリセットされる。リセットトランジスタＴｒ２００がオフ状態になった後、リセット信号が垂直信号線９０に読み出される。
　次に、制御信号φＴＸ１を介してパルスが印加されることで、読み出しトランジスタＴｒ１０１がオン状態となり、フォトダイオードＰＤ１に蓄積された信号電荷がフローティングディフュージョンＦＤ１、ＦＤ２に転送される。読み出しトランジスタＴｒ１０１がオフ状態になった後、画素信号が垂直信号線９０に読み出される。その後、カラム信号処理回路５０で読み出されたリセット信号を元に画素信号のノイズ抑圧処理等が行われる。なお、上記の動作は、フォトダイオードＰＤ２～ＰＤ８についても同様に行われ、フォトダイオードＰＤ１～ＰＤ８までの動作の完了をもって、画素共有単位４０の読み出し動作が完了する。
　図５は、本発明の第１の実施形態に係る固体撮像装置の画素共有単位の回路図である。図５は、図３のレイアウト図における画素共有単位の各構成を概念的に回路図で示したものであり、図３と同一の構成には同一の符号が付されている。
　図３における重なり領域１０１ＫＳ～１０８ＫＳは、図５では、容量として表現されている。具体的には、図３における読み出し配線１０１Ｌと接続配線ＦＤＬとの重なり領域１０１ＫＳに起因する寄生容量が、図５において容量１０１ＫＳとして表現されている。重なり領域１０２ＫＳ～１０８ＫＳについても同様である。
　図５における容量ＦＤは、フローティングディフュージョンＦＤ１、ＦＤ２および増幅トランジスタＴｒ３００のゲート電極３００Ｇからなる容量のうち、重なり領域１０１ＫＳ～１０８ＫＳに起因する寄生容量を除いた容量を示す。
　図６は、本発明の第１の実施形態に係る固体撮像装置の画素共有単位における、転送される信号電荷が少ない場合のＦＤノードの電位の変化を示すタイミングチャートである。図６の縦軸は電位の大きさを示し、図６の横軸は時間を示す。図６では、読み出しゲート電極１０１ＧをＯＮ／ＯＦＦした時の、読み出し制御信号φＴＸ１の電位の動きとＦＤノードの電位Ｖｆｄの動きを表している。
　時刻ｔ１で、読み出しゲート電極１０１ＧがＯＮ状態となり、読み出し制御信号φＴＸ１の電位が上昇し、これに伴いＦＤノードの電位Ｖｆｄが上昇する。そして、時刻ｔ２で、読み出しゲート電極１０１ＧがＯＦＦ状態となり、読み出し制御信号φＴＸ１の電位が下降して元の大きさに戻り、これに伴いＦＤノードの電位Ｖｆｄが下降して元の大きさに戻る。
　具体的には、時刻ｔ１で、読み出しゲート電極１０１ＧがＯＮ状態となると、読み出し制御信号φＴＸ１の電位がＶｐｌｕｓ［Ｖ］上昇する。これに伴い、寄生容量１０１ＫＳによるフィールドスルーの影響により、ＦＤノードの電位ＶｆｄがΔＶ１［Ｖ］上昇する。寄生容量１０１ＫＳの容量値をＣ１０１ＫＳ［Ｆ］、フローティングディフュージョンの容量値をＣＦＤ［Ｆ］とすると、ΔＶ１は以下の式１のように表される。
　ΔＶ１＝Ｃ１０１ＫＳ×Ｖｐｌｓｅ／（Ｃ１０１ＫＳ＋ＣＦＤ）　・・・（１）
　ＦＤノードの電位Ｖｆｄの上昇に伴い、フォトダイオードＰＤ１に蓄積された信号電荷が転送されやすくなる。
　本実施形態では、接続配線ＦＤＬをフォトダイオードＰＤ７およびＰＤ８の下部にまで延長することによって、重なり領域１０１ＫＳ～１０８ＫＳの面積が略等しくなるようにしている。これにより、重なり領域１０１ＫＳ～１０８ＫＳに起因する寄生容量の値を略等しくすることができる。従って、各フォトダイオードＰＤ１～ＰＤ８において、電荷転送時のフィードスルーの影響によるＦＤノードの電位Ｖｆｄの上昇をΔＶ１に略等しくすることができる。各フォトダイオードＰＤ１～ＰＤ８における電荷転送時のフィードスルーの影響によるＦＤノードの電位Ｖｆｄの上昇が略等しくなることにより、各フォトダイオードＰＤ１～ＰＤ８の電荷転送時の転送のされやすさ、即ち、転送特性が均一になる。
　すなわち、本実施形態では、各読み出し配線１０１Ｌ～１０８Ｌと接続配線ＦＤＬとの重なり領域１０１ＫＳ～１０８Ｋの面積が略等しくなるようにしている。これにより、フォトダイオードＦＤ１～ＦＤ８に対応する全ての画素の電荷転送時の転送特性のばらつきを抑えることができ、寄生容量起因のノイズを低減することで高画質化が可能となる。
　（変形例１）
　本発明の第１の実施形態の変形例１に係る固体撮像装置の画素共有単位における画素レイアウト構成について説明する。変形例１は、各読み出し配線と接続配線との重なり領域のサイズが異なるにもかかわらず寄生容量が略等しくなる例である。図７は、本発明の第１の実施形態の変形例１に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。
　図７の（７ａ）は、１つの画素共有単位４０における画素レイアウト構成の要部を示す図であり、説明のために構成の一部のみを記載した図である。画素共有単位４０において配線は３つの配線層から構成されている。図７の（７ｂ）～（７ｄ）は、画素共有単位４０における配線の第１層目から第３層目までのパターンを理解するための分解図である。（７ｂ）は配線の第１層目（１番上）、（７ｃ）は配線の第２層目、（７ｄ）は配線の第３層目（１番下）をそれぞれ上方から見た図である。
　図７の変形例１の画素レイアウト構成が図３の第１の実施形態の画素レイアウト構成と異なる点は、図３の読み出し配線１０２Ｌ、１０３Ｌ、１０６Ｌ、１０７Ｌを、図７では読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’としたことである。図７の他の構成は図３における構成と同じなので、説明を省略する。
　図７の読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’は、図３の読み出し配線１０２Ｌ、１０３Ｌ、１０６Ｌ、１０７Ｌと、配線される位置および配線幅が異なる。具体的には、図３の読み出し配線１０２Ｌ、１０３Ｌ、１０６Ｌ、１０７Ｌは配線の第２層目に配線されていたが、図７の読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’は配線の第３層目に配線される。
　また、図７の読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’の配線幅は、図３の読み出し配線１０２Ｌ、１０３Ｌ、１０６Ｌ、１０７Ｌの配線幅よりも大きく形成される。
　読み出し配線１０ｉＬ（ｉ＝１、２、…、８）と接続配線ＦＤＬの間の物質の誘電率をε［Ｆ・ｍ－１］、読み出し配線１０ｉＬ（ｉ＝１、２、…、８）と接続配線ＦＤＬとの重なり領域の面積をＳｉ［ｍ２］（ｉ＝１、２、…、８）、読み出し配線１０ｉＬ（ｉ＝１、２、…、８）と接続配線ＦＤＬとの距離をｄｉ［ｍ］（ｉ＝１、２、…、８）、とすると、重なり領域の容量値Ｃ１０ｉＫＳ［Ｆ］は以下の式（２）のように表される。
　Ｃ１０ｉＫＳ＝εＳｉ／ｄｉ　（ｉ＝１、２、…、８）　・・・（２）
　式２より、読み出し配線１０ｉＬ（ｉ＝１、２、…、８）と接続配線ＦＤＬとの距離ｄｉ（ｉ＝１、２、…、８）が大きい時、読み出し配線１０ｉＬ（ｉ＝１、２、…、８）と接続配線ＦＤＬとの重なり領域の面積Ｓｉ（ｉ＝１、２、…、８）を大きくすることで、重なり領域の容量値を一定に保つことが可能であることがわかる。
　変形例１では、接続配線ＦＤＬは配線の第１層目に配線され、読み出し配線１０１Ｌ、１０４Ｌ、１０５Ｌ、１０８Ｌは配線の第２層目に配線され、読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’ 配線の第３層目に配線される。従って、読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’と接続配線ＦＤＬとの距離ｄ２、ｄ３、ｄ６、ｄ７は、読み出し配線１０１Ｌ、１０４Ｌ、１０５Ｌ、１０８Ｌと接続配線ＦＤＬとの距離ｄ１、ｄ４、ｄ５、ｄ８よりも大きくなる。
　そこで、読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’の配線幅を読み出し配線１０１Ｌ、１０４Ｌ、１０５Ｌ、１０８Ｌの配線幅よりも大きくすることにより、読み出し配線１０２Ｌ’、１０３Ｌ’、１０６Ｌ’、１０７Ｌ’と接続配線ＦＤＬとの重なり領域の面積Ｓ２、Ｓ３、Ｓ６、Ｓ７が、読み出し配線１０１Ｌ、１０４Ｌ、１０５Ｌ、１０８Ｌと接続配線ＦＤＬとの重なり領域の面積Ｓ１、Ｓ４、Ｓ５、Ｓ８よりも大きくなる。これにより、上述のように、重なり領域の容量値を一定に保つことができる。
　すなわち、変形例１のように、読み出し配線と接続配線との配線間距離が一部の読み出し配線と接続配線との重なり領域において長くなる場合、それに応じて重なり領域の面積を大きくすれば、各重なり領域の寄生容量値を略等しくすることができ、第１の実施形態と同様の効果が得られる。
　（変形例２）
　本発明の第１の実施形態の変形例２に係る固体撮像装置の画素共有単位における画素レイアウト構成について説明する。上述の例では縦４×横２の８画素のフォトダイオード配列を１つの画素共有単位としていたが、変形例２は、縦４×横１の４画素のフォトダイオード配列を１つの画素共有単位とした例である。図８は、本発明の第１の実施形態の変形例２に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。
　図８に示すように、変形例２において、１つの画素共有単位４０は、縦４×横１の４画素のフォトダイオードＰＤ１～ＰＤ４から構成される。図８の（８ａ）は、１つの画素共有単位４０における画素レイアウト構成の要部を示す図であり、説明のために構成の一部のみを記載した図である。変形例２において、画素共有単位４０における配線は２つの配線層から構成されている。図８の（８ｂ）および（８ｃ）は、画素共有単位４０における配線の第１層目および第２層目のパターンを理解するための分解図である。（８ｂ）は配線の第１層目（上）、（８ｃ）は配線の第２層目（下）をそれぞれ上方から見た図である。
　画素共有単位４０は、第１の画素ユニットと、第２の画素ユニットと、リセットトランジスタＴｒ２００と、増幅トランジスタＴｒ３００と、選択トランジスタＴｒ４００とを有する。画素共有単位４０では、第１の画素ユニットと第２の画素ユニットとを列方向に２つ並べて配置している。
　第１の画素ユニットは、縦２×横１の２つのフォトダイオードＰＤ１およびＰＤ２と、読み出しゲート電極１０１Ｇおよび１０２Ｇと、フローティングディフュージョンＦＤ１と、読み出しトランジスタＴｒ１０１およびＴｒ１０２とを有する。第２の画素ユニットは、縦２×横１の２つのフォトダイオードＰＤ３およびＰＤ４と、読み出しゲート電極１０３Ｇおよび１０４Ｇと、フローティングディフュージョンＦＤ２と、読み出しトランジスタＴｒ１０３およびＴｒ１０４とを有する。
　フォトダイオードフォトダイオードＰＤ１～ＰＤ４は、入射した光を光電変換して発生した信号電荷を蓄える。フォトダイオードフォトダイオードＰＤ１～ＰＤ４の各々は略四角形状であり、所要の間隔、例えば縦横等間隔で縦４×横１に配置される。
　読み出しトランジスタＴｒ１０１～Ｔｒ１０４の各々は、フォトダイオードＰＤ１～ＰＤ４の各々に対応して設けられる。読み出しトランジスタＴｒ１０１～Ｔｒ１０４の各々は、垂直読出し回路１０からの読み出し制御信号φＴＸ１～φＴＸ４の各々に基づいて、読み出し配線１０１Ｌ～１０４Ｌの各々を介してパルスを印加することで、フォトダイオードＰＤ１～ＰＤ４の各々に蓄積された信号電荷をフローティングディフュージョンＦＤ１およびＦＤ２に転送する。
　リセットトランジスタＴｒ２００は、ソース電極２００Ｓと、ドレイン電極２００Ｄと、ゲート電極２００Ｇとを有する。リセットトランジスタＴｒ２００は、画素共有単位４０の中央の、フォトダイオードＰＤ２とフォトダイオードＰＤ３との間の領域に配置される。
　リセットトランジスタＴｒ２００は、垂直読出し回路１０からのリセット制御信号φＲＳＴに基づいて、リセット配線２００Ｌを介してパルスを印加することで、フォトダイオードＰＤ１～ＰＤ４に蓄積された信号電荷と、フローティングディフュージョンＦＤ１およびＦＤ２に蓄積された信号電荷とを、電源配線ＶＬを介して電源電圧ＶＤＤでリセットする。
　増幅トランジスタＴｒ３００は、ソース電極３００Ｓと、ドレイン電極３００Ｄと、ゲート電極３００Ｇとを有する。増幅トランジスタＴｒ３００は、画素共有単位４０の上方の、電源配線ＶＬと垂直信号線９０との間の領域に配置される。増幅トランジスタＴｒ３００は、フローティングディフュージョンＦＤ１およびＦＤ２に転送された信号電荷に応じた増幅信号をソース電極３００Ｓから出力する。
　選択トランジスタＴｒ４００は、ソース電極４００Ｓと、ドレイン電極４００Ｄと、ゲート電極４００Ｇとを有する。選択トランジスタＴｒ４００は、画素共有単位４０の上方の、増幅トランジスタＴｒ３００と垂直信号線９０との間の領域に配置される。選択トランジスタＴｒ４００のソース電極４００Ｓは、増幅トランジスタＴｒ３００のドレイン電極３００Ｄと接続されている。選択トランジスタＴｒ４００は、垂直読出し回路１０からの選択制御信号φＳＥＬに基づいて、選択配線４００Ｌを介してパルスを印加することで、増幅トランジスタＴｒ３００のソース３００Ｓから出力された画素信号を垂直信号線９０に読み出す。
　フローティングディフージョンＦＤ１は、２つのフォトダイオードＰＤ１およびＰＤ２で囲まれた領域の左方に配置される。フローティングディフュージョンＦＤ１は、フォトダイオードＰＤ１およびＰＤ２から転送された信号電荷を電圧に変換し、接続配線ＦＤＬを介して、増幅トランジスタＴｒ３００のゲート電極３００Ｇに出力する。
　フローティングディフージョンＦＤ２は、２つのフォトダイオードＰＤ３およびＰＤ４で囲まれた領域の左方に配置される。フローティングディフュージョンＦＤ２は、フォトダイオードＰＤ３およびＰＤ４から転送された信号電荷を電圧に変換し、接続配線ＦＤＬを介して、増幅トランジスタＴｒ３００のゲート電極３００Ｇに出力する。
　接続配線ＦＤＬは、配線の第１層目に、画素共有単位４０の左側に縦方向に配線される。接続配線ＦＤＬは、フローティングディフュージョンＦＤ１およびＦＤ２と、増幅トランジスタのゲート電極３００Ｇと、リセットトランジスタのソース電極３００Ｓとを電気的に接続する。接続配線ＦＤＬは、フォトダイオードＰＤ４の下部にまで延長し、読み出し配線１０１Ｌ～１０４Ｌの各々と重なり領域１０１ＫＳ～１０４ＫＳを形成するように配置される。また、接続配線ＦＤＬは、リセット配線２００Ｌと重なり領域２００ＫＳを形成する。
　基板電位供給配線ＧＬは、配線の第２層目に、画素共有単位４０の下部に横方向に配線される。基板電位供給配線ＧＬは、画素内の各トランジスタへの基板電位（グランド電位）ＧＮＤを供給する。
　読み出し配線１０１Ｌ～１０４Ｌは、配線の第２層目に、画素共有単位４０の横方向に配線される。読み出し配線１０１Ｌ～１０４Ｌの各々は、読み出しトランジスタＴｒ１０１～Ｔｒ１０４の各々の読み出しゲート電極１０１Ｇ～１０４Ｇの各々に接続され、それぞれ独立の読み出しパルスが印加され、それぞれ独立に制御されるように形成される。
　リセット配線２００Ｌは、リセットトランジスタＴｒ２００のゲート電極２００Ｇに接続され、リセットパルスが印加されるように構成される。選択配線４００Ｌは、選択トランジスタＴｒ４００に重なるように配置され、選択トランジスタＴｒ４００のゲート電極４００Ｇに接続される。読み出し配線１０１Ｌ～１０４Ｌ、リセット配線２００Ｌおよび選択配線４００Ｌは、配線の第２層目に、画素共有単位４０の横方向に配線され、配線間の間隔ができるだけ大きくなるように（略均等に）配置される。
　電源配線ＶＬは、配線の第１層目に、画素共有単位４０の左側の接続配線ＦＤＬの左側に縦方向に配線され、リセットトランジスタＴｒ２００のドレイン領域２００Ｄおよび増幅トランジスタＴｒ３００のソース領域３００Ｓに接続される。垂直信号線９０は、配線の第１層目に、画素共有単位４０の中央部に縦方向に配線され、選択トランジスタＴｒ４００のドレイン電極４００Ｄに接続される。
　変形例２の画素レイアウト構成を用いた場合の画素の動作は、第１の実施形態の画素レイアウト構成を用いた場合の画素の動作と同様なので、説明は省略する。
　変形例２では、第１の実施形態と同様に、接続配線ＦＤＬを一部延長（フォトダイオードＰＤ４の下部にまで延長）することによって、重なり領域１０１ＫＳ～１０４ＫＳの面積が略等しくなるようにしている。これにより、フォトダイオードＦＤ１～ＦＤ４に対応する全ての画素の電荷転送時の転送特性のばらつきを抑えることができ、寄生容量起因のノイズを低減することで高画質化が可能となる。
　（第２の実施形態）
　本発明の第２の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成について説明する。第２の実施形態は、接続配線とリセット配線との重なりがないレイアウト構成の例である。図９は、本発明の第２の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。
　図９の（９ａ）は、１つの画素共有単位４０における画素レイアウト構成の要部を示す図であり、説明のために構成の一部のみを記載した図である。画素共有単位４０において配線は３つの配線層から構成されている。図９の（９ｂ）～（９ｄ）は、画素共有単位４０における配線の第１層目から第３層目までのパターンを理解するための分解図である。（９ｂ）は配線の第１層目（１番上）、（９ｃ）は配線の第２層目、（９ｄ）は配線の第３層目（１番下）をそれぞれ上方から見た図である。
　図９の第２の実施形態の画素レイアウト構成が図３の第１の実施形態の画素レイアウト構成と異なる点は、図３のリセットトランジスタＴｒ２００、増幅トランジスタＴｒ３００、選択トランジスタＴｒ４００、リセット配線２００Ｌ、選択配線４００Ｌ、電源配線ＶＬを、図９ではリセットトランジスタＴｒ２００’’、増幅トランジスタＴｒ３００’’、選択トランジスタＴｒ４００’’、リセット配線２００Ｌ’’、選択配線４００Ｌ’’、電源配線ＶＬ’’としたことである。図９の他の構成は図３における構成と同じなので、説明を省略する。
　図９のリセットトランジスタＴｒ２００’’は、図３のリセットトランジスタＴｒ２００と配置される位置が異なる。具体的には、図３のリセットトランジスタＴｒ２００は、画素共有単位４０の中央の、フォトダイオードＰＤ３およびＰＤ４とフォトダイオードＰＤ５およびＰＤ６との間の領域に配置されていたが、図９のリセットトランジスタＴｒ２００’’は、画素共有単位４０の上方のフォトダイオードＰＤ１およびＰＤ２の上方に配置される。リセットトランジスタＴｒ２００’’は、ソース電極２００Ｓ’’と、ドレイン電極２００Ｄ’’と、ゲート電極２００Ｇ’’とを有する。
　図９の増幅トランジスタＴｒ３００’’は、図３の増幅トランジスタＴｒ３００と配置される位置が異なる。具体的には、図３の増幅トランジスタＴｒ３００は、画素共有単位４０の上方のフォトダイオードＰＤ１およびＰＤ２の上方の、電源配線ＶＬと垂直信号線９０との間の領域に配置されていたが、図９の増幅トランジスタＴｒ３００’’は、画素共有単位４０の中央の、フォトダイオードＰＤ３およびＰＤ４とフォトダイオードＰＤ５およびＰＤ６との間の領域に配置される。増幅トランジスタＴｒ３００’’は、ソース電極３００Ｓ’’と、ドレイン電極３００Ｄ’’と、ゲート電極３００Ｇ’’とを有する。
　図９の選択トランジスタＴｒ４００’’は、図３の選択トランジスタＴｒ４００と配置される位置が異なる。具体的には、図３の選択トランジスタＴｒ４００は、画素共有単位４０の上方のフォトダイオードＰＤ１およびＰＤ２の上方の、増幅トランジスタＴｒ３００と垂直信号線９０との間の領域に配置されていたが、図９の選択トランジスタＴｒ４００’’は、画素共有単位４０の中央の、フォトダイオードＰＤ３およびＰＤ４とフォトダイオードＰＤ５およびＰＤ６との間の増幅トランジスタＴｒ３００’’と垂直信号線９０との間の領域に配置される。選択トランジスタＴｒ４００’’は、ソース電極４００Ｓ’’と、ドレイン電極４００Ｄ’’と、ゲート電極４００Ｇ’’とを有する。
　上述の各トランジスタの配置の変更に伴い、リセット配線２００Ｌおよび選択配線４００Ｌの配置は、図９のリセット配線２００Ｌ’’および選択配線４００Ｌ’’のように変更される。具体的には、リセット配線２００Ｌ’’は、配線の第２層目に、画素共有単位４０の上方に横方向に配線される。リセット配線２００Ｌ’’は、リセットトランジスタＴｒ２００’’のゲート電極２００Ｇ’’に接続される。選択配線４００Ｌ’’は、配線の第２層目に、画素共有単位４０の中央で横方向に配線される。選択配線４００Ｌ’’は、選択トランジスタＴｒ４００’’のゲート電極４００Ｇ’’に接続される。
　電源配線ＶＬ’’は、配線の第１層目に、画素共有単位４０の左側に縦方向に配線され、リセットトランジスタＴｒ２００’’のドレイン領域２００Ｄ’’および増幅トランジスタＴｒ３００’’のソース領域３００Ｓ’’に接続される。
　このように各配線を配置することにより、図９の第２の実施形態の画素レイアウト構成では、リセット配線２００Ｌと接続配線ＦＤＬとの重なり領域２００ＫＳが存在しない。
　図１０は、本発明の第２の実施形態に係る固体撮像装置の画素共有単位における、リセットトランジスタＴｒ２００’’をオン状態からオフ状態への切替えた時のＦＤノードの電位の変化を示すタイミングチャートである。図１０の縦軸は電位の大きさを示し、図１０の横軸は時間を示す。図１０では、リセットトランジスタＴｒ２００’’をオン状態からオフ状態への切替えた時の、リセット制御信号φＲＳＴの電位の動きとＦＤノードの電位Ｖｆｄの動きを表している。
　リセットゲート２００Ｇがオンの状態では、ＦＤノードの電位Ｖｆｄは、電源電圧ＶＤＤに固定される。時刻ｔで、リセット制御信号φＲＳＴの電位がＶｐｌｕｓ下降し、リセットトランジスタＴｒ２００’’がオン状態からオフ状態へ切替わる、すなわちリセットゲート２００Ｇがオン状態からオフ状態へ切替わり、リセットが解除される。この時、フィードスルーの影響により、ＦＤノードの電位ＶｆｄがＶＤＤからΔＶＲＳＴだけ下降する。
　フローティングディフュージョンの容量値をＣＦＤ、リセット配線２００Ｌと接続配線ＦＤＬとの重なり領域２００ＫＳの容量値をＣ２００ＫＳとすると、ΔＶＲＳＴは以下の式（３）のように表せる。
　ΔＶＲＳＴ＝Ｃ２００ＫＳ×Ｖｐｌｓｅ／（Ｃ２００ＫＳ＋ＣＦＤ）　・・・（３）
　ＦＤノードの電位Ｖｆｄが大きいほど、フォトダイオードＰＤ１～ＰＤ８に蓄積された信号電荷はフローティングディフュージョンＦＤ１およびＦＤ２に転送されやすいので、ΔＶＲＳＴの値は小さいほうが望ましい。従って、重なり領域２００ＫＳの大きさ（面積）は小さいほど望ましい。
　本実施形態では、リセットトランジスタＴｒ２００’’を接続配線ＦＤＬの端部に配置することにより、リセット配線２００Ｌと接続配線ＦＤＬとの重なり領域２００ＫＳが存在しない。これにより、リセットトランジスタＴｒ２００’’をオフ状態に切替えた時のフィードスルーの影響によるＦＤノードの電圧降下を低減することができる。これにより、第１の実施形態の効果に加えて、本実施形態では、フォトダイオードＦＤ１～ＦＤ８に対応する全ての画素の電荷転送時の転送特性が向上し、高画質化が可能となる。
　（第３の実施形態）
　本発明の第３の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成について説明する。第３の実施形態は、フローティングディフュージョンとリセットトランジスタとを接続する接続配線が一直線上に並ぶ画素レイアウト構成の例である。図１１は、本発明の第３の実施形態に係る固体撮像装置の画素共有単位における画素レイアウト構成を示す図である。
　図１１の（１１ａ）は、１つの画素共有単位４０における画素レイアウト構成の要部を示す図であり、説明のために構成の一部のみを記載した図である。画素共有単位４０において配線は３つの配線層から構成されている。図１１の（１１ｂ）～（１１ｄ）は、画素共有単位４０における配線の第１層目から第３層目までのパターンを理解するための分解図である。（１１ｂ）は配線の第１層目（１番上）、（１１ｃ）は配線の第２層目、（１１ｄ）は配線の第３層目（１番下）をそれぞれ上方から見た図である。
　図１１の第３の実施形態の画素レイアウト構成が図９の第２の実施形態の画素レイアウト構成と異なる点は、図９の接続配線ＦＤＬ、読み出し配線１０３Ｌ～１０８Ｌ、リセット配線２００Ｌ’’、基板電位供給配線ＧＬ、接続配線ＦＤＬと各読み出し配線１０３Ｌ～１０８Ｌとの重なり領域１０３ＫＳ～１０８ＫＳを、図１１では接続配線ＦＤＬ’’’、読み出し配線１０３Ｌ’’’～１０８Ｌ’’’、リセット配線２００Ｌ’’’、基板電位供給配線ＧＬ’’’、重なり領域１０３ＫＳ’’’～１０８ＫＳ’’’としたことである。図１１の他の構成は図９における構成と同じなので、説明を省略する。
　接続配線ＦＤＬ’’’は、配線の第１層目に、画素共有単位４０の中央に縦方向に配線される。接続配線ＦＤＬ’’’は、フローティングディフュージョンＦＤ１およびＦＤ２と、増幅トランジスタのゲート電極３００Ｇ’’と、リセットトランジスタのソース電極３００Ｓ’’とを電気的に接続する。本実施形態では、接続配線ＦＤＬ’’’は、フォトダイオードＰＤ７およびＦＤ８の方向へ延長せず、下端はフローティングディフュージョンＦＤ２の中心にある接続部と接続している。
　読み出し配線１０１Ｌ、１０２Ｌ、１０３Ｌ’’’～１０８Ｌ’’’は、配線の第２層目に、画素共有単位４０の横方向に配線される。読み出し配線１０１Ｌ、１０２Ｌ、１０３Ｌ’’’～１０８Ｌ’’’の各々は、読み出しトランジスタＴｒ１０１～Ｔｒ１０８の各々の読み出しゲート電極１０１Ｇ～１０８Ｇの各々に接続され、それぞれ独立の読み出しパルスが印加され、それぞれ独立に制御されるように形成される。
　本実施形態では、読み出し配線１０３Ｌ’’’～１０８Ｌ’’’の各々は、接続配線ＦＤＬ’’’との重なり領域を確保するため、全体をフォトダイオードＰＤ１、ＰＤ２の方向に少しずつシフトしている。これにより、読み出し配線１０１Ｌ、１０２Ｌ、１０３Ｌ’’’～１０８Ｌ’’’と接続配線ＦＤＬ’’’との重なり領域１０１ＫＳ、１０２ＫＳ、１０３ＫＳ’’’～１０８ＫＳ’’’が全て、接続配線ＦＤＬ’’’上に存在する。
　リセット配線２００Ｌ’’’は、配線の第２層目に、画素共有単位４０の横方向に配線される。リセット配線２００Ｌ’’’は、リセットトランジスタＴｒ２００’’のゲート電極２００Ｇ’’に接続され、リセットパルスが印加されるように構成される。本実施形態では、リセット配線２００Ｌ’’’は、接続配線ＦＤＬ’’’からできるだけ離れるように配置される。例えば、図１１のように、リセット配線２００Ｌ’’’は、フォトダイオードＰＤ７およびＰＤ８の下部に重なるように配置される。
　基板電位供給配線ＧＬ’’’は、画素内の各トランジスタへの基板電位（グランド電位）ＧＮＤを供給する。本実施形態では、基板電位供給配線ＧＬ’’’は、配線の第２層目に、画素共有単位４０の下部に横方向に配線され、接続配線ＦＤＬ’’’とリセット配線２００Ｌ’’’との間、およびリセット配線２００Ｌ’’’の下部に配置される。
　選択配線４００Ｌ’’は、配線の第２層目に、画素共有単位４０の横方向に配線される。選択配線４００Ｌ’’は、選択トランジスタＴｒ４００’’に重なるように配置され、選択トランジスタＴｒ４００’’のゲート電極４００Ｇ’’に接続される。
　図１１のように、本実施形態では、読み出し配線１０２Ｌ、１０１Ｌ、１０４Ｌ’’’、１０３Ｌ’’’、１０６Ｌ’’’、選択配線４００Ｌ’’、読み出し配線１０５Ｌ’’’、１０８Ｌ’’’、１０７Ｌ’’’、基板電位供給配線ＧＬ’’’、リセット配線２００Ｌ’’’および基板電位供給配線ＧＬ’’’は、この順番で、配線の第２層目に、画素共有単位４０の横方向に配線され、配線間の間隔ができるだけ大きくなるように（略均等に）配置される。
　本実施形態は、第１の実施形態および第２の実施形態の効果に加えて、以下の４つの効果を持つ。
　１つめの効果は、接続配線ＦＤＬ’’’を短くすることで、フローティングディフュージョンＦＤ１およびＦＤ２の容量値が減少する。これにより、信号電荷から電圧への変換ゲインが増加し、後段で発生するノイズの影響が低減する。すなわち、フローティングディフュージョンの容量の増加を抑えることで、高い変換ゲインを確保することができる。
　２つめの効果は、接続配線ＦＤＬ’’’を短くすることで、フローティングディフュージョンＦＤ１およびＦＤ２の容量値が減少する。これにより、各読み出しゲート電極をオン状態にした際のフィードスルーの影響が大きくなる。これは、式（１）より、フローティングディフュージョンの容量値ＣＦＤが小さくなるとＦＤノードの電位上昇値ΔＶ１が大きくなることから明らかである。これにより、フォトダイオードＦＤ１～ＦＤ８に対応する全ての画素の電荷転送時の転送特性が向上する。
　３つめの効果は、リセット配線２００Ｌ’’’を２つの基板電位供給配線ＧＬ’’’で挟むことで、リセット配線２００Ｌ’’’と接続配線ＦＤＬ’’’との間の寄生容量をより小さくすることができる。これにより、リセットゲート２００Ｇをオフ状態にした時の接続配線ＦＤＬ’’’の電圧降下をより抑えることができ、フォトダイオードＦＤ１～ＦＤ８に対応する全ての画素の電荷転送時の転送特性が向上する。
　４つめの効果は、各フォトダイオードＰＤ１～ＰＤ８と各配線（図１１の配線の第２層目）との位置関係が均一になる。これにより、各配線からの反射による各フォトダイオードＰＤ１～ＰＤ８への影響が均一になり、画素共有単位４０内での画素特性のばらつきが低減できる。
　上例では、縦４×横２の８画素または縦４×横１の４画素のフォトダイオード配列を１つの画素共有単位とした。しかし、その他、横２×縦６（画素）の計１２画素のフォトダイオード配列、横２×縦８（画素）の計１６画素のフォトダイオード配列等、横２×縦４ｎ画素（ｎは正の整数）のフォトダイオード配列を１つの画素共有単位として構成することもできる。
　本明細書において「前、後ろ、上、下、右、左、垂直、水平、縦、横、行および列」などの方向を示す言葉は、本発明の装置におけるこれらの方向を説明するために使用している。従って、本発明の明細書を説明するために使用されたこれらの言葉は、本発明の装置において相対的に解釈されるべきである。
　本明細書において使用している「大体」、「約」、「略」等の程度を表わす言葉は、最終結果が著しくは変わらない範囲において、合理的な範囲のばらつきがあることを意味する。従って、「略等しい」という言葉は、「完全に等しい」場合も含む。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記各態様の固体撮像装置によれば、接続配線と他配線との間に寄生容量が存在しても、画質の劣化を抑えることができる固体撮像装置を実現することができる。
　１　固体撮像装置
　２　レンズユニット部
　３　画像信号処理装置
　４　記録装置、
　５　カメラ制御装置
　６　表示装置
　７　デジタルカメラ
　１０　垂直読出し回路
　２０　水平読出し回路
　２１　画素共有単位
　２３　第１の画素ユニット
　２５　第２の画素ユニット
　２７　リセット配線
　２８　接続配線
　２９　電源配線
　３０　画素アレイ部
　３１Ｄ　増幅トランジスタＴｒ３のドレイン領域
　３１Ｓ　増幅トランジスタＴｒ３のソース領域
　３２　増幅トランジスタＴｒ３の増幅ゲート電極
　３３Ｄ　リセットトランジスタＴｒ２のドレイン領域
　３３Ｓ　リセットトランジスタＴｒ２のソース領域
　３５　垂直信号線
　３６　電源配線
　４０　画素共有単位
　５０　カラム信号処理回路
　６０　水平信号線
　７０　出力アンプ
　８０　制御信号線
　９０　垂直信号線
　１０１Ｇ～１０８Ｇ　読み出しゲート電極
　１０１ＫＳ～１０８ＫＳ、２００ＫＳ　重なり領域
　１０１Ｌ～１０８Ｌ　読み出し配線
　２００Ｄ　リセットトランジスタＴｒ２００のドレイン電極
　２００Ｇ　リセットトランジスタＴｒ２００のゲート電極
　２００Ｌ　リセット配線
　２００Ｓ　リセットトランジスタＴｒ２００のソース電極
　２２１～２２８　読み出しゲート電極
　２６１～２６８　読み出し配線
　３００Ｄ　増幅トランジスタＴｒ３００のドレイン電極
　３００Ｇ　増幅トランジスタＴｒ３００のゲート電極
　３００Ｓ　増幅トランジスタＴｒ３００のソース電極
　４００Ｄ　選択トランジスタＴｒ４００のドレイン電極
　４００Ｇ　選択トランジスタＴｒ４００のゲート電極
　４００Ｓ　選択トランジスタＴｒ４００のソース電極
　ＦＤ１、ＦＤ２　フローティングディフュージョン
　ＦＤＬ　接続配線
　ＧＬ　基板電位供給配線
　ＰＤ１～ＰＤ８　フォトダイオード
　Ｔｒ１１～Ｔｒ１８、Ｔｒ１０１～Ｔｒ１０８　読み出しトランジスタ
　Ｔｒ２、Ｔｒ２００　リセットトランジスタ
　Ｔｒ３、Ｔｒ３００　増幅トランジスタ
　Ｔｒ４００　選択トランジスタ
　ＶＬ　電源配線

Claims (5)

  1. 　入射光量に応じた電荷を蓄積する複数のフォトダイオードと、前記複数のフォトダイオードで共有されるフローティングディフュージョンと、前記複数のフォトダイオードの各々に対応して設けられ、各フォトダイオードで蓄積した電荷を前記フローティングディフュージョンに読み出す複数の読み出しトランジスタとをそれぞれ有する複数の画素ユニットと、
    　前記複数の画素ユニットで共有されるリセットトランジスタおよび増幅トランジスタと、
    　前記複数の読み出しトランジスタの読み出しゲート電極の各々に接続された複数の読み出し配線と、
    　前記複数の画素ユニットの各々に含まれる複数の前記フローティングディフュージョンを接続する接続配線と、
    　を含む画素共有単位を有し、
    　前記画素共有単位において、前記接続配線と前記複数の読み出し配線の各々とは、平面視で、それぞれ重なり領域を有するように配置され、かつ、複数の前記重なり領域で発生する寄生容量が略等しくなるように、前記接続配線と前記複数の読み出し配線とが配置されている
    　固体撮像装置。
  2. 　前記複数の重なり領域の面積が略等しくなるように、前記接続配線と前記複数の読み出し配線とが配置されている
    　請求項１に記載の固体撮像装置。
  3. 　前記画素共有単位に含まれる複数の前記フローティングディフュージョンと、前記リセットトランジスタとは、直線上に配置されると共に前記接続配線により接続され、
    　前記リセットトランジスタと、前記リセットトランジスタから最も遠い位置に配置されたフローティングディフュージョンとの間に、前記複数の重なり領域の全てが配置されている
    　請求項１または２に記載の固体撮像装置。
  4. 　前記リセットトランジスタのリセットゲート電極に接続されたリセット配線と、前記接続配線とは、平面視において、重なり領域がないように配置されている
    　請求項１から３のいずれか一項に記載の固体撮像装置。
  5. 　前記画素共有単位は、２行２列に配置した前記複数のフォトダイオードと、２行２列に配置した前記複数のフォトダイオードの中央に１つ配置した前記フローティングディフュージョンとを含む画素ユニットを列方向に２つ並べて配置した
    　請求項１から４のいずれか一項に記載の固体撮像装置。
PCT/JP2016/069125 2016-06-28 2016-06-28 固体撮像装置 WO2018003012A1 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2018524619A JPWO2018003012A1 (ja) 2016-06-28 2016-06-28 固体撮像装置
PCT/JP2016/069125 WO2018003012A1 (ja) 2016-06-28 2016-06-28 固体撮像装置
US16/227,305 US10700109B2 (en) 2016-06-28 2018-12-20 Solid-state imaging device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2016/069125 WO2018003012A1 (ja) 2016-06-28 2016-06-28 固体撮像装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US16/227,305 Continuation US10700109B2 (en) 2016-06-28 2018-12-20 Solid-state imaging device

Publications (1)

Publication Number Publication Date
WO2018003012A1 true WO2018003012A1 (ja) 2018-01-04

Family

ID=60786183

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2016/069125 WO2018003012A1 (ja) 2016-06-28 2016-06-28 固体撮像装置

Country Status (3)

Country Link
US (1) US10700109B2 (ja)
JP (1) JPWO2018003012A1 (ja)
WO (1) WO2018003012A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190091666A (ko) * 2018-01-29 2019-08-07 에스케이하이닉스 주식회사 이미지 센서
CN111656772A (zh) * 2018-01-24 2020-09-11 索尼半导体解决方案公司 摄像装置和电子设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018133B (zh) * 2019-05-31 2023-06-06 宁波飞芯电子科技有限公司 半导体元件、半导体元件制备方法以及固态成像装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05307165A (ja) * 1992-04-28 1993-11-19 Seiko Epson Corp アクティブマトリクス表示パネル
WO2009107271A1 (ja) * 2008-02-27 2009-09-03 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP2010165854A (ja) * 2009-01-15 2010-07-29 Sony Corp 固体撮像装置及び電子機器

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7714917B2 (en) * 2005-08-30 2010-05-11 Aptina Imaging Corporation Method and apparatus providing a two-way shared storage gate on a four-way shared pixel
JP4252098B2 (ja) * 2006-09-20 2009-04-08 三洋電機株式会社 光検出装置
CN103329513B (zh) * 2011-02-04 2017-06-27 松下知识产权经营株式会社 固体摄像装置及其驱动方法
JP6094086B2 (ja) * 2012-08-02 2017-03-15 株式会社ニコン 撮像素子及び撮像装置
JP5700106B2 (ja) 2013-12-18 2015-04-15 ソニー株式会社 固体撮像装置及び電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05307165A (ja) * 1992-04-28 1993-11-19 Seiko Epson Corp アクティブマトリクス表示パネル
WO2009107271A1 (ja) * 2008-02-27 2009-09-03 シャープ株式会社 アクティブマトリクス基板、液晶パネル、液晶表示装置、液晶表示ユニット、テレビジョン受像機
JP2010165854A (ja) * 2009-01-15 2010-07-29 Sony Corp 固体撮像装置及び電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111656772A (zh) * 2018-01-24 2020-09-11 索尼半导体解决方案公司 摄像装置和电子设备
KR20190091666A (ko) * 2018-01-29 2019-08-07 에스케이하이닉스 주식회사 이미지 센서
KR102551862B1 (ko) * 2018-01-29 2023-07-06 에스케이하이닉스 주식회사 이미지 센서

Also Published As

Publication number Publication date
JPWO2018003012A1 (ja) 2019-04-18
US20190123078A1 (en) 2019-04-25
US10700109B2 (en) 2020-06-30

Similar Documents

Publication Publication Date Title
US11595610B2 (en) Solid-state imaging device and electronic apparatus
KR101799262B1 (ko) 촬상소자 및 촬상장치
US8134625B2 (en) Solid-state imaging device, camera, and electronic device
TWI412273B (zh) 固態影像裝置及其驅動方法，以及電子裝置
US8068158B2 (en) Solid state imaging device capable of parallel reading of data from a plurality of pixel cells
JP2009038263A (ja) 固体撮像素子および電子情報機器
JP7497396B2 (ja) 撮像素子及び撮像装置
US10700109B2 (en) Solid-state imaging device
JP6083977B2 (ja) 固体撮像装置および撮像装置
JP5422455B2 (ja) 固体撮像装置
JP5440056B2 (ja) 固体撮像素子
JP2009059811A (ja) 固体撮像装置および電子情報機器
JP6769349B2 (ja) 固体撮像素子及び撮像装置
JP7115067B2 (ja) 固体撮像素子及び撮像システム

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 2018524619

Country of ref document: JP

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 16907245

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 16907245

Country of ref document: EP

Kind code of ref document: A1