JP6769349B2 - 固体撮像素子及び撮像装置 - Google Patents

Description

本発明は、固体撮像素子及び撮像装置に関する。

ＣＭＯＳイメージセンサなどの固体撮像素子は、主走査方向及び副走査方向にアレイ状に配置された複数の画素を含む画素アレイと、画素アレイの周辺に配置され、画素アレイの各画素から信号線を介して画素信号を読み出す読み出し回路とを備える。画素アレイの各画素は、フォトダイオードなどの光電変換素子、光電変換により発生した電荷を電圧に変換するフローティングディフュージョン、電荷転送トランジスタ、リセットトランジスタ、および増幅トランジスタを備える。読み出し回路は、アナログ増幅器、アナログ／ディジタル変換器、などを備える。読み出し回路において、一般的には、主走査方向に配列された複数の画素の画素信号を同時に読み出すので、これらの画素に対応した複数の回路部分が設けられる。

特許文献１及び２は、例示的なＣＭＯＳイメージセンサを開示している。

ＣＭＯＳイメージセンサは、一般的なＣＭＯＳプロセスを用いて製造可能であり、また、同一の集積回路内にアナログ回路及びディジタル回路を混在させてもよい。そのため、ＣＭＯＳイメージセンサは、画素アレイとその周辺回路（読み出し回路など）とを一体の集積回路として形成し、部品点数を減らすことができるという大きな利点を持つ。

ＣＭＯＳイメージセンサの中でも、ＣＭＯＳラインセンサは、主走査方向に多数の画素が配置される一方、副走査方向にはごくわずかの画素しか配置されない。従って、ＣＭＯＳラインセンサの画素アレイの面積は、エリアセンサの場合と比較してはるかに小さく、その周辺回路がＣＭＯＳラインセンサの集積回路の面積の大部分を占める。

しかし、従来のＣＭＯＳラインセンサでは、前述のように、読み出し回路において、主走査方向に配列された複数の画素の画素信号を同時に読み出すので、これらの画素に対応した複数の回路部分が設けられる。従って、ＣＭＯＳラインセンサを含む集積回路の回路規模が増大し、コストを増大させるという問題がある。

本発明の目的は、画素信号の読み出し回路の回路規模を削減した固体撮像素子を提供することにある。

本発明の一態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける少なくとも１つの行のすべての画素が１つの制御線に接続されるように、当該画素サブアレイにおける各画素に接続された複数の制御線と、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける各画素に個別に接続された複数の信号線と、
前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに位相差を有するように前記各画素サブアレイの各画素をそれぞれ動作させて画素信号をそれぞれ発生させる画素制御回路と、
前記複数の画素サブアレイの間で互いに位相差を有するように、前記各画素サブアレイの各画素から前記各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備える。

本発明の一態様に係る固体撮像素子によれば、画素信号の読み出し回路の回路規模を削減することができる。

本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。 図１の画素［ａ，ｂ，ｃ］の詳細構成を示す回路図である。 図１の画素サブアレイ［Ｎ−１］、［Ｎ］、［Ｎ＋１］の各画素の動作を示すタイミングチャートである。 本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。 本発明の実施形態３に係る固体撮像素子の全体構成を示すブロック図である。 本発明の実施形態４に係る固体撮像素子の全体構成を示すブロック図である。 本発明の実施形態５に係る固体撮像素子の全体構成を示すブロック図である。 図７の画素アレイ１０Ｄの一部を示す断面図である。 本発明の実施形態６に係る撮像装置の構成を示すブロック図である。

以下の図面を参照して、本発明の実施形態について詳細に解説する。

実施形態１．
図１は、本発明の実施形態１に係る固体撮像素子の全体構成を示すブロック図である。図１の固体撮像素子は、画素アレイ１０、画素制御回路２０、読み出し回路３０、増幅器４０、複数の制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］、及び複数の信号線ＶＯＵＴ［ａ，ｂ，ｃ］を備える。固体撮像素子のこれらの構成要素は、例えば、半導体基板上に形成される。

画素アレイ１０は、入射光に応じて画素信号をそれぞれ生成する複数の画素［ａ，ｂ，ｃ］を備え、各画素［ａ，ｂ，ｃ］は、主走査方向（図１のＸ方向）及び副走査方向（図１のＹ方向）に２次元で配列される。画素アレイ１０は、主走査方向に配列された複数の画素サブアレイ［ａ］を含む。各画素サブアレイ［ａ］は、主走査方向に沿った複数の行（図１では３行）及び副走査方向に沿った複数の列（図１では２列）を形成するように２次元で配列された複数の画素［ａ，ｂ，ｃ］を含む。ここで、「ａ」は画素サブアレイの番号を示し（図１では、Ｎ−１、Ｎ、Ｎ＋１）、「ｂ」は行の番号を示し（図１では、１〜３）、「ｃ」は各画素サブアレイにおける列の番号を示す（図１では、１〜２）。

各画素［ａ，ｂ，ｃ］は、例えば、正方形形状を有し、互いに同じサイズを有する。画素サブアレイ［ａ］のそれぞれにおいて、複数の画素［ａ，ｂ，ｃ］は、主走査方向で例えば等間隔に配置され、副走査方向でも例えば等間隔に配置される。

異なる行の画素［ａ，ｂ，ｃ］には、フィルタ等により、被写体からの光の異なる色成分（青、緑、赤など）が入射してもよい。

複数の制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］は、各画素サブアレイ［ａ］における各画素［ａ，ｂ，ｃ］に接続される。各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］は線状の導体である。ここで、各１つの画素サブアレイ［ａ］において、当該画素サブアレイ［ａ］における少なくとも１つの行のすべての画素［ａ，ｂ，ｃ］が１つの制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］に接続される。図１の場合、各１つの画素サブアレイ［ａ］において、制御線ＬＴＸ［ａ］は、当該画素サブアレイ［ａ］におけるすべての行のすべての画素［ａ，ｂ，ｃ］に接続される。また、各１つの画素サブアレイ［ａ］において、制御線ＬＲＴ［ａ］は、当該画素サブアレイ［ａ］におけるすべての行のすべての画素［ａ，ｂ，ｃ］に接続される。

各１つの画素サブアレイ［ａ］において、複数の画素［ａ，ｂ，ｃ］は、制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］の個数以上の複数の列（図１では２列）を形成するように配列される。

複数の信号線ＶＯＵＴ［ａ，ｂ，ｃ］は、各１つの画素サブアレイ［ａ］における各画素［ａ，ｂ，ｃ］に個別に接続される。各信号線はＶＯＵＴ［ａ，ｂ，ｃ］は、線状の導体である。

画素制御回路２０は、各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］を介して制御信号を各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］に印加する。これにより、画素制御回路２０は、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］をそれぞれ動作させて画素信号（アナログ信号）をそれぞれ発生させる。各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］において、画素制御回路２０と各画素［ａ，ｂ，ｃ］との間に増幅器２１がそれぞれ設けられる。

読み出し回路３０は、複数の増幅器３１及び転送回路３２を備える。読み出し回路３０は、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］から各信号線ＶＯＵＴ［ａ，ｂ，ｃ］を介して画素信号をそれぞれ読み出す。複数の増幅器３１は、各信号線ＶＯＵＴ［ａ，ｂ，ｃ］において、各画素［ａ，ｂ，ｃ］と転送回路３２との間に設けられ、各画素［ａ，ｂ，ｃ］から読み出された画素信号をアナログ的に増幅する。転送回路３２は、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように読み出された画素信号をシリアル信号に変換するとともに、増幅器４０にアナログ的に転送する。

増幅器４０は、読み出し回路３０から入力された信号を増幅する。増幅器４０の後段には、固体撮像素子の外部とのインターフェースのために、追加のアナログ信号処理回路が設けられてもよく、または、アナログ／ディジタル変換回路及びディジタル信号処理回路が設けられてもよい。

図１の場合、画素アレイ１０、画素制御回路２０、及び読み出し回路３０は副走査方向に配列される。各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］及び各信号線ＶＯＵＴ［ａ，ｂ，ｃ］は、副走査方向に沿って配置された区間（導体部分）をそれぞれ含む。

図２は、図１の画素の詳細構成を示す回路図である。各画素は、光電変換素子ＰＤ、転送トランジスタＴＸ、フローティングディフュージョンＦＤ、リセットトランジスタＲＴ、及び増幅トランジスタＳＦを備える。

光電変換素子ＰＤは、各画素への入射光を電荷に変換する。光電変換素子ＰＤは、例えばフォトダイオードである。

転送トランジスタＴＸは、光電変換素子ＰＤとフローティングディフュージョンＦＤとの間に接続される。転送トランジスタＴＸのゲート端子には、制御線ＬＴＸ［ａ］を介して、画素制御回路２０から制御信号が印加される。転送トランジスタＴＸは、制御線ＬＴＸ［ａ］を介して印加された制御信号に応じて、光電変換素子ＰＤからフローティングディフュージョンＦＤへ電荷を転送する。

フローティングディフュージョンＦＤは、光電変換素子ＰＤから転送された電荷をいったん蓄積する半導体基板上の領域である。

リセットトランジスタＲＴは、リセット電源ＶＤＤＲＴとフローティングディフュージョンＦＤとの間に接続される。リセットトランジスタＲＴのゲート端子には、制御線ＬＲＴ［ａ］を介して、画素制御回路２０から制御信号が印加される。リセットトランジスタＲＴは、制御線ＬＲＴ［ａ］を介して印加された制御信号に応じて、フローティングディフュージョンＦＤの電位をリセット電源ＶＤＤＲＴの電位にリセットする。

増幅トランジスタＳＦのドレインは電源ＶＤＤに接続され、増幅トランジスタＳＦのソースは端子ＶＯに接続される。端子ＶＯは信号線ＶＯＵＴ［ａ，ｂ，ｃ］に接続される。増幅トランジスタＳＦのゲートは、フローティングディフュージョンＦＤに接続される。増幅トランジスタＳＦは、画素アレイ１０外の定電流源とともに、ソースフォロアを構成する。増幅トランジスタＳＦは、フローティングディフュージョンＦＤにおける電圧を増幅し、増幅された電圧を有する画素信号を生成する。

図３は、図１の画素サブアレイ［Ｎ−１］、［Ｎ］、［Ｎ＋１］の各画素の動作を示すタイミングチャートである。

制御線ＬＲＴ［ａ］，ＬＴＸ［ａ］における制御信号は、ハイレベルの電位ＶＤＤ及びローレベルの電位ＧＮＤを有する。信号線ＶＯＵＴ［ａ，ｂ，ｃ］における画素信号は、フローティングディフュージョンＦＤの電位をリセットしたときの電位を示すリセット信号ＶＯＵＴｄａｒｋと、入射光に応じて電荷が発生したときの電位を示す露光信号ＶＯＵＴｓｉｇとを含む。

まず、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］からのリセット信号ＶＯＵＴｄａｒｋの読み出しについて説明する。時刻ｔＲＴＯＮ［ａ］において、画素制御回路２０は、制御線ＬＲＴ［ａ］の電位をローレベルからハイレベルに遷移させることで、各画素［ａ，ｂ，ｃ］のフローティングディフュージョンＦＤの電位を電源ＶＤＤＲＴの電位にリセットする。次いで、時刻ｔＲＴＯＦＦ［ａ］において、画素制御回路２０は、制御線ＬＲＴ［ａ］の電位をハイレベルからローレベルに遷移させることで、各画素［ａ，ｂ，ｃ］のフローティングディフュージョンＦＤを電源ＶＤＤＲＴから切断する。その後、時刻ｔＤａｒｋ［ａ］において、読み出し回路３０は、画素［ａ，ｂ，ｃ］から信号線ＶＯＵＴ［ａ，ｂ，ｃ］を介してリセット信号ＶＯＵＴｄａｒｋを読み出す（サンプリング動作）。

各画素［ａ，ｂ，ｃ］の光電変換素子ＰＤには、入射光に応じて電荷が生じる。

次に、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］からの露光信号ＶＯＵＴｓｉｇの読み出しについて説明する。時刻ｔＴＸＯＮ［ａ］において、画素制御回路２０は、制御線ＬＴＸ［ａ］の電位をローレベルからハイレベルに遷移させることで、入射光に応じて光電変換素子ＰＤに生じた電荷をフローティングディフュージョンＦＤへ転送する。次いで、時刻ｔＴＸＯＦＦ［ａ］において、画素制御回路２０は、制御線ＬＴＸ［ａ］の電位をハイレベルからローレベルに遷移させることで、フローティングディフュージョンＦＤを光電変換素子ＰＤから切断する。その後、時刻ｔＳｉｇ［ａ］において、読み出し回路３０は、画素［ａ，ｂ，ｃ］から信号線ＶＯＵＴ［ａ，ｂ，ｃ］を介して露光信号ＶＯＵＴｓｉｇを読み出す（サンプリング動作）。

前述のように、画素制御回路２０は、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］をそれぞれ動作させて画素信号をそれぞれ発生させる。また、読み出し回路３０は、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように、各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］から画素信号をそれぞれ読み出す。以下、図３を参照して、複数の画素サブアレイ［ａ］の間で互いに位相差を有する画素信号の発生及び読み出しについて説明する。

制御線ＬＲＴ［Ｎ−１］の制御信号を時刻ｔＲＴＯＮ［Ｎ−１］〜ｔＲＴＯＦＦ［Ｎ−１］にわたってハイレベルにすることで、画素サブアレイ［Ｎ−１］の画素［Ｎ−１，ｂ，ｃ］のフローティングディフュージョンＦＤの電位がリセットされる。制御線ＬＲＴ［Ｎ］の制御信号を時刻ｔＲＴＯＮ［Ｎ］〜ｔＲＴＯＦＦ［Ｎ］にわたってハイレベルにすることで、画素サブアレイ［Ｎ］の画素［Ｎ，ｂ，ｃ］のフローティングディフュージョンＦＤの電位がリセットされる。制御線ＬＲＴ［Ｎ＋１］の制御信号を時刻ｔＲＴＯＮ［Ｎ＋１］〜ｔＲＴＯＦＦ［Ｎ＋１］にわたってハイレベルにすることで、画素サブアレイ［Ｎ＋１］の画素［Ｎ＋１，ｂ，ｃ］のフローティングディフュージョンＦＤの電位がリセットされる。

時刻ｔＤａｒｋ［Ｎ−１］において、画素サブアレイ［Ｎ−１］の画素［Ｎ−１，ｂ，ｃ］のリセット信号ＶＯＵＴｄａｒｋが読み出される。時刻ｔＤａｒｋ［Ｎ］において、画素サブアレイ［Ｎ］の画素［Ｎ，ｂ，ｃ］のリセット信号ＶＯＵＴｄａｒｋが読み出される。時刻ｔＤａｒｋ［Ｎ＋１］において、画素サブアレイ［Ｎ＋１］の画素［Ｎ＋１，ｂ，ｃ］のリセット信号ＶＯＵＴｄａｒｋが読み出される。

制御線ＬＴＸ［Ｎ−１］の制御信号を時刻ｔＴＸＯＮ［Ｎ−１］〜ｔＴＸＯＦＦ［Ｎ−１］にわたってハイレベルにすることで、画素サブアレイ［Ｎ−１］の画素［Ｎ−１，ｂ，ｃ］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。制御線ＬＴＸ［Ｎ］の制御信号を時刻ｔＴＸＯＮ［Ｎ］〜ｔＴＸＯＦＦ［Ｎ］にわたってハイレベルにすることで、画素サブアレイ［Ｎ］の画素［Ｎ，ｂ，ｃ］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。制御線ＬＴＸ［Ｎ＋１］の制御信号を時刻ｔＴＸＯＮ［Ｎ＋１］〜ｔＴＸＯＦＦ［Ｎ＋１］にわたってハイレベルにすることで、画素サブアレイ［Ｎ＋１］の画素［Ｎ＋１，ｂ，ｃ］の光電変換素子ＰＤからフローティングディフュージョンＦＤに電荷が転送される。

時刻ｔＳｉｇ［Ｎ−１］において、画素サブアレイ［Ｎ−１］の画素［Ｎ−１，ｂ，ｃ］の露光信号ＶＯＵＴｓｉｇが読み出される。時刻ｔＳｉｇ［Ｎ］において、画素サブアレイ［Ｎ］の画素［Ｎ，ｂ，ｃ］の露光信号ＶＯＵＴｓｉｇが読み出される。時刻ｔＳｉｇ［Ｎ＋１］において、画素サブアレイ［Ｎ＋１］の画素［Ｎ＋１，ｂ，ｃ］の露光信号ＶＯＵＴｓｉｇが読み出される。

読み出し回路３０は、好ましくは、各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、各信号線ＶＯＵＴ［ａ，ｂ，ｃ］を介して各画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］から画素信号をそれぞれ読み出す。言い換えると、各画素［ａ，ｂ，ｃ］の動作のタイミングは、時刻ｔＤａｒｋ［ａ］及びｔＳｉｇ［ａ］は、時刻ｔＲＴＯＮ［ａ］、ｔＲＴＯＦＦ［ａ］、ｔＴＸＯＮ［ａ］、及びｔＴＸＯＦＦ［ａ］のいずれとも異なるように決められる。これらの時刻が一致していると、互いに隣接する画素サブアレイの制御線の電圧変動により電源及び基板の電位が変動し、画素信号を読み出そうとする画素サブアレイの信号も変動してしまい、画質が劣化するおそれがある。図３の動作によれば、このような電位の変動及び画質の劣化を抑制することができる。

実施形態１に係る固体撮像素子によれば、画素信号の読み出し回路の回路規模を削減することができる。

図１の固体撮像素子では、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように画素信号の発生及び読み出しを行うので、読み出し回路３０よりも後段の回路を、複数の画素サブアレイ［ａ］の間で共用することができる。従って、画素アレイ１０の列ごとに回路を設ける場合と比較して回路の部品点数を大幅に削減し、チップサイズを削減した固体撮像素子を提供することができる。

実施形態２．
図４は、本発明の実施形態２に係る固体撮像素子の全体構成を示すブロック図である。図１の固体撮像素子は、１つの画素制御回路２０、１つの読み出し回路３０、及び１つの増幅器４０を備えていた。一方、図４の固体撮像素子は、２つの画素制御回路２０Ａ−１，２０Ａ−２、２つの読み出し回路３０Ａ−１，３０Ａ−２、及び２つの増幅器４０−１，４０−２を備える。また、図４の固体撮像素子は、図１の画素アレイ１０に代えて、画素アレイ１０Ａを備える。図４以後では、図示の簡単化のために、信号線をまとめて符号「ＶＯＵＴ」により示す。

画素制御回路２０Ａ−１，２０Ａ−２は、画素アレイ１０Ａを挟んで互いに逆の側に配置される。本明細書では、画素制御回路２０Ａ−１，２０Ａ−２を「第１及び第２の画素制御回路部分」ともいう。読み出し回路３０Ａ−１，３０Ａ−２もまた、画素アレイ１０Ａを挟んで互いに逆の側に配置される。本明細書では、読み出し回路３０Ａ−１，３０Ａ−２を「第１及び第２の読み出し回路部分」ともいう。画素アレイ１０Ａにおいて、各１つの画素サブアレイ［ａ］は、画素制御回路２０Ａ−１，２０Ａ−２の一方に接続され、読み出し回路３０Ａ−１，３０Ａ−２の一方に接続される。

図４の固体撮像素においても、複数の画素サブアレイ［ａ］の間で互いに位相差を有するように画素信号の発生及び読み出しを行う。これにより、読み出し回路３０Ａ−１よりも後段の回路を、読み出し回路３０Ａ−１に接続された複数の画素サブアレイ［ａ］の間で共用でき、読み出し回路３０Ａ−２よりも後段の回路を、読み出し回路３０Ａ−２に接続された複数の画素サブアレイ［ａ］の間で共用できる。従って、画素アレイ１０Ａの列ごとに回路を設ける場合と比較して回路の部品点数を大幅に削減し、チップサイズを削減した固体撮像素子を提供することができる。

実施形態３．
図５は、本発明の実施形態３に係る固体撮像素子の全体構成を示すブロック図である。図５の固体撮像素子は、画素アレイ１０Ｂ、画素制御回路２０Ｂ、読み出し回路３０Ｂ、増幅器４０、複数の制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］、及び複数の信号線ＶＯＵＴ［ａ，ｂ，ｃ］を備える。

図５の固体撮像素子では、各１つの画素サブアレイ［ａ］において、各１つの制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］は、当該画素サブアレイ［ａ］における１つの行ｂのすべての画素［ａ，ｂ，ｃ］に接続される。従って、画素アレイ１０Ｂの各画素［ａ，ｂ，ｃ］は、制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］を介して、行ごとに独立して制御可能である。

各１つの画素サブアレイ［ａ］において、複数の画素［ａ，ｂ，ｃ］は、制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］の個数以上の複数の列（図５では６列）を形成するように配列される。

図５の固体撮像素子では、画素アレイ１０Ｂの各画素［ａ，ｂ，ｃ］を行ごとに独立して制御可能である。例えば、図５のように画素アレイ１０Ｂが３つの行を含み、各行の画素に対して、青、緑、及び赤のカラーフィルターにより異なる透過率で光が入射する場合を考える。制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］をハイレベルに遷移させる期間の長さを画素アレイ１０Ｂの行ごとに変化させることにより、画素アレイ１０Ｂの行ごとに画素［ａ，ｂ，ｃ］の露光時間などを調整することが可能である。これにより、各行の画素［ａ，ｂ，ｃ］のダイナミックレンジを最適化することができる。

実施形態４．
図６は、本発明の実施形態４に係る固体撮像素子の全体構成を示すブロック図である。図６の固体撮像素子は、図１の画素アレイ１０に代えて画素アレイ１０Ｃを備える。画素アレイ１０Ｃは、複数の画素サブアレイ［ａ］の間にそれぞれ設けられた複数のシールド導体１１［ａ］を備える。

図１１において、シールド導体１１［Ｎ−１］は、画素サブアレイ［Ｎ］のすべての画素［Ｎ，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ−１］の制御線ＬＲＴ［Ｎ−１］，ＬＴＸ［Ｎ−１］からシールドする。シールド導体１１［Ｎ−１］はさらに、画素サブアレイ［Ｎ−１］のすべての画素［Ｎ−１，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ］の制御線ＬＲＴ［Ｎ］，ＬＴＸ［Ｎ］からシールドする。同様に、シールド導体１１［Ｎ］は、画素サブアレイ［Ｎ］のすべての画素［Ｎ，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ＋１］の制御線ＬＲＴ［Ｎ＋１］，ＬＴＸ［Ｎ＋１］からシールドする。シールド導体１１［Ｎ］はさらに、画素サブアレイ［Ｎ＋１］のすべての画素［Ｎ＋１，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ］の制御線ＬＲＴ［Ｎ］，ＬＴＸ［Ｎ］からシールドする。他のシールド導体も同様に機能する。

ある画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］のフローティングディフュージョンＦＤの電位は、隣接する画素サブアレイの制御線との間の寄生容量により変動する可能性がある。このような電位の変動が生じると、画質が劣化するおそれがある。しかしながら、図６の固体撮像素子によれば、シールド導体１１［ａ］を設けることにより、このような電位の変動及び画質の劣化を抑制することができる。

実施形態５．
図７は、本発明の実施形態５に係る固体撮像素子の全体構成を示すブロック図である。図７の固体撮像素子は、画素アレイ１０Ｄ、画素制御回路２０Ｄ、読み出し回路３０Ｄ、増幅器４０、複数の制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］、複数の信号線ＶＯＵＴ［ａ，ｂ，ｃ］、及び電源線ＶＤＤ１，ＶＤＤ２を備える。

図７の固体撮像素子では、各１つの画素サブアレイ［ａ］において、各制御線ＬＴＸ［ａ］，ＬＲＴ［ａ］は、複数の列の画素［ａ，ｂ，ｃ］のうちの両端以外の列の画素［ａ，ｂ，ｃ］に沿って配置される。

各１つの画素サブアレイ［ａ］において、複数の画素［ａ，ｂ，ｃ］は、制御線ＬＴＸ［ａ，ｂ］，ＬＲＴ［ａ，ｂ］の個数より多くの複数の列（図１では８列）を形成するように配列される。

図８は、図７の画素アレイ１０Ｄの一部を示す断面図である。図８は、互いに隣接する画素サブアレイ［Ｎ］、［Ｎ＋１］の境界の近傍を示す。画素アレイ１０Ｄは、半導体基板５１と、その上に形成された層間膜５２とを備える。層間膜５２に、制御線ＬＲＴ［ａ，ｂ」、ＬＴＸ［ａ，ｂ］、信号線ＶＯＵＴ［ａ，ｂ，ｃ］、及び電源線ＶＤＤ１，ＶＤＤ２などが形成される。画素サブアレイ［Ｎ］、［Ｎ＋１］の境界の近傍には、制御線ではなく、電源線ＶＤＤ１，ＶＤＤ２又は接地線などが設けられる。

図８の電源線ＶＤＤ１，ＶＤＤ２は、画素サブアレイ［Ｎ］のすべての画素［Ｎ，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ＋１］の制御線ＬＲＴ［Ｎ＋１］，ＬＴＸ［Ｎ＋１］からシールドする。図８の電源線ＶＤＤ１，ＶＤＤ２はさらに、画素サブアレイ［Ｎ＋１］のすべての画素［Ｎ＋１，ｂ，ｃ］のフローティングディフュージョンＦＤを、隣接する画素サブアレイ［Ｎ］の制御線ＬＲＴ［Ｎ］，ＬＴＸ［Ｎ］からシールドする。他の画素サブアレイの電源線も同様に機能する。

また、図８によれば、画素の配線開口が繰り返しパターンとなり、開口サイズを均等にすることが可能となる。ここで、「開口」とは、画素アレイ１０Ｄの基板の上方からみて配線のない筒状の領域を示す。図８を参照すると、画素アレイ１０Ｄの基板のＸ方向において、信号線ＶＯＵＴ［Ｎ，１，７］及びＶＯＵＴ［Ｎ，３，８］の間に、また、信号線ＶＯＵＴ［Ｎ，１，８］及びＶＯＵＴ［Ｎ＋１，３，８］の間に、配線が存在しない領域が設けられる。同様に、画素アレイ１０Ｄの基板のＹ方向においても、配線が存在しない領域が設けられる。従って、画素アレイ１０Ｄの基板の上方からみて配線のない筒状の領域が開口として存在し、この開口を通って光が入射する。

図７の固体撮像素子によれば、図６の固体撮像素子と同様に、ある画素サブアレイ［ａ］の各画素［ａ，ｂ，ｃ］のフローティングディフュージョンＦＤの電位の変動を抑制し、画質の劣化を抑制することができる。また、全画素間の配線本数を均等にすることができ、画素の配線開口サイズを均等にすることが容易になる。

実施形態６．
図９は、本発明の実施形態６に係る撮像装置の構成を示すブロック図である。図９の撮像装置は、レンズ１、固体撮像素子２、駆動装置３、及び信号処理回路４を備える。図９の撮像装置は、例えばカメラである。

固体撮像素子２は、実施形態１〜５に係る固体撮像素子である。

レンズ１は、固体撮像素子２の各画素に入射光を導く光学系である。

駆動装置３は、固体撮像素子２を被写体に対して副走査方向に所定速度で相対的に移動させる。駆動装置３は、撮像装置内の各回路を駆動するためのタイミング信号を生成するタイミングジェネレータを備え、これにより、撮像装置を駆動する。

信号処理回路４は、固体撮像素子２の出力信号を処理する。

信号処理回路４の出力信号は、メモリなどの記録媒体に記録されてもよい。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされてもよい。また、信号処理回路４の出力信号は、液晶ディスプレイなどのモニタに静止画又は動画として表示されてもよい。

信号処理回路４の出力信号がアナログ信号である場合、信号処理回路４の後段にはアナログ／ディジタル変換回路（ＡＦＥ）が設けられてもよい。信号処理回路４の出力信号がディジタル信号である場合、信号処理回路４の後段にはディジタル信号処理回路（ＤＦＥ）が設けられてもよい。

このように、実施形態１〜５に係る固体撮像素子を搭載することで、高精度な撮像装置（カメラなど）を実現することができる。

本発明の態様に係る固体撮像素子及び撮像装置は、以下の構成を備える。

第１の態様に係る固体撮像素子によれば、
入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
前記固体撮像素子は、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける少なくとも１つの行のすべての画素が１つの制御線に接続されるように、当該画素サブアレイにおける各画素に接続された複数の制御線と、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける各画素に個別に接続された複数の信号線と、
前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに位相差を有するように前記各画素サブアレイの各画素をそれぞれ動作させて画素信号をそれぞれ発生させる画素制御回路と、
前記複数の画素サブアレイの間で互いに位相差を有するように、前記各画素サブアレイの各画素から前記各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備える。

第２の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイにおける１つの行のすべての画素に接続される。

第３の態様に係る固体撮像素子によれば、第１の態様に係る固体撮像素子において、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイにおけるすべての行のすべての画素に接続される。

第４の態様に係る固体撮像素子によれば、第１〜第３のうちの１つの態様に係る固体撮像素子において、
前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含む。

第５の態様に係る固体撮像素子によれば、第４の態様に係る固体撮像素子において、
前記画素制御回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の画素制御回路部分を含み、
前記読み出し回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の読み出し回路部分を含み、
前記複数の画素サブアレイの各１つの画素サブアレイは、前記第１及び第２の画素制御回路部分の一方に接続され、前記第１及び第２の読み出し回路部分の一方に接続される。

第６の態様に係る固体撮像素子によれば、第４又は第５の態様に係る固体撮像素子において、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記各制御線は、前記複数の列の画素のうちの両端以外の列の画素に沿って配置される。

第７の態様に係る固体撮像素子によれば、第１〜第６のうちの１つの態様に係る固体撮像素子において、
前記各画素は、
前記入射光を電荷に変換する光電変換素子と、
フローティングディフュージョンと、
前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備え、
前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線は、前記各画素の転送トランジスタに接続された少なくとも１つの第１の制御線と、前記各画素のリセットトランジスタに接続された少なくとも１つの第２の制御線とを含む。

第８の態様に係る固体撮像素子によれば、第１〜第７のうちの１つの態様に係る固体撮像素子において、
前記複数の画素サブアレイの間にそれぞれ設けられた複数のシールド導体を備える。

第９の態様に係る固体撮像素子によれば、第１〜第８のうちの１つの態様に係る固体撮像素子において、
前記読み出し回路は、前記各制御線の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、前記各信号線を介して前記各画素サブアレイの各画素から前記画素信号をそれぞれ読み出す。

第１０の態様に係る固体撮像素子によれば、
第１〜第９のうちの１つの態様に係る固体撮像素子と、
前記固体撮像素子の各画素に入射光を導く光学系と、
前記固体撮像素子の出力信号を処理する信号処理回路と、
前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える。

１…レンズ、
２…固体撮像素子、
３…駆動装置、
４…信号処理回路、
１０，１０Ａ〜１０Ｄ…画素アレイ、
２０，２０Ａ−１，２０Ａ−２，２０Ｂ，２０Ｄ…画素制御回路、
２１…増幅器、
３０，３０Ａ−１，３０Ａ−２，３０Ｂ，３０Ｄ…読み出し回路、
３１…増幅器、
３２…転送回路、
４０，４０−１，４０−２…増幅器、
５１…半導体基板、
５２…層間膜、
ＦＤ…フローティングディフュージョン、
ＬＴＸ，ＬＲＴ…制御線、
ＰＤ…光電変換素子、
ＲＴ…リセットトランジスタ、
ＳＦ…増幅トランジスタ、
ＴＸ…転送トランジスタ、
ＶＯＵＴ…信号線、
［Ｎ−１］，［Ｎ］，［Ｎ＋１］…画素サブアレイ、
［Ｎ−１，１，１］〜［Ｎ＋１，３，２］，［Ｎ，１，１］〜［Ｎ，３，８］…画素。

特許第５２７２８６０号公報 特開２０１５−１１５６３７号公報

Claims (10)

1. 入射光に応じて画素信号をそれぞれ生成する複数の画素を主走査方向及び副走査方向に２次元で配列した画素アレイを備える固体撮像素子であって、
   前記画素アレイは、前記主走査方向に配列された複数の画素サブアレイを含み、前記複数の画素サブアレイのうちの各１つの画素サブアレイは、前記主走査方向に沿った複数の行及び前記副走査方向に沿った複数の列を形成するように２次元で配列された複数の画素を含み、
   前記固体撮像素子は、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける少なくとも１つの行のすべての画素が１つの制御線に接続されるように、当該画素サブアレイにおける各画素に接続された複数の制御線と、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、当該画素サブアレイにおける各画素に個別に接続された複数の信号線と、
   前記各制御線を介して制御信号を前記各画素サブアレイの各画素に印加することにより、前記複数の画素サブアレイの間で互いに位相差を有するように前記各画素サブアレイの各画素をそれぞれ動作させて画素信号をそれぞれ発生させる画素制御回路と、
   前記複数の画素サブアレイの間で互いに位相差を有するように、前記各画素サブアレイの各画素から前記各信号線を介して前記画素信号をそれぞれ読み出す読み出し回路とを備える固体撮像素子。
2. 前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイにおける１つの行のすべての画素に接続される請求項１記載の固体撮像素子。
3. 前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線のうちの各１つの制御線は、当該画素サブアレイにおけるすべての行のすべての画素に接続される請求項１記載の固体撮像素子。
4. 前記画素アレイ、前記画素制御回路、及び前記読み出し回路は前記副走査方向に配列され、
   前記各制御線及び前記各信号線は、前記副走査方向に沿って配置された区間をそれぞれ含む請求項１〜３のうちの１つに記載の固体撮像素子。
5. 前記画素制御回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の画素制御回路部分を含み、
   前記読み出し回路は、前記画素アレイを挟んで互いに逆の側に配置された第１及び第２の読み出し回路部分を含み、
   前記複数の画素サブアレイの各１つの画素サブアレイは、前記第１及び第２の画素制御回路部分の一方に接続され、前記第１及び第２の読み出し回路部分の一方に接続される請求項４記載の固体撮像素子。
6. 前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記各制御線は、前記複数の列の画素のうちの両端以外の列の画素に沿って配置される請求項４又は５記載の固体撮像素子。
7. 前記各画素は、
   前記入射光を電荷に変換する光電変換素子と、
   フローティングディフュージョンと、
   前記光電変換素子から前記フローティングディフュージョンへ電荷を転送する転送トランジスタと、
   前記フローティングディフュージョンの電位をリセットするリセットトランジスタと、
   前記フローティングディフュージョンにおける電圧を増幅して画素信号を生成する増幅トランジスタとを備え、
   前記複数の画素サブアレイのうちの各１つの画素サブアレイにおいて、前記複数の制御線は、前記各画素の転送トランジスタに接続された少なくとも１つの第１の制御線と、前記各画素のリセットトランジスタに接続された少なくとも１つの第２の制御線とを含む請求項１〜６のうちの１つに記載の固体撮像素子。
8. 前記複数の画素サブアレイの間にそれぞれ設けられた複数のシールド導体を備える請求項１〜７のうちの１つに記載の固体撮像素子。
9. 前記読み出し回路は、前記各制御線の信号の立ち上がり及び立ち下がりの瞬間とは異なる瞬間に、前記各信号線を介して前記各画素サブアレイの各画素から前記画素信号をそれぞれ読み出す請求項１〜８のうちの１つに記載の固体撮像素子。
10. 請求項１〜９のうちの１つに記載の固体撮像素子と、
    前記固体撮像素子の各画素に入射光を導く光学系と、
    前記固体撮像素子の出力信号を処理する信号処理回路と、
    前記固体撮像素子を被写体に対して前記副走査方向に所定速度で相対的に移動させる駆動装置とを備える撮像装置。

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