JP2015106908A - カラム読出し回路および固体撮像装置 - Google Patents

Abstract

【課題】カラム型ＡＤコンバータの高速化をすることなく、チップサイズ抑制を可能とする。【解決手段】画像信号が入力されて、該画像信号に基づいて画像処理用のデータを出力するカラム読出し回路４において、１カラムの画像信号につき、リセットレベル信号、シグナルレベル信号を、デジタルＣＤＳ演算前にそれぞれ格納するリセットレベル一時バッファ１１、シグナルレベル一時バッファ１２と、リセットレベル一時バッファ１１およびシグナルレベル一時バッファ１２からの出力に基づいたデジタルＣＤＳ演算結果を格納するＣＤＳバッファ１４と、ＣＤＳバッファ１４から出力される１ラインの信号を格納するラインバッファ１５と、を有したカラム読出し手段により読出し処理がなされるとともに、複数カラムの画像信号についての読出し処理を１のカラム読出し手段で行う。【選択図】図４

Description

本発明は、カラム読出し回路および該カラム読出し回路を備えた固体撮像装置に関する。

ファクシミリ、複写機、スキャナ、ビデオカメラ、デジタルカメラなどに用いられる固体撮像素子として、ＣＣＤ（Charge Coupled Device）イメージセンサ、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサが知られている。

このようなイメージセンサは、撮像素子（画素）を一列に配置し、対象物を移動させながらライン単位で撮影するリニアセンサ（ラインセンサ）と、撮像素子を二次元に配列し、静止画や動画などの映像の撮影に用いられるエリアセンサと、に分類される。

エリアセンサ、リニアセンサの集積回路（ＩＣ）では、撮像素子で受けた光を光電変換し、アナログ信号からデジタル信号に変換（Ａ／Ｄ変換）している。ここで高速化が要求されないものであれば、各画素のアナログ信号をシリアルにＡＤ変換するようにすればよいが、高速化が要求される場合は、上記構成では高速化を実現することができず、カラム（列または列並列）毎にＡＤコンバータ（ＡＤＣ：Analog-Digital Converter）を設けたカラム型ＡＤコンバータ（以下、カラムＡＤＣ）を用いる必要がある。

カラム毎にＡＤコンバータを実装した場合、カラムＡＤＣから後段の画像処理ＩＣなどで信号処理するまでの間のカラム読出し回路（カラムロジック）は、アナログ回路への影響（干渉、均一性、等）等を考慮すると、カラムのレイアウトをアレイ状に組んでいくことが望ましい。なお、カラム読出し回路は、一時バッファ、デジタルＣＤＳ（DCDS:Digital Correlated Double Sampling、相関二重サンプリング）、ラインメモリまたはフレームメモリ等を備えて構成される。

カラムのレイアウトをアレイ状とする技術として、例えば、特許文献１には、Ａ／Ｄ変換後のデジタル画素信号に対してＣＤＳによるノイズキャンセルをするとともに、Ａ／Ｄ変換処理と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送をする固体撮像装置が開示されている。

カラムのレイアウトをアレイ状とする回路設計においては、カラムＡＤＣやカラム読出し回路のレイアウト幅を画素サイズ内に収める必要があるため、レイアウト上での制約となる。また、画素サイズが小さくなるほどレイアウト効率が悪くなり、チップサイズに影響を及ぼすことになる。

例えば、リニアセンサの場合、画素はＲ，Ｇ，Ｂ各１列に並んでいるため、チップは細長い形状になり、ウェハ上の取り数は短手方向が大きく影響する。したがって、画素サイズが小さくなればなるほど、カラムＡＤＣやカラム読出し回路のレイアウト幅を小さくしなければならず、レイアウト効率が悪くなるとともに、チップ短手方向のサイズ増大につながってしまいウェハ上の取り数が少なくなるという問題があった。

一方で、複数カラムをシリアルにＡＤ変換する回路構成を採用する場合は、ＡＤコンバータを高速化する必要が生じてしまう。

上記特許文献１に記載の固体撮像装置では、Ａ／Ｄ変換と並行して既にＡ／Ｄ変換済みのデジタル画素信号の水平転送を行っており、水平転送前にリセットレベルの信号とシグナルレベルの信号を保持する一時バッファが、１カラムに対してリセットレベルの信号は２つ、シグナルレベルの信号は１つとなる構成であるが、カラム読出し回路のレイアウト効率が良い構成とは言えず検討の余地が残されていた。

そこで本発明は、カラム型ＡＤコンバータの高速化をすることなく、かつ、チップサイズを抑制することによりレイアウト効率を向上させることができるカラム読出し回路を提供することを目的とする。

かかる目的を達成するため、本発明に係るカラム読出し回路は、撮像素子で受光した光が光電変換されたアナログ信号がデジタル信号に変換された画像信号が入力されて、該画像信号に基づいて画像処理用のデータを出力するカラム読出し回路において、１カラムの前記画像信号につき、前記画像信号のリセットレベル信号を、デジタルＣＤＳ演算前に格納するリセットレベル一時バッファと、前記画像信号のシグナルレベル信号を、デジタルＣＤＳ演算前に格納するシグナルレベル一時バッファと、前記リセットレベル一時バッファおよび前記シグナルレベル一時バッファからの出力に基づいたデジタルＣＤＳ演算結果を格納するＣＤＳバッファと、前記ＣＤＳバッファから出力される１ラインまたは１フレーム分の信号を格納する共通バッファと、を有したカラム読出し手段により読出し処理がなされるとともに、複数カラムの前記画像信号についての読出し処理を１の前記カラム読出し手段で行うものである。

本発明によれば、カラム型ＡＤコンバータの高速化をすることなく、かつ、チップサイズを抑制することによりレイアウト効率を向上させることができる。

撮像素子で受光してから、デジタルデータとして画像信号を読み出すまでの処理に係る回路の回路構成図である。 Ｒ，Ｇ，Ｂを１カラムとして、カラム単位で処理を行う場合のカラムＡＤＣ出力からカラム読出し回路による画像信号の読み出しまでを示す回路構成図である。 図２に示すカラム読出し回路の各動作のタイミングチャートである。 図２における４カラムを１カラムとして、複数カラム単位で処理を行う場合のカラムＡＤＣ出力からカラム読出し回路による画像信号の読み出しまでを示す回路構成図である。 図４に示すカラム読出し回路の各動作のタイミングチャートである。 Ｒ，Ｇ，Ｂを１カラムとして、カラム単位で処理を行う場合のカラムＡＤＣ出力からカラム読出し回路による画像信号の読み出しまでを示す回路構成図であって、カラムＡＤＣをパイプライン型ＡＤＣまたは巡回型ＡＤＣとした場合の例である。 図６における４カラムを１カラムとして、複数カラム単位で処理を行う場合のカラムＡＤＣ出力からカラム読出し回路による画像信号の読み出しまでを示す回路構成図である。 図７に示すカラム読出し回路の各動作のタイミングチャートである。

以下、本発明に係る構成を図１から図８に示す実施の形態に基づいて詳細に説明する。

［基本構成］
先ず、本発明に係るカラム読出し回路の前提となる基本構成について図１〜図３を参照して説明する。このカラム読出し回路は、カラム型ＡＤコンバータを用いてデジタル出力をするエリアセンサまたはリニアセンサのＩＣにおける回路である。なお、以下の説明では、リニアセンサのＩＣを例に説明するが、このカラム読出し回路は、エリアセンサのＩＣに適用可能であり、エリアセンサの場合、ラインバッファに替えてフレームバッファが用いられる。

図１は、撮像素子で受光してから、デジタルデータとして画像信号を読み出すまでの処理に係る回路の回路構成図を示している。図１は、デジタル出力のリニアセンサのＩＣの例を示している。

このリニアセンサのＩＣは、撮像素子（画素）１で受光した光を光電変換し、アナログ信号からデジタル信号に変換する。

光電変換時において、画素信号をリセットしたリセットレベル（ある電位にチャージした電位）の信号と、光電変換による電荷に応じたシグナルレベルの信号（画素信号）をアナログ信号として取り出される。

そして、取り出したアナログ信号は、必要に応じてプログラマブルゲインアンプ（PGA:Programmable Gain Amplifier）２に入力される。プログラマブルゲインアンプ２では、後段のカラムＡＤＣ３のダイナミックレンジを有効に使うために、入力する光に応じたゲインがかけられる。

プログラマブルゲインアンプ２でゲインをかけた後、カラムＡＤＣ３でアナログ信号からデジタル信号に変換される。次いで、カラムロジック４内でデータを一時的に保持した後に、リセットレベルの信号とシグナルレベルの信号との差分をとる相関二重サンプリング（ＣＤＳ：Correlated Double Sampling）という動作を行い、画像情報を取り出す。

取り出された画像情報のデータ１ライン分はラインバッファ５にて保持される。この処理までのタイミングは、クロック信号ＣＬＫ＿Ｖが入力される垂直駆動回路６で生成し、制御される。

次いで、ラインバッファ５に保持されたデータは、クロック信号ＣＬＫ＿Ｈが入力される水平駆動回路７により制御された順に読み出され、後段の信号処理部（図示せず）に各色のデータが出力される。出力されたデータは、画像処理ＩＣなどに送られる。

この基本構成では、Ｒ，Ｇ，Ｂの各１画素を１カラムとして定義している。図２は、Ｒ，Ｇ，Ｂを１カラムとして、カラム単位で処理を行う場合のカラムＡＤＣ３の出力からカラムロジック４による画像信号の読み出しまでを示す回路構成図である。また、図３は、図２に示すカラムロジック４の各動作のタイミングチャートを示している。なお、図２、図３において、ｎはカラム数（ｎ＝１，２，・・・，ｎ）を示している。

カラムＡＤＣ３から出力されるデジタル信号ＡＤＣＯＵＴ（ｎ）は、図３に示すように、Ｒのリセットレベルの信号（Ｒｒｅｓ（ｎ））、Ｒのシグナルレベルの信号（Ｒｓｉｇ（ｎ））、Ｇのリセットレベルの信号（Ｇｒｅｓ（ｎ））、Ｇのシグナルレベルの信号（Ｇｓｉｎ（ｎ））、Ｂのリセットレベルの信号（Ｂｒｅｓ（ｎ））、Ｂのシグナルレベルの信号（Ｂｓｉｇ（ｎ））がシリアルに出力される。このデジタル信号ＡＤＣＯＵＴ（ｎ）は、カラムロジック（ｎ）４に入力される。

次いで、垂直駆動回路６により生成されたリセットレベルのタイミング信号ＬＡＴ＿ＲＥＳ、シグナルレベルのタイミング信号ＬＡＴ＿ＳＩＧに基づいて、リセットレベルの信号とシグナルレベルの信号のＡＤ変換後のデータは、それぞれリセットレベル一時バッファ１１とシグナルレベル一時バッファ１２に格納される。

次いで、デジタルＣＤＳ（Digital Correlated Double Sampling）１３にてリセットレベルの信号ＲＥＳ＿ＢＵＦ（ｎ）とシグナルレベルの信号ＳＩＧ＿ＢＵＦ（ｎ）との差分をとり、その結果を、垂直駆動回路６にて生成されたＲ，Ｇ，Ｂそれぞれのタイミング信号ＬＡＴ＿ＣＤＳ＿Ｒ，ＬＡＴ＿ＣＤＳ＿Ｇ，ＬＡＴ＿ＣＤＳ＿ＢのタイミングでＲ，Ｇ，ＢそれぞれをＣＤＳバッファ１４に格納する。

次いで、垂直駆動回路６にて生成されたタイミング信号ＬＡＴ＿ＬＩＮＥのタイミングでＣＤＳバッファ１４からの出力であるＲ，Ｇ，Ｂ（ＣＤＳ＿ＢＵＦ＿Ｒ（ｎ），ＣＤＳ＿ＢＵＦ＿Ｇ（ｎ），ＣＤＳ＿ＢＵＦ＿Ｂ（ｎ））それぞれをラインバッファ１５に格納する。なお、図１に示したラインバッファ５の一部をラインバッファ１５として図示している。

その後、ラインバッファ１５からの出力であるＲ，Ｇ，Ｂ（ＬＩＮＥ＿ＢＵＦ＿Ｒ（ｎ），ＬＩＮＥ＿ＢＵＦ＿Ｇ（ｎ），ＬＩＮＥ＿ＢＵＦ＿Ｂ（ｎ））について、水平駆動回路７にてトライステートバッファ１６を順番に制御し、Ｒ，Ｇ，Ｂの画像データを読み出す。

図３におけるＬＩＮＥ＿ＳＹＮＣは１ラインの同期信号を示している。この間に１〜ｎカラムまでのＲ，Ｇ，Ｂのリセットレベルの信号とシグナルレベルの信号のデータをｎ個のカラムＡＤＣ３でデジタル変換をし、カラムロジック４でその差分をとり、１ライン分のデータを保持して、ＲＤＯＵＴ＿Ｒ，ＲＤＯＵＴ＿Ｇ，ＲＤＯＵＴ＿Ｂとして後段の信号処理回路に画像データを出力する。

以上説明した図２に示すカラムロジック４は、それぞれＲ，Ｇ，Ｂの１カラムを処理するカラム読出し手段として機能している。ここで、カラムロジック４は、レイアウトの幅は画素サイズによって決まることになる。すなわち、画素サイズが小さくなればなるほど、縦長の細いレイアウトとしなければならない。

また、複数画素幅でカラム読出し回路をレイアウトしようとする場合、複数カラムの画像データを１つのＡＤＣで処理することが考えられる。しかしながら、例えば、図１の例において、１ライン内でＡ／Ｄ変換６回（リセットレベルの信号とシグナルレベルの信号をＲ，Ｇ，Ｂで各２回）であるのに対して、２画素幅分にする場合、Ｒ，Ｇ，ＢのＥｖｅｎ（偶数），Ｏｄｄ（奇数）画素（計６画素）を１ラインで処理する必要があるため、１ライン内でＡ／Ｄ変換１２回（リセットレベルの信号とシグナルレベルの信号をＲ，Ｇ，Ｂの各Ｅｖｅｎ，Ｏｄｄで各２回）必要となってしまう。この場合、ＡＤＣの変換速度を２倍にする必要が生じる。また、４画素分ならＡＤＣの変換スピードは４倍、８画素分ならＡＤＣの変換速度は８倍にする必要が生じる。このように、複数カラムの画像データを１つのＡＤＣで処理することは、それに合せてＡＤＣの変換速度を向上させる必要があり、ＡＤＣ設計の技術的困難性を伴ってしまう。

［第１の実施形態］
そこで、本実施形態に係るカラム読出し回路は、撮像素子（撮像素子１）で受光した光が光電変換されたアナログ信号がデジタル信号に変換された画像信号（ＡＤＣＯＵＴ（ｎ））が入力されて、該画像信号に基づいて画像処理用のデータを出力するカラム読出し回路（カラムロジック４）において、１カラムの画像信号につき、画像信号のリセットレベル信号を、デジタルＣＤＳ演算前に格納するリセットレベル一時バッファ（リセットレベル一時バッファ１１）と、画像信号のシグナルレベル信号を、デジタルＣＤＳ演算前に格納するシグナルレベル一時バッファ（シグナルレベル一時バッファ１２）と、リセットレベル一時バッファおよびシグナルレベル一時バッファからの出力に基づいたデジタルＣＤＳ演算結果を格納するＣＤＳバッファ（ＣＤＳバッファ１４）と、ＣＤＳバッファから出力される１ラインまたは１フレーム分の信号を格納する共通バッファ（ラインバッファ１５、フレームバッファ）と、を有したカラム読出し手段（図２に示すカラムロジック（ｎ））により読出し処理がなされるとともに、複数カラムの画像信号についての読出し処理を１のカラム読出し手段で行うものである（図４に示すカラムロジック（ｍ））。なお、括弧内は実施形態での符号、適用例を示す。

すなわち、カラムＡＤＣ３の変換速度をそのままとして、それ以降のカラムロジック４を複数カラム単位で処理を行うようにすることで、画素サイズに依存するレイアウト制約を緩和し、レイアウト効率を向上させることが可能となる。

図４は、図２における４カラムを１カラム（すなわち、Ｒ，Ｇ，Ｂの各４画素）として、複数カラム単位で処理を行う場合のカラムＡＤＣ３の出力からカラムロジック４による画像信号の読み出しまでを示す回路構成図である。また、図５は、図４に示すカラムロジック４の各動作のタイミングチャートを示している。

なお、特に説明のない点については、図２に示した基本構成と同様の構成とすればよい。また、図４、図５において、ｍはカラム数（ｍ＝１，２，・・・，ｍ）を示している。また、図４の例では、複数カラムとして、図２における４カラムを１カラムとしているが、複数カラムとして処理するカラム数は特に限られるものではない。

カラムＡＤＣ３は図２に示したものと同様である。本実施形態では、（ｍ）カラム目のＡＤＣ出力信号であるＡＤＣＯＵＴ［１］（ｍ），ＡＤＣＯＵＴ［２］（ｍ），ＡＤＣＯＵＴ［３］（ｍ），ＡＤＣＯＵＴ［４］（ｍ）がカラムロジック（ｍ）４に入力される。なお、［１］〜［４］は、カラムｍにおける４つのカラム［１］〜［４］を示しており、ｎ＝４（ｍ−１）＋［（［１］〜［４］のいずれか）］で示される。

このカラムロジック４では、リセットレベルの信号（Ｒｒｅｓ[１〜４]（ｍ），Ｇｒｅｓ[１〜４]（ｍ），Ｂｒｅｓ[１〜４]（ｍ））については、図２の例と同様に、垂直駆動回路６によって制御されたタイミング信号ＬＡＴ＿ＲＥＳで、リセットレベル一時バッファ１１にデータを保持する。

また、シグナルレベルの信号（Ｒｓｉｇ[１〜４]（ｍ），Ｇｓｉｇ[１〜４]（ｍ），Ｂｓｉｇ[１〜４]（ｍ））については、垂直駆動回路６によって制御された信号ＯＥ＿ＳＩＧ[１〜４]にてトライステートバッファ１７をシリアルにイネーブルとさせ、かつ、そのタイミングで、垂直駆動回路６によって制御されたタイミング信号ＬＡＴ＿ＳＩＧで制御することにより、シグナルレベル一時バッファ１２にデータを保持するようにしている。

このような回路構成とすることにより、図４に示す例ではシグナルレベルの信号についてのラッチ回路（シグナルレベル一時バッファ１２）を１／４にすることができる。したがって、カラムＡＤＣ３のｂｉｔ数をｋとすると、回路全体としては、３／４×ｎ×ｋ［個］のラッチ回路を削減することが可能となる。

具体的には、例えば、Ｒ，Ｇ，Ｂそれぞれ７４９６画素並列し、カラムＡＤＣ３が１２ｂｉｔのリニアセンサの場合では、３／４×７４９６×１２＝６７４６４［個］のラッチ回路を削減することが可能となる。

なお、図４に示す例では、シグナルレベル一時バッファ１２を４つのカラムで共通にした例を示しているが、シグナルレベルの信号（Ｒｓｉｇ[１〜４]（ｍ），Ｇｓｉｇ[１〜４]（ｍ），Ｂｓｉｇ[１〜４]（ｍ））については、図２の例と同様に、垂直駆動回路６によって制御された信号ＬＡＴ＿ＳＩＧで、シグナルレベル一時バッファ１２にデータを保持し、リセットレベルの信号（Ｒｒｅｓ[１〜４]（ｍ），Ｇｒｅｓ[１〜４]（ｍ），Ｂｒｅｓ[１〜４]（ｍ））を垂直駆動回路６によって制御された信号ＯＥ＿ＲＥＳ[１〜４]にて、トライステートバッファをシリアルにイネーブルとさせ、かつ、そのタイミングで、垂直駆動回路６によって制御された信号ＬＡＴ＿ＲＥＳで制御することにより、リセットレベル一時バッファ１１にデータを保持するようにしてもよい。

このような回路構成とすることにより、リセットレベルのラッチ回路（リセットレベル一時バッファ１１）を１／４にすることができる。この場合も同様に、回路全体としては、３／４×ｎ×ｋ［個］のラッチ回路を削減することが可能となる。

次いで、デジタルＣＤＳ１３にてリセットレベルの信号ＲＥＳ＿ＢＵＦ［１〜４］（ｍ）とシグナルレベルの信号ＳＩＧ＿ＢＵＦ（ｍ）との差分をとり、画像情報を取り出す。ここで、トライステートバッファ１８をトライステートバッファ１７出力のように共通バスにするとともに、垂直駆動回路６からＯＥ＿ＣＤＳ[１〜４]で制御し、さらに、ＣＤＳ演算後は、垂直駆動回路６にて生成されたＲ，Ｇ，Ｂそれぞれのタイミング信号ＬＡＴ＿ＣＤＳ＿Ｒ，ＬＡＴ＿ＣＤＳ＿Ｇ，ＬＡＴ＿ＣＤＳ＿Ｂで制御することにより、リセットレベルの信号とシグナルレベルの信号の差分をＣＤＳバッファ１４に格納することができる。

このような回路構成とすることにより、デジタルＣＤＳ１３の加算器を、図２の例に比べて１／４にすることができる。したがって、全体として３／４×ｎ×ｋ［個］の加算器を削減することが可能となる。

なお、デジタルＣＤＳ１３の後段のＣＤＳバッファ１４、ラインバッファ１５、トライステートバッファ１６については、図４においても図２と同様に構成されるものであるため、図４では、まとめたブロックとして図示している。

以上説明した第１の実施形態に係るカラム読出し回路によれば、カラムＡＤＣの変換速度を向上させることなく、複数カラムを共通して読出すことが可能なカラム読出し回路とすることができる。また、カラム読出し回路における回路要素を削減することができるため、回路規模を小さくでき、レイアウト効率の向上を図ることが可能となる。

すなわち、Ａ／Ｄ変換後のリセットレベルの信号とシグナルレベルの信号について、デジタルＣＤＳ演算を行う前に格納する一時バッファ（リセットレベル一時バッファ１１またはシグナルレベル一時バッファ１２）やデジタルＣＤＳ１３の加算器などの回路要素を削減することが可能となる。

［第２の実施形態］
以下、本発明に係るカラム読出し回路の他の実施形態について説明する。なお、上記実施形態と同様の点についての説明は適宜省略する。

図６は、図２と同様に、Ｒ，Ｇ，Ｂを１カラムとして、カラム単位で処理を行う場合のカラムＡＤＣ３の出力からカラムロジック４による画像信号の読み出しまでを示す回路構成図であって、カラムＡＤＣ３をパイプライン型ＡＤＣまたは巡回型ＡＤＣとした場合の例（第２の基本構成例）を示している。

パイプライン型ＡＤＣまたは巡回型ＡＤＣは、１.５ｂｉｔの冗長性を持たせたものが一般的であり、比較器やオペアンプのオフセット電圧の影響を受けて直線性を著しく劣化することなく変換することができる。

図６に示すカラムロジック４は、図２のカラムロジック４に加えて、ＡＤＣデータ一時バッファ１９と冗長−非冗長変換回路２０が設けられている。図６に示すように、ＡＤＣＯＵＴ＜０＞（ｎ），ＡＤＣＯＵＴ＜１＞（ｎ）信号がカラムＡＤＣ３の出力となり、その１.５ｂｉｔの冗長ビットを非冗長ビットに変換する構成となっている。

図７は、図６における４カラムを１カラム（すなわち、Ｒ，Ｇ，Ｂの各４画素）として、複数カラム単位で処理を行う場合のカラムＡＤＣ３（パイプライン型ＡＤＣまたは巡回型ＡＤＣ）の出力からカラムロジック４による画像信号の読み出しまでを示す回路構成図である。また、図８は、図７に示すカラムロジック４の各動作のタイミングチャートを示している。

図７に示す例では、カラムＡＤＣ３がＡＤＣＯＵＴ＜１:０＞［１〜４］（ｍ）としてカラムロジック４に出力し、リセットレベルのデータ（Ｒｒｅｓ[１〜４]（ｍ），Ｇｒｅｓ[１〜４]（ｍ），Ｂｒｅｓ[１〜４]（ｍ）が、垂直駆動回路６によって制御されたタイミング信号ＬＡＴ＿ＡＤＣのタイミングでＡＤＣデータ一時バッファ１９に保持される。

次いで、垂直駆動回路６によりＯＥ＿ＡＤＣ［１］，ＯＥ＿ＡＤＣ［２］，ＯＥ＿ＡＤＣ［３］，ＯＥ＿ＡＤＣ［４］の順にトライステートバッファ２１を制御し、冗長−非冗長変換回路２０にデータを送り、それと合わせて垂直駆動回路６によって制御されたタイミング信号ＬＡＴ＿ＲＥＳを制御することによって、このタイミングでリセットレベル一時バッファ１１へ順に格納されていく。

また、シグナルレベルの信号については、ＯＥ＿ＡＤＣ［１］，ＯＥ＿ＡＤＣ［２］，ＯＥ＿ＡＤＣ［３］，ＯＥ＿ＡＤＣ［４］の順にトライステートバッファ２１を制御し、冗長−非冗長変換回路２０にデータを送り、それと合わせて垂直駆動回路６によって制御されたタイミング信号ＬＡＴ＿ＳＩＧを制御することによって、このタイミングでシグナルレベル一時バッファ１２にシリアルに格納されていく。

このような回路構成とすることにより、冗長−非冗長変換回路２０の加算器を、図６の例に比べて１／４にすることができる。したがって、全体として３／４×ｎ×ｋ［個］の加算器を削減することが可能となる。

また、シグナルレベルの信号については、シグナルレベル一時バッファ１２にシリアルに格納されてから、垂直駆動回路６によりＯＥ＿ＣＤＳ［１］，ＯＥ＿ＣＤＳ［２］，ＯＥ＿ＣＤＳ［３］，ＯＥ＿ＣＤＳ［４］の順にトライステートバッファ１８を制御し、デジタルＣＤＳ演算後の画像データを垂直駆動回路６にて生成されたタイミング信号ＬＡＴ＿ＣＤＳ＿Ｒ，ＬＡＴ＿ＣＤＳ＿Ｇ，ＬＡＴ＿ＣＤＳ＿ＢのタイミングでＣＤＳバッファ１４に格納する。

以降は、第１の実施形態と同様に、ラインバッファ１５に格納された後、水平駆動回路７の制御によってＲＤＯＵＴ＿Ｒ，ＲＤＯＵＴ＿Ｇ，ＲＤＯＵＴ＿Ｂとして後段の信号処理回路に画像データを出力する。

以上説明した第２の実施形態に係るカラム読出し回路によれば、カラムＡＤＣとしてパイプライン型ＡＤＣまたは巡回型ＡＤＣを用いる構成において、カラムＡＤＣの変換速度を向上させることなく、複数カラムを共通して読出すことが可能なカラム読出し回路とすることができる。また、カラム読出し回路における回路要素を削減することができるため、回路規模を小さくでき、レイアウト効率の向上を図ることが可能となる。

すなわち、アナログ信号をデジタル信号に変換した画像信号について、それが冗長ビットを含むデジタル信号の場合、冗長−非冗長変換回路を複数カラム共通にすることで、カラム読出し回路における回路要素を削減することができる。

以上説明した第１、第２の実施形態に係るカラム読出し回路を、図１に示すカラムロジック４に適用することで、カラム型ＡＤコンバータの高速化をすることなく、かつ、チップサイズを抑制することができるようにすることによりレイアウト効率を向上させることができる固体撮像装置を構成することができる。なお、固体撮像装置は、少なくとも、カラム読出し回路４、撮像素子１、およびカラムＡＤＣ３を備えていれば良い。

尚、上述の実施形態は本発明の好適な実施の例ではあるがこれに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形実施可能である。

１ 撮像素子
２ プログラマブルゲインアンプ
３ カラムＡＤＣ
４ カラムロジック（カラム読出し回路）
５ ラインバッファ
６ 垂直駆動回路
７ 水平駆動回路
１１ リセットレベル一時バッファ
１２ シグナルレベル一時バッファ
１３ デジタルＣＤＳ
１４ ＣＤＳバッファ
１５ ラインバッファ
１６ トライステートバッファ
１７ トライステートバッファ
１８ トライステートバッファ
１９ ＡＤＣデータ一時バッファ
２０ 冗長−非冗長変換回路
２１ トライステートバッファ

特開２０１３−５５４４７号公報

Claims (7)

1. 撮像素子で受光した光が光電変換されたアナログ信号がデジタル信号に変換された画像信号が入力されて、該画像信号に基づいて画像処理用のデータを出力するカラム読出し回路において、
   １カラムの前記画像信号につき、
   前記画像信号のリセットレベル信号を、デジタルＣＤＳ演算前に格納するリセットレベル一時バッファと、
   前記画像信号のシグナルレベル信号を、デジタルＣＤＳ演算前に格納するシグナルレベル一時バッファと、
   前記リセットレベル一時バッファおよび前記シグナルレベル一時バッファからの出力に基づいたデジタルＣＤＳ演算結果を格納するＣＤＳバッファと、
   前記ＣＤＳバッファから出力される１ラインまたは１フレーム分の信号を格納する共通バッファと、を有したカラム読出し手段により読出し処理がなされるとともに、
   複数カラムの前記画像信号についての読出し処理を１の前記カラム読出し手段で行うことを特徴とするカラム読み出し回路。
2. 前記１カラムは、Ｒ，Ｇ，Ｂの各１画素からなることを特徴とする請求項１に記載のカラム読出し回路。
3. 前記リセットレベル一時バッファは、前記複数カラムの各カラムにそれぞれ対応して設けられるとともに、
   前記シグナルレベル一時バッファは、前記複数カラムにつき１つ設けられていることを特徴とする請求項１または２に記載のカラム読み出し回路。
4. 前記シグナルレベル一時バッファは、前記複数カラムの各カラムにそれぞれ対応して設けられるとともに、
   前記リセットレベル一時バッファは、前記複数カラムにつき１つ設けられていることを特徴とする請求項１または２に記載のカラム読み出し回路。
5. 前記カラム読出し手段は、前記シグナルレベル一時バッファおよび前記リセットレベル一時バッファの出力に基づいてデジタルＣＤＳ演算を行う加算器を備え、
   前記加算器は、前記複数カラムにつき１つ設けられていることを特徴とする請求項３または４のいずれかに記載のカラム読み出し回路。
6. 入力される前記画像信号が冗長ビットを含むデジタル信号であるとともに、
   前記カラム読出し手段は、前記冗長ビットを非冗長ビットに変換する冗長−非冗長変換回路を備え、
   前記冗長−非冗長変換回路は、前記複数カラムにつき１つ設けられていることを特徴とする請求項１から５までのいずれかに記載のカラム読み出し回路。
7. 請求項１から６までのいずれかに記載のカラム読み出し回路を備えたことを特徴とする固体撮像装置。