JP2010109565A - 固体撮像装置 - Google Patents

Abstract

【課題】カラムＡＤ方式の固体撮像装置において、具備されたＡＤ変換器間のリニアリティばらつきを低減し、縦筋状の固定パターンノイズが低減された良好な画像が得られる固体撮像装置を提供する。
【解決手段】光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、画素の画素信号を異なる二つ以上のＡＤ変換器に出力する経路選択回路と、異なる二つ以上のＡＤ変換器から出力されたそれぞれのデジタル値に基づいて、画素の画素信号に応じたデジタル値を出力する信号処理部と、を備える。
【選択図】図１

Description

本発明は、デジタルカメラ、デジタルビデオカメラや内視鏡等に使用される固体撮像装置に関する。

従来、固体撮像装置において、二次元に配置された画素配列の各画素列にＡＤ変換器を具備し、各画素列のＡＤ変換を同時に行うことによって、センサからの信号を高速に読み出す、図１３に示すようなカラムＡＤ方式の固体撮像装置が提案されている。

図１３のカラムＡＤ方式の固体撮像装置においては、入射光量に応じた画素信号を出力する光電変換素子からなる画素１が２次元、例えば、４行４列に配置（画素アレイ２）され、各画素列に画素１から出力された画素信号をアナログ・デジタル変換するＡＤ変換器３（ＡＤＣ３１，ＡＤＣ３２，ＡＤＣ３３，ＡＤＣ３４）が、具備されている。制御回路９は、外部からの画像取り込み命令に応じて、垂直走査回路５および水平走査回路８を制御して画素アレイ２の全画素、すなわち、固体撮像装置の読出しを行う。画素１は、制御回路９によって制御された垂直走査回路５から出力される行選択信号に応じて画素アレイ２の行毎に読み出され、画素アレイ２の各画素列に配置されたＡＤ変換器によって同時にアナログ・デジタル変換される。変換されたデジタル値は、ラッチ回路７に保持される。ラッチ回路７に保持された各画素列のデジタル値は、制御回路９によって制御された水平走査回路８から出力される列選択信号に応じて列毎に出力されて画素アレイ２の全画素の読出しを完了する。

このカラムＡＤ方式の固体撮像装置では、具備された各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）の間に製造ばらつきなどに起因する、図１４に示すような入出力特性のばらつきが存在する。そのため、同一の画素から出力された信号φＩＮ１を処理した場合でも、各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）から出力されるデジタル値（Ｄ１〜Ｄ４）は、各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）の特性によってそれぞれ異なった値となってしまう。このことにより、従来のカラムＡＤ方式の固体撮像装置の出力画像には、各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）間のばらつきに起因した縦筋状の固定パターンノイズが発生するという、技術的課題があった。

カラムＡＤ方式の固体撮像装置に具備されたＡＤ変換器間の入出力特性のばらつきには、ＡＤ変換器の変換可能電圧範囲の最小電圧値（Ｖｍｉｎ）におけるＡＤ変換出力値のずれとして現れるオフセットばらつきと、ＡＤ変換器の入出力特性の傾きの違いとして現れるリニアリティばらつきの２種類が存在する。

このような縦筋状の固定パターンノイズを改善するため、特許文献１では、各画素列に配置された遮光領域の画素から出力された画素信号をＡＤ変換したデジタル値を保持し、非遮光領域（出力画像として使用される有効画素領域）の画素から出力された画素信号をＡＤ変換したデジタル値と、上記保持した遮光領域のデジタル値との差分を取ることによって、各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）間のオフセットばらつきを除去する。このことにより、特許文献１の固体撮像装置は、図１５に示すような入出力特性を有する各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）を用いて処理することと同様のデジタル値を出力することができ、出力画像に現れる縦筋状の固定パターンノイズを低減するということが開示されている。
特開２００６−０２０１７３号公報

しかしながら、特許文献１の固体撮像装置では、各ＡＤ変換器（ＡＤＣ３１〜ＡＤＣ３４）間のオフセットばらつきを除去することは可能であるが、リニアリティばらつきを除去することはできないため、リニアリティばらつきに起因した出力画像の縦筋状の固定パターンノイズを低減することができないという問題がある。

本発明は、上記の課題認識に基づいてなされたものであり、カラムＡＤ方式の固体撮像装置において、具備されたＡＤ変換器間のリニアリティばらつきを低減し、縦筋状の固定パターンノイズが低減された良好な画像が得られる固体撮像装置を提供することを目的としている。

上記の課題を解決するため、本発明の固体撮像装置は、光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、前記画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、前記画素の画素信号を異なる二つ以上の前記ＡＤ変換器に出力する経路選択回路と、前記異なる二つ以上のＡＤ変換器から出力されたそれぞれのデジタル値に基づいて、前記画素の画素信号に応じたデジタル値を出力する信号処理部と、を備えることを特徴とする。

また、本発明の前記ＡＤ変換器は、前記画素アレイの各画素列に配置され、前記経路選択回路は、前記画素アレイの隣り合うＮ列(Ｎ＝２以上)の画素の画素信号を同一の前記ＡＤ変換器に出力する、ことを特徴とする。

また、本発明の前記ＡＤ変換器は、前記画素アレイの各画素列に配置され、前記経路選択回路は、前記画素アレイの奇数列、または偶数列で隣り合うＮ列(Ｎ＝２以上)の画素信号を同一の前記ＡＤ変換器へ出力する、ことを特徴とする。

また、本発明の前記信号処理部は、前記ＡＤ変換器から出力されたそれぞれのデジタル値を加算する加算器を備える、ことを特徴とする。

また、本発明の前記信号処理部は、更に、前記加算器が加算したデジタル値を除算する除算器を備える、ことを特徴とする。

また、本発明の前記除算器は、シフトレジスタで構成され、前記経路選択回路は、前記画素アレイの隣り合う２^Ｍ列(Ｍ＝１以上)の画素の画素信号を同一の前記ＡＤ変換器に出力する、ことを特徴とする。

また、本発明の前記除算器は、シフトレジスタで構成され、前記経路選択回路は、前記画素アレイの奇数列、または偶数列で隣り合う２^Ｍ列(Ｍ＝１以上)の画素信号を同一の前記ＡＤ変換器へ出力する、ことを特徴とする。

本発明によれば、画素アレイから読み出した同一の画素の画素信号を異なる二つ以上のＡＤ変換器でアナログ・デジタル変換した結果に基づいて、画素の画素信号に応じたデジタル値を得ることによって、具備された各ＡＤ変換器間のリニアリティばらつきを低減することができるので、縦筋状の固定パターンノイズが低減された良好な画像を得ることができるという効果が得られる。また、具備する除算器をシフトレジスタで構成することによって、該除算器の構成を容易にすることができるので、固体撮像装置の回路規模の増大を防ぐことができるという効果が得られる。

＜第１実施形態＞
以下、本発明の実施形態について、図面を参照して説明する。図１は、本実施形態による固体撮像装置の構成を示したブロック図である。図１において、固体撮像装置１００は、画素Ｐ１１〜Ｐ４４、ＡＤ変換器３１〜３４（以下、ＡＤＣ３１〜ＡＤＣ３４という）、経路選択回路４、垂直走査回路５、信号処理部６、ラッチ回路７、水平走査回路８、制御回路９、から構成される。また、図１においては、画素Ｐ１１〜Ｐ４４が４行４列の二次元に配置され、画素アレイ２として構成されている。なお、画素Ｐ１１〜Ｐ４４のいずれか１つを示すときには「画素１」という。また、ＡＤＣ３１〜ＡＤＣ３４をまとめて示すときには「ＡＤ変換器３」という。

画素Ｐ１１〜Ｐ４４は、光電変換素子である。画素Ｐ１１〜Ｐ４４は、垂直走査回路５によって自画素１が選択されると入射光量に応じたレベルの画素信号を経路選択回路４に出力する。また、画素Ｐ１１〜Ｐ４４は画素アレイ２として４行４列の二次元に配置され、画素列毎に画素信号φＰ１〜φＰ４を出力する。なお、画素Ｐ１１〜Ｐ４４で示した画素Ｐに続く最初の数字は行の番号、最後の数値は列の番号を表す。

ＡＤＣ３１〜ＡＤＣ３４は、画素アレイ２の各画素列に配置され、画素１から読み出された画素信号をアナログ・デジタル変換するＡＤ変換器である。ＡＤＣ３１〜ＡＤＣ３４は、経路選択回路４を介して入力された画素１の画素信号φＰ１〜φＰ４をアナログ・デジタル変換し、変換後のデジタル値Ｄ１〜Ｄ４を信号処理部６に出力する。なお、ＡＤＣ３１〜ＡＤＣ３４で示したＡＤＣ３に続く数字は、画素アレイ２の列の番号を示す。

垂直走査回路５は、制御回路９から入力される垂直制御信号に応じて、画素アレイ２から読み出す画素１の行を選択する回路である。垂直走査回路５は、画素アレイ２から読み出す画素１の行に応じた行選択信号φＶ１〜φＶ４を出力する。垂直走査回路５が、例えば、画素アレイ２の１行目を選択する場合は、行選択信号φＶ１に選択レベル（例えば、Ｈｉｇｈレベルのとき）を画素アレイ２に出力し、その他選択されていない行選択信号φＶ２〜φＶ４には非選択レベル（例えば、Ｌｏｗレベルのとき）を画素アレイ２に出力する。

経路選択回路４は、制御回路９から入力される経路選択信号に応じて、画素１から読み出された画素信号を異なる二つのＡＤ変換器３へ出力する回路である。経路選択回路４は、例えば、ＡＤＣ３１とＡＤＣ３２とに画素信号を出力する場合、経路選択信号φＳＥＬ１およびφＳＥＬ２に応じて、画素Ｐ１１から読み出された画素信号φＰ１、または画素Ｐ１２から読み出された画素信号φＰ２をＡＤＣ３１とＡＤＣ３２とに出力する。

信号処理部６は、異なる二つのＡＤ変換器３から出力されたデジタル値を平均化し、画素１の画素信号に応じたデジタル値として出力する回路である。信号処理部６は、例えば、経路選択回路４によって読み出された画素Ｐ１１の画素信号がＡＤＣ３１とＡＤＣ３２とに入力された場合、ＡＤＣ３１とＡＤＣ３２とから出力された２つのデジタル値を加算平均し、画素Ｐ１１の画素信号に応じた１つのデジタル値Ｄａｖｅ１をラッチ回路７に出力する。なお、信号処理部６は、組となっている異なる二つのＡＤ変換器３毎に並行して上述の処理を行う。例えば、ＡＤＣ３１〜ＡＤＣ３４が２組に分かれている場合は、ＡＤ変換器３の組毎に平均化した２つのデジタル値Ｄａｖｅ１，Ｄａｖｅ２をラッチ回路７に出力する。

ラッチ回路７は、制御回路９から入力される経路選択信号に応じて信号処理部６から入力されたデジタル値を保持し、水平走査回路８から入力される列選択信号に応じて、保持している画素１のデジタル値を固体撮像装置の出力として外部に出力する回路である。ラッチ回路７は、例えば、経路選択信号φＳＥＬ１が変化したとき（例えば、ＨｉｇｈレベルからＬｏｗレベルに変化したとき）に信号処理部６から入力されたデジタル値Ｄａｖｅ１を保持し、列選択信号φＨ１がＨｉｇｈレベルの期間に、保持しているデジタル値Ｄａｖｅ１を外部に出力する。

水平走査回路８は、制御回路９から入力される水平制御信号に応じて、ラッチ回路７を制御してラッチ回路７に保持しているデジタル値を列毎に出力させることによって固体撮像装置の出力とする回路である。水平走査回路８は、ラッチ回路７から読み出すデジタル値の列に応じた列選択信号φＨ１〜φＨ４を出力する。水平走査回路８が、例えば、画素アレイ２の１列目のデジタル値を出力させる場合は、列選択信号φＨ１を出力許可レベル（例えば、Ｈｉｇｈレベルのとき）にしてラッチ回路７に出力し、その他出力されていない列選択信号φＨ２〜φＨ４を出力不許可レベル（例えば、Ｌｏｗレベルのとき）にしてラッチ回路７に出力する。続いて列選択信号φＨ２〜φＨ４を順次、出力許可レベル（例えば、Ｈｉｇｈレベルのとき）、その他出力しない列に対応する列選択信号φＨ１〜φＨ４を出力不許可レベル（例えば、Ｌｏｗレベルのとき）にしてラッチ回路７に出力することによって、ラッチ回路７に保持しているデジタル値を順次出力させる。

制御回路９は、固体撮像装置の全体を制御する回路である。制御回路９は、図示しない外部からの画像取り込み命令に応じて、垂直走査回路５を制御する垂直制御信号、水平走査回路８を制御する水平制御信号、および経路選択回路４とラッチ回路７を制御する経路選択信号を出力する。

次に、本実施形態の固体撮像装置１００の信号処理部６について説明する。図２は、信号処理部６の構成を示したブロック図である。図２において、信号処理部６は、加算器６１、除算器６２、から構成される。

加算器６１は、異なる二つのＡＤ変換器３から入力されたデジタル値を加算し、加算後のデジタル値を次の除算器６２に出力する回路である。
除算器６２は、加算器６１から入力された加算後のデジタル値を、同一の画素信号を処理するＡＤ変換器３の個数に応じた値で除算する回路である。除算器６２は、例えば、画素１の画素信号φＰ１がＡＤＣ３１とＡＤＣ３２とによって２つのデジタル値Ｄ１，Ｄ２を得た場合は、アナログ・デジタル変換したＡＤ変換器３の個数＝２を除数として除算を行う。

上述の加算器６１と除算器６２によって、複数のＡＤ変換器３によってアナログ・デジタル変換された画素１の画素信号に応じた１つのデジタル値を得ることができる。

次に本実施形態の固体撮像装置１００において画像信号を出力するタイミングについて説明する。図３は、本実施形態による固体撮像装置１００の動作を示したタイミングチャートである。また、図４に、本実施形態によるＡＤ変換器３（ＡＤＣ３１，ＡＤＣ３２，ＡＤＣ３３，ＡＤＣ３４）の入出力特性のグラフを示す。なお、図３において、図１で説明した行選択信号φＶ３，φＶ４は図示していない。

図３において、図示しない外部からの画像取り込み命令が入力されると、ｔ１のタイミングで制御回路９は、垂直走査回路５に垂直制御信号を出力し、また、水平走査回路８に水平制御信号を出力する。

続いて、ｔ２のタイミングで垂直走査回路５は、行選択信号φＶ１にＨｉｇｈレベル（選択レベル）を出力する。このことにより、行選択信号φＶ１で制御される画素アレイ２の１行目の画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４が選択され、選択された画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４から、受光した光量に応じた画素信号φＰ１(Ｐ１１)，φＰ２(Ｐ１２)，φＰ３(Ｐ１３)，φＰ４(Ｐ１４)が経路選択回路４に出力される。この時、他の行選択信号φＶ２〜φＶ４は、Ｌｏｗレベル（非選択レベル）を維持し、画素アレイ２の２行目から４行目までの画素１は、非選択状態となっている。なお、画素信号名に続くカッコ内の記載は、画素信号に対応する画素を示す。

また、行選択信号φＶ１がＨｉｇｈレベルになるのと同時に、制御回路９は、経路選択信号φＳＥＬ１をＨｉｇｈレベル（経路選択信号φＳＥＬ２はＬｏｗレベルを維持）にする。このことにより、経路選択回路４は、入力された画素信号φＰ１（Ｐ１１）〜φＰ４（Ｐ１４）の内、制御回路９によって選択された画素信号φＰ１（Ｐ１１）をＡＤＣ３１とＡＤＣ３２とに、画素信号φＰ３（Ｐ１３）をＡＤＣ３３とＡＤＣ３４とにそれぞれ出力する。

その後、ＡＤＣ３１とＡＤＣ３２とは、画素信号φＰ１（Ｐ１１）に応じたデジタル値Ｄ１（Ｐ１１），Ｄ２（Ｐ１１）を、ＡＤＣ３３とＡＤＣ３４とは、画素信号φＰ３（Ｐ１３）に応じたデジタル値Ｄ３（Ｐ１３），Ｄ４（Ｐ１３）をそれぞれ出力する。なお、デジタル値に続くカッコ内の記載は、デジタル値に対応する画素を示す。信号処理部６の加算器６１は、デジタル値Ｄ１（Ｐ１１），Ｄ２（Ｐ１１）を加算し、加算後のデジタル値を除算器６２に出力する。除算器６２は、加算器６１から入力された加算後のデジタル値を、同一の画素信号を処理したＡＤ変換器３の個数に応じた値＝２を除数として除算した結果であるデジタル値Ｄａｖｅ１（Ｐ１１）＝（Ｄ１（Ｐ１１）＋Ｄ２（Ｐ１１））／２を信号処理部６の出力値、すなわち、画素Ｐ１１の画素信号に応じたデジタル値としてラッチ回路７に出力する。これによって得られるデジタル値Ｄａｖｅ１（Ｐ１１）をＡＤ変換器３の入出力特性のグラフと対応付けて示したのが、図４の点ａである。

また、信号処理部６は、デジタル値Ｄ３（Ｐ１３），Ｄ４（Ｐ１３）に対してもデジタル値Ｄ１（Ｐ１１），Ｄ２（Ｐ１１）と同様の処理を並行して行い、デジタル値Ｄ３（Ｐ１３），Ｄ４（Ｐ１３）を加算して除算した結果であるデジタル値Ｄａｖｅ２（Ｐ１３）＝（Ｄ３（Ｐ１３）＋Ｄ４（Ｐ１３））／２を信号処理部６の出力値、すなわち、画素Ｐ１３の画素信号に応じたデジタル値としてラッチ回路７に出力する。これによって得られるデジタル値Ｄａｖｅ２（Ｐ１３）をＡＤ変換器３の入出力特性のグラフと対応付けて示したのが、図４の点ｂである。

その後、制御回路９は、経路選択信号φＳＥＬ１をＬｏｗレベル（経路選択信号φＳＥＬ２はＬｏｗレベルを維持）にすると、ラッチ回路７は信号処理部６が出力したデジタル値Ｄａｖｅ１（Ｐ１１），Ｄａｖｅ２（Ｐ１３）を保持する。

続いて、ｔ３のタイミングで制御回路９は、経路選択信号φＳＥＬ２をＨｉｇｈレベル（経路選択信号φＳＥＬ１はＬｏｗレベルを維持）にする。このことにより、経路選択回路４は、入力された画素信号φＰ１（Ｐ１１）〜φＰ４（Ｐ１４）の内、制御回路９によって選択された画素信号φＰ２（Ｐ１２）をＡＤＣ３１とＡＤＣ３２とに、画素信号φＰ４（Ｐ１４）をＡＤＣ３３とＡＤＣ３４とにそれぞれ出力する。

その後、ＡＤＣ３１とＡＤＣ３２とは、画素信号φＰ２（Ｐ１２）に応じたデジタル値Ｄ１（Ｐ１２），Ｄ２（Ｐ１２）を、ＡＤＣ３３とＡＤＣ３４とは、画素信号φＰ４（Ｐ１４）に応じたデジタル値Ｄ３（Ｐ１４），Ｄ４（Ｐ１４）をそれぞれ出力する。信号処理部６は、ＡＤＣ３１〜ＡＤＣ３４から入力されたデジタル値Ｄ１（Ｐ１２），Ｄ２（Ｐ１２），Ｄ３（Ｐ１４），Ｄ４（Ｐ１４）に対して、前述のデジタル値Ｄａｖｅ１（Ｐ１１），Ｄａｖｅ２（Ｐ１３）を得た処理と同様の処理を行い、画素Ｐ１２，画素Ｐ１４の画素信号に応じた新たなデジタル値Ｄａｖｅ１（Ｐ１２），Ｄａｖｅ２（Ｐ１４）をラッチ回路７に出力する。

その後、制御回路９は、経路選択信号φＳＥＬ２をＬｏｗレベル（経路選択信号φＳＥＬ１はＬｏｗレベルを維持）にすると、ラッチ回路７は信号処理部６が出力したデジタル値Ｄａｖｅ１（Ｐ１２），Ｄａｖｅ２（Ｐ１４）を保持する。

続いて、ｔ４のタイミングで水平走査回路８は、列選択信号φＨ１をＨｉｇｈレベル（出力許可レベル）にしてラッチ回路７に出力する。このことにより、画素Ｐ１１の画素信号に応じたデジタル値Ｄａｖｅ１（Ｐ１１）がラッチ回路７から出力される。この時、他の列選択信号φＨ２〜φＨ４はＬｏｗレベル（出力不許可レベル）を維持し、画素アレイ２の２列目から４列目の画素１は非選択状態となっている。その後、列選択信号φＨ１をＬｏｗレベルにして画素Ｐ１１の画素信号に応じたデジタル値Ｄａｖｅ１（Ｐ１１）の出力が完了する。以降、水平走査回路８は、順次列選択信号φＨ２，φＨ３，φＨ４をＨｉｇｈレベルにしてラッチ回路７に出力することによって、画素Ｐ１２の画素信号に応じたデジタル値Ｄａｖｅ１（Ｐ１２），Ｐ１３に応じたデジタル値Ｄａｖｅ２（Ｐ１３），Ｐ１４に応じたデジタル値Ｄａｖｅ２（Ｐ１４）がラッチ回路７から出力される。以上の動作によって、行選択信号φＶ１で選択された画素アレイ２の１行目の画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４の画素信号の読み出しが完了する。

続いて、ｔ５のタイミングで垂直走査回路５が行選択信号φＶ２にＨｉｇｈレベル（選択レベル）を出力し、上記の動作を繰り返すことによって画素アレイ２の２行目の画素Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４の画素信号の読み出しが完了する。以降、同様に繰り返し、行選択信号φＶ３，φＶ４に対応する画素アレイ２の３行目，４行目の画素１の画素信号を読み出し、画素アレイ２の全画素の読出しを完了する。

上記の動作により、図４に示すように画素アレイ２の１列目と２列目の画素信号は、ＡＤＣ３１とＡＤＣ３２との入出力特性を平均化した入出力特性を有するＡＤ変換器で処理する場合と同様の出力を得ることができる。また、同様に画素アレイ２の３列目と４列目の画素信号は、ＡＤＣ３３とＡＤＣ３４との入出力特性を平均化した入出力特性を有するＡＤ変換器で処理する場合と同様の出力を得ることができる。

上記に述べたとおり、本発明の第１の実施形態によれば、ＡＤ変換器３間の入出力特性のリニアリティばらつきが平均化されるため、出力画像に現れる縦筋状の固定パターンノイズが低減された良好な画像を得ることができる。

また、本実施形態においては、信号処理部６は加算器６１と除算器６２で構成したが、除算器６２を用いなくても良く、信号処理部６は同一の画素信号に対し二つ以上のＡＤ変換器３でアナログ・デジタル変換した結果に基づいて、画素信号に応じたデジタル値を出力するものであれば良い。

また、本実施形態においては、画素アレイ２で隣り合う画素列の画素信号（例えば、画素Ｐ１１と画素Ｐ１２）を同一のＡＤ変換器（例えば、ＡＤＣ３１とＡＤＣ３２）で処理したが、これに限るものではなく、画素アレイ２の奇数列、または偶数列で隣り合う画素列の画素信号を同一のＡＤ変換器で処理する構成でも良い。例えば、奇数列で隣り合う画素Ｐ１１と画素Ｐ１３の画素信号をＡＤＣ３１とＡＤＣ３２で処理し、偶数列で隣り合う画素Ｐ１２と画素Ｐ１４の画素信号をＡＤＣ３３とＡＤＣ３４で処理する構成でも良い。

＜第２実施形態＞
以下、本発明の第２の実施形態について、図面を参照して説明する。図５は、本実施形態による第２の固体撮像装置の構成を示したブロック図である。図５において、本実施形態による固体撮像装置２００は、図１に示した第１実施形態の固体撮像装置１００と同じ構成であり、各回路の動作も同様であるが、経路選択回路２４と信号処理部２６との構成が変更されている。また、経路選択回路２４と信号処理部２６との構成変更に伴い、制御回路９が出力する経路選択信号の信号線数が４本になり、それに合わせてラッチ回路７に入力される経路選択信号の信号線数が４本に変更されているが、基本的な動作は同じである。

経路選択回路２４は、制御回路９から入力される経路選択信号φＳＥＬ２１，φＳＥＬ２２，φＳＥＬ２３，φＳＥＬ２４に応じて、画素１から読み出された画素信号を異なる４つのＡＤ変換器３、すなわち、第２の実施形態においては、固体撮像装置２００が具備する全てのＡＤＣ３１〜ＡＤＣ３４に出力する。

信号処理部２６は、異なる４つのＡＤ変換器３から出力されたデジタル値を平均化し、画素１の画素信号に応じたデジタル値として出力する。すなわち、信号処理部２６は、ＡＤＣ３１〜ＡＤＣ３４から出力された画素１の画素信号に対応する４つのデジタル値を加算平均し、画素１の画素信号に応じた１つのデジタル値Ｄａｖｅ３をラッチ回路７に出力する。

次に、本実施形態の固体撮像装置２００の信号処理部２６について説明する。図６は、信号処理部２６の構成を示したブロック図である。図６において、信号処理部２６は、加算器６３、シフトレジスタ６４、から構成される。

加算器６３は、異なる４つのＡＤ変換器３から入力されたデジタル値を加算し、加算後のデジタル値を次のシフトレジスタ６４に出力する。
シフトレジスタ６４は、加算器６３から入力された加算後のデジタル値を、同一の画素信号を処理するＡＤ変換器３の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第２の実施形態においては、固体撮像装置２００が具備する全てのＡＤＣ３１〜ＡＤＣ３４の個数である“４”に応じた値＝２ビットだけデジタル値を右へビットシフトする。このことにより、加算器６３から入力された加算後のデジタル値を“４”で除算したことと同様の効果が得られる。

上述の加算器６３とシフトレジスタ６４によって、複数のＡＤ変換器３によってアナログ・デジタル変換された画素１の画素信号に応じた１つのデジタル値を得ることができる。

次に本実施形態の固体撮像装置２００において画像信号を出力するタイミングについて説明する。図７は、本実施形態による固体撮像装置２００の動作を示したタイミングチャートである。また、図８に、本実施形態によるＡＤ変換器３（ＡＤＣ３１，ＡＤＣ３２，ＡＤＣ３３，ＡＤＣ３４）の入出力特性のグラフを示す。なお、図７において、行選択信号φＶ３，φＶ４は図示していない。

図７において、図示しない外部からの画像取り込み命令が入力されると、ｔ１のタイミングで制御回路９は、垂直走査回路５に垂直制御信号を出力し、また、水平走査回路８に水平制御信号を出力する。

続いて、ｔ２のタイミングで垂直走査回路５は、行選択信号φＶ１にＨｉｇｈレベル（選択レベル）を出力する。このことにより、行選択信号φＶ１で制御される画素アレイ２の１行目の画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４が選択され、選択された画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４から、受光した光量に応じた画素信号φＰ１(Ｐ１１)，φＰ２(Ｐ１２)，φＰ３(Ｐ１３)，φＰ４(Ｐ１４)が経路選択回路２４に出力される。この時、他の行選択信号φＶ２〜φＶ４は、Ｌｏｗレベル（非選択レベル）を維持し、画素アレイ２の２行目から４行目までの画素１は、非選択状態となっている。

また、行選択信号φＶ１がＨｉｇｈレベルになるのと同時に、制御回路９は、経路選択信号φＳＥＬ２１をＨｉｇｈレベル（経路選択信号φＳＥＬ２２〜φＳＥＬ２４はＬｏｗレベルを維持）にする。このことにより、経路選択回路２４は、入力された画素信号φＰ１（Ｐ１１）〜φＰ４（Ｐ１４）の内、制御回路９によって選択された画素信号φＰ１（Ｐ１１）をＡＤＣ３１〜ＡＤＣ３４に出力する。

その後、ＡＤＣ３１〜ＡＤＣ３４は、画素信号φＰ１（Ｐ１１）に応じたデジタル値Ｄ１(Ｐ１１)，Ｄ２(Ｐ１１)，Ｄ３(Ｐ１１)，Ｄ４(Ｐ１１)を出力する。信号処理部６の加算器６３は、デジタル値Ｄ１(Ｐ１１)，Ｄ２(Ｐ１１)，Ｄ３(Ｐ１１)，Ｄ４(Ｐ１１)を加算し、加算後のデジタル値をシフトレジスタ６４に出力する。シフトレジスタ６４は、加算器６３から入力された加算後のデジタル値を、同一の画素信号を処理したＡＤ変換器３の個数“４”に応じた値である２ビットだけデジタル値を右へビットシフトし、ビットシフトした値であるデジタル値Ｄａｖｅ３（Ｐ１１）を信号処理部６の出力値、すなわち、画素Ｐ１１の画素信号に応じたデジタル値としてラッチ回路７に出力する。なお、加算後のデジタル値を右へ２ビットシフトすることにより、“４”で除算したことと同様の出力を得ることができる。これによって得られるデジタル値Ｄａｖｅ３（Ｐ１１）をＡＤ変換器３の入出力特性のグラフと対応付けて示したのが、図８の点ｃである。

その後、制御回路９は、経路選択信号φＳＥＬ２１をＬｏｗレベル（経路選択信号φＳＥＬ２２〜φＳＥＬ２４はＬｏｗレベルを維持）にすると、ラッチ回路７は信号処理部６が出力したデジタル値Ｄａｖｅ３（Ｐ１１）を保持する。以降、順次経路選択信号φＳＥＬ２２，φＳＥＬ２３，φＳＥＬ２４をＨｉｇｈレベルにし、続いてＬｏｗレベルにすることによってデジタル値Ｄａｖｅ３（Ｐ１２）〜Ｄａｖｅ３（Ｐ１４）をラッチ回路７に保持する。

続いて、ｔ３のタイミングで水平走査回路８は、第１実施形態の固体撮像装置１００で示した図３におけるｔ４のタイミングと同様に、列選択信号φＨ１，φＨ２，φＨ３，φＨ４をラッチ回路７に出力することによって、画素Ｐ１１〜Ｐ１４の画素信号に応じたデジタル値Ｄａｖｅ３（Ｐ１１）〜Ｄａｖｅ３（Ｐ１４）がラッチ回路７から出力され、１行目の画素信号の読み出しを完了する。
続いて、ｔ４タイミング以降、ｔ２タイミングおよびｔ３タイミングと同様な動作を繰り返すことによって、画素アレイ２の全画素読出しを完了する。

上記の動作により、図８に示すように画素アレイ２の１列目から４列目の画素信号は、ＡＤＣ３１、ＡＤＣ３２、ＡＤＣ３３、ＡＤＣ３４の入出力特性を平均化した入出力特性を有するＡＤ変換器で処理する場合と同様の出力を得ることができる。

上記に述べたとおり、本発明の第２の実施形態においても、ＡＤ変換器３間の入出力特性のリニアリティばらつきが平均化されることによって、ＡＤ変換器３間の特性のリニアリティばらつきを抑圧することができ、出力画像に現れる縦筋状の固定パターンノイズが低減された、良好な画像を得ることができる。

また、第１の実施形態における除算器６２をシフトレジスタ６４で構成するため、回路規模を縮小することができる。
なお、本実施形態においては、同一の画素信号について異なる４列のＡＤ変換器で処理する構成としたが、同一の画素信号について処理するＡＤ変換器は、４列に限るものではなく、８列、１６列など２のべき乗の組み合わせであれば良い。

＜第３実施形態＞
以下、本発明の第３の実施形態について、図面を参照して説明する。図９は、本実施形態による第３の固体撮像装置の構成を示したブロック図である。図９において、本実施形態による固体撮像装置３００は、図１に示した第１実施形態の固体撮像装置１００と同じ構成であり、各回路の動作も同様であるが、経路選択回路４４と信号処理部３６との構成が変更されている。

経路選択回路４４は、制御回路９から入力される経路選択信号φＳＥＬ１，φＳＥＬ２に応じて、画素１から読み出された画素信号を異なる２つのＡＤ変換器３、すなわち、第３の実施形態においては、奇数列の画素信号を奇数列のＡＤＣ３１とＡＤＣ３３、および偶数列の画素信号を偶数列のＡＤＣ３２とＡＤＣ３４に出力する。

信号処理部３６は、異なる２つのＡＤ変換器３から出力されたデジタル値を平均化し、画素１の画素信号に応じたデジタル値として出力する。すなわち、信号処理部３６は、奇数列のＡＤＣ３１とＡＤＣ３３とから出力された画素１の画素信号に対応する２つのデジタル値を加算平均し、画素１の画素信号に応じた１つのデジタル値Ｄａｖｅ４と、偶数列のＡＤＣ３２とＡＤＣ３４とから出力された画素１の画素信号に対応する２つのデジタル値を加算平均し、画素１の画素信号に応じた１つのデジタル値Ｄａｖｅ５をラッチ回路７に出力する。

次に、本実施形態の固体撮像装置３００の信号処理部３６について説明する。図１０は、信号処理部３６の構成を示したブロック図である。図１０において、信号処理部３６は、加算器６５、シフトレジスタ６６、から構成される。

加算器６５は、異なる２つのＡＤ変換器３から入力されたデジタル値を加算し、加算後のデジタル値を次のシフトレジスタ６６に出力する。
シフトレジスタ６６は、加算器６５から入力された加算後のデジタル値を、同一の画素信号を処理するＡＤ変換器３の個数に応じた値だけ右へビットシフトして出力する回路である。すなわち、第３の実施形態においては、奇数列の２つのＡＤＣ３１とＡＤＣ３３、または偶数列の２つのＡＤＣ３２とＡＤＣ３４の個数である“２”に応じた値＝１ビットだけデジタル値を右へビットシフトする。このことにより、加算器６５から入力された加算後のデジタル値を“２”で除算したことと同様の効果が得られる。

上述の加算器６５とシフトレジスタ６６によって、複数のＡＤ変換器３によってアナログ・デジタル変換された画素１の画素信号に応じた１つのデジタル値を得ることができる。

次に本実施形態の固体撮像装置３００において画像信号を出力するタイミングについて説明する。図１１は、本実施形態による固体撮像装置３００の動作を示したタイミングチャートである。また、図１２に、本実施形態によるＡＤ変換器３（ＡＤＣ３１，ＡＤＣ３２，ＡＤＣ３３，ＡＤＣ３４）の入出力特性のグラフを示す。なお、図１１において、行選択信号φＶ３，φＶ４は図示していない。

図１１において、図示しない外部からの画像取り込み命令が入力されると、ｔ１のタイミングで制御回路９は、垂直走査回路５に垂直制御信号を出力し、また、水平走査回路８に水平制御信号を出力する。

続いて、ｔ２のタイミングで垂直走査回路５は、行選択信号φＶ１にＨｉｇｈレベル（選択レベル）を出力する。このことにより、行選択信号φＶ１で制御される画素アレイ２の１行目の画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４が選択され、選択された画素Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４から、受光した光量に応じた画素信号φＰ１(Ｐ１１)，φＰ２(Ｐ１２)，φＰ３(Ｐ１３)，φＰ４(Ｐ１４)が経路選択回路４４に出力される。この時、他の行選択信号φＶ２〜φＶ４は、Ｌｏｗレベル（非選択レベル）を維持し、画素アレイ２の２行目から４行目までの画素１は、非選択状態となっている。

また、行選択信号φＶ１がＨｉｇｈレベルになるのと同時に、制御回路９は、経路選択信号φＳＥＬ１をＨｉｇｈレベル（経路選択信号φＳＥＬ２はＬｏｗレベルを維持）にする。このことにより、経路選択回路４４は、入力された画素信号φＰ１（Ｐ１１）〜φＰ４（Ｐ１４）の内、制御回路９によって選択された画素信号φＰ１（Ｐ１１）をＡＤＣ３１とＡＤＣ３３とに、画素信号φＰ２（Ｐ１２）をＡＤＣ３２とＡＤＣ３４とにそれぞれ出力する。

その後、ＡＤＣ３１とＡＤＣ３３とは、画素信号φＰ１（Ｐ１１）に応じたデジタル値Ｄ１（Ｐ１１），Ｄ３（Ｐ１１）を、ＡＤＣ３２とＡＤＣ３４とは、画素信号φＰ２（Ｐ１２）に応じたデジタル値Ｄ２（Ｐ１２），Ｄ４（Ｐ１２）をそれぞれ出力する。信号処理部６の加算器６５は、デジタル値Ｄ１(Ｐ１１)，Ｄ３(Ｐ１１)を加算し、加算後のデジタル値をシフトレジスタ６６に出力する。シフトレジスタ６６は、加算器６５から入力された加算後のデジタル値を、同一の画素信号を処理したＡＤ変換器３の個数“２”に応じた値である１ビットだけデジタル値を右へビットシフトし、ビットシフトした値であるデジタル値Ｄａｖｅ４（Ｐ１１）を信号処理部６の出力値、すなわち、画素Ｐ１１の画素信号に応じたデジタル値としてラッチ回路７に出力する。また、信号処理部６は、デジタル値Ｄ２(Ｐ１２)，Ｄ４(Ｐ１２)に対してもデジタル値Ｄ１(Ｐ１１)，Ｄ３(Ｐ１１)と同様の処理を並行して行い、デジタル値Ｄ２(Ｐ１２)，Ｄ４(Ｐ１２)を加算し、ビットシフトした結果であるデジタル値Ｄａｖｅ５（Ｐ１２）を信号処理部６の出力値、すなわち、画素Ｐ１２の画素信号に応じたデジタル値としてラッチ回路７に出力する。なお、加算後のデジタル値を右へ１ビットシフトすることにより、“２”で除算したことと同様の出力を得ることができる。これによって得られるデジタル値Ｄａｖｅ４（Ｐ１１）をＡＤ変換器３の入出力特性のグラフと対応付けて示したのが、図１２の点ｄである。また、同様にデジタル値Ｄａｖｅ５（Ｐ１２）をＡＤ変換器３の入出力特性のグラフと対応付けて示したのが、図１２の点ｅである。

その後、制御回路９は、経路選択信号φＳＥＬ１をＬｏｗレベル（経路選択信号φＳＥＬ２はＬｏｗレベルを維持）にすると、ラッチ回路７は信号処理部６が出力したデジタル値Ｄａｖｅ４（Ｐ１１），Ｄａｖｅ５（Ｐ１２）を保持する。

続いて、ｔ３のタイミングで制御回路９は、経路選択信号φＳＥＬ２をＨｉｇｈレベルにし、続いてＬｏｗレベル（経路選択信号φＳＥＬ１はＬｏｗレベルを維持）にすることによってデジタル値Ｄａｖｅ４（Ｐ１３），Ｄａｖｅ５（Ｐ１４）をラッチ回路７に保持する。

続いて、ｔ４のタイミングで水平走査回路８は、第１実施形態の固体撮像装置１００で示した図３におけるｔ４のタイミングと同様に、列選択信号φＨ１，φＨ２，φＨ３，φＨ４をラッチ回路７に出力することによって、画素Ｐ１１〜Ｐ１４の画素信号に応じたデジタル値Ｄａｖｅ４（Ｐ１１），Ｄａｖｅ５（Ｐ１２），Ｄａｖｅ４（Ｐ１３），Ｄａｖｅ５（Ｐ１４）がラッチ回路７から出力され、１行目の画素信号の読み出しを完了する。
続いて、ｔ５タイミング以降、ｔ２タイミング〜ｔ４タイミングと同様な動作を繰り返すことによって、画素アレイ２の全画素読出しを完了する。

上記の動作により、図１２に示すように画素アレイ２の１列目と３列目の画素信号は、ＡＤＣ３１とＡＤＣ３３との入出力特性を平均化した入出力特性を有するＡＤ変換器で処理する場合と同様の出力を得ることができる。また、同様に画素アレイ２の２列目と４列目の画素信号は、ＡＤＣ３２とＡＤＣ３４との入出力特性を平均化した入出力特性を有するＡＤ変換器で処理する場合と同様の出力を得ることができる。

上記に述べたとおり、本発明の第３の実施形態においても、ＡＤ変換器３間の入出力特性のリニアリティばらつきが平均化されることによって、ＡＤ変換器３間の特性のリニアリティばらつきを抑圧することができ、出力画像に現れる縦筋状の固定パターンノイズが低減された、良好な画像を得ることができる。また、第１の実施形態における除算器６２を第２の実施形態と同様にシフトレジスタ６６で構成するため、回路規模を縮小することができる。

なお、本実施形態においては１列目と３列目の画素信号を同一のＡＤ変換器で処理し、更に２列目と４列目の画素信号を同一のＡＤ変換器で処理する構成としたが、同一の画素信号について処理するＡＤ変換器は、この構成に限るものではなく、より一般的には、奇数列の隣り合う２^Ｍ列(Ｍ＝１以上)の画素信号を同一のＡＤ変換器で処理し、更に偶数列の隣り合う２^Ｍ列(Ｍ＝１以上)の画素信号を同一のＡＤ変換器で処理するような構成であれば良い。

上記に述べたとおり、本発明を実施するための最良の形態によれば、画素アレイから読み出した同一の画素の画素信号を異なる二つ以上のＡＤ変換器でアナログ・デジタル変換した結果に基づいて、画素の画素信号に応じたデジタル値を得ることによって、具備された各ＡＤ変換器間の製造ばらつきなどに起因するリニアリティばらつきを低減することができ、固体撮像装置の出力画像に現れる縦筋状の固定パターンノイズが低減された良好な画像を得ることができる。

また、具備する除算器をシフトレジスタで構成することによって、固体撮像装置の大幅に回路規模が増大することなく、リニアリティばらつき低減の効果を得ることができる。

また、本発明は各画素列に、ＡＤ変換器間のリニアリティ誤差が大きい時間変換型ＡＤ変換器を用いる場合に特に有効である。

なお、本実施形態において、画素アレイ２の構成は、画素１を４行４列の二次元に配置した構成で説明したが、本発明においては、画素１および２次元配列における行の数や列の数は規定しない。

なお、本実施形態において、信号処理部６が行う信号処理は、同一の画素信号に対して予め定められた個数のＡＤ変換器３から入力されたデジタル値を用いて処理を行う構成としたが、例えば、同一の画素信号に対するデジタル値を出力するＡＤ変換器の個数を変更可能として、信号処理部６に制御回路９から出力される経路選択信号を入力することによって同一の画素信号をアナログ・デジタル変換するＡＤ変換器の個数を把握し、信号処理部６に入力されたデジタル値の個数に応じた信号処理を行う構成とすることもできる。

なお、本実施形態において、信号処理部６内の除算器６２に代えてデジタル値を除算したことと同様の出力を得るために、シフトレジスタを用いた構成を説明したが、デジタル値の除算と同様な出力を得られる方法であれば良く、例えば、信号処理部６内の加算器からから入力された加算後のデジタル値のビットを選択（捨てる）することによってデジタル値の除算と同様な出力を得ることもできる。すなわち、例えば、デジタル値を“２”で除算する場合は、信号処理部６内の加算器からから入力された加算後のデジタル値の最下位ビットを使用しない（捨てる）構成とすることもできる。また、例えば、デジタル値を“４”で除算する場合は、信号処理部６内の加算器からから入力された加算後のデジタル値の最下位から２ビットを使用しない（捨てる）構成とすることもできる。このことにより、シフトレジスタで構成する場合に比べてさらに回路規模の増大を防ぐことができる。

以上、本発明の実施形態について、図面を参照して説明してきたが、具体的な構成はこの実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲においての種々の変更も含まれる。

本発明の第１の実施形態による固体撮像装置の構成を示したブロック図である。 本発明の第１の実施形態における信号処理部６の構成を示したブロック図である。 本発明の第１の実施形態における固体撮像装置の動作を示したタイミングチャートである。 本発明の第１の実施形態におけるＡＤ変換器の入出力特性を示したグラフである。 本発明の第２の実施形態による固体撮像装置の構成を示したブロック図である。 本発明の第２の実施形態における信号処理部２６の構成を示したブロック図である。 本発明の第２の実施形態における固体撮像装置の動作を示したタイミングチャートである。 本発明の第２の実施形態におけるＡＤ変換器の入出力特性を示したグラフである。 本発明の第３の実施形態による固体撮像装置の構成を示したブロック図である。 本発明の第３の実施形態における信号処理部３６の構成を示したブロック図である。 本発明の第３の実施形態における固体撮像装置の動作を示したタイミングチャートである。 本発明の第３の実施形態におけるＡＤ変換器の入出力特性を示したグラフである。 従来の固体撮像装置の構成を示したブロック図である。 従来の固体撮像装置におけるＡＤ変換器の入出力特性を示したグラフである。 従来の固体撮像装置においてＡＤ変換器の入出力特性を改善する処理を実施後におけるＡＤ変換器の入出力特性を示したグラフである。

符号の説明

１００，２００，３００ 固体撮像装置 １，Ｐ１１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ４１，Ｐ４２，Ｐ４３，Ｐ４４ 画素 ２ 画素アレイ ３，３１，３２，３３，３４ ＡＤ変換器 ４，２４，４４ 経路選択回路 ５ 垂直走査回路 ６，２６，３６ 信号処理部 ７ ラッチ回路 ８ 水平走査回路 ９ 制御回路 ６１，６３，６５ 加算器 ６２ 除算器 ６４，６６ シフトレジスタ

Claims (7)

1. 光電変換素子を有し、該光電変換素子への入射光量に応じた画素信号を出力する画素が二次元に複数配置された画素アレイと、
   前記画素アレイから読み出した画素の画素信号をデジタル値に変換して出力する複数のＡＤ変換器と、
   前記画素の画素信号を異なる二つ以上の前記ＡＤ変換器に出力する経路選択回路と、
   前記異なる二つ以上のＡＤ変換器から出力されたそれぞれのデジタル値に基づいて、前記画素の画素信号に応じたデジタル値を出力する信号処理部と、
   を備えることを特徴とする固体撮像装置。
2. 前記ＡＤ変換器は、
   前記画素アレイの各画素列に配置され、
   前記経路選択回路は、
   前記画素アレイの隣り合うＮ列(Ｎ＝２以上)の画素の画素信号を同一の前記ＡＤ変換器に出力する、
   ことを特徴とする請求項１に記載の固体撮像装置。
3. 前記ＡＤ変換器は、
   前記画素アレイの各画素列に配置され、
   前記経路選択回路は、
   前記画素アレイの奇数列、または偶数列で隣り合うＮ列(Ｎ＝２以上)の画素信号を同一の前記ＡＤ変換器へ出力する、
   ことを特徴とする請求項１に記載の固体撮像装置。
4. 前記信号処理部は、
   前記ＡＤ変換器から出力されたそれぞれのデジタル値を加算する加算器を備える、
   ことを特徴とする請求項１に記載の固体撮像装置。
5. 前記信号処理部は、更に、
   前記加算器が加算したデジタル値を除算する除算器を備える、
   ことを特徴とする請求項４に記載の固体撮像装置。
6. 前記除算器は、
   シフトレジスタで構成され、
   前記経路選択回路は、
   前記画素アレイの隣り合う２^Ｍ列(Ｍ＝１以上)の画素の画素信号を同一の前記ＡＤ変換器に出力する、
   ことを特徴とする請求項５に記載の固体撮像装置。
7. 前記除算器は、
   シフトレジスタで構成され、
   前記経路選択回路は、
   前記画素アレイの奇数列、または偶数列で隣り合う２^Ｍ列(Ｍ＝１以上)の画素信号を同一の前記ＡＤ変換器へ出力する、
   ことを特徴とする請求項５に記載の固体撮像装置。

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