JP2009100381A - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Abstract

【課題】複数行間引き加算読み出しを行う場合の読み出し順に起因する横筋の発生を防止することが可能な固体撮像素子およびその駆動方法、並びにカメラシステムを提供する。
【解決手段】画素部１０１から色画素ごとの複数行間引き加算読み出しを行う機能を有し、１番目に（最初に）読み出す第１色画素（たとえばＲ画素）の複数行の間引き加算読み出しを複数回（たとえば２回）連続して行うように画素部１０１を駆動し、１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う。
【選択図】図７

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびその駆動方法、並びにカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。
これは、ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要があるため、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができるため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

そして、ＣＭＯＳイメージセンサでは一般に画素をリセットする際に、行ごとに遂次画素をリセットしていく方式が取られることが多い。

図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。

この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有し、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。

光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）が選択トランジスタ１５のゲートに与えられ、選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。

この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作が「画素リセット動作」である。

一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。この出力は、Ｐ相出力と呼ばれる。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。この出力は、Ｄ相出力と呼ばれる。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
これら一連の動作が「画素読み出し動作」である。

図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。

図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素部２１、画素駆動回路（垂直駆動回路）２２、およびカラム回路（列処理回路）２３により構成されている。

画素駆動回路２２は、各行の画素の転送トランジスタ１２リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。

カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。

このような構成を有する固体撮像素子は、各種携帯端末機器、デジタルスチルカメラ、デジタル一眼レフカメラ、デジタルビデオカメラなどの画像入力装置として使われている。
そして、固体撮像素子は、その用途により順次読み出し以外にも様々な読み出しが行われる（たとえば特許文献１，２，３参照）。
たとえば、全画素を順次読み出しするよりも高速フレームでの読み出しを行いたい場合には、３行間引き加算読み出しなどが行われる。
特開２００１−２９８７４８号公報 特開２００５−１９１８１４号公報 特開２００６−３３３０３５号公報

前述したように、全画素を順次読み出しするよりも高速フレームでの読み出しを行いたい場合には、３行間引き加算読み出しなどが行われることがあるが、単に間引くだけでは偽色などの問題が発生するため、同色３行分の画素信号を加算しての読み出しが行われる。

図３は、従来の同色３行分の画素信号を加算しての読み出し処理を説明するための図である。

この場合、加算中心行はＬ３，Ｌ６，Ｌ９・・・となるため、Ｒ（赤）行は１行目から、Ｂ（青）行は４行目から読み出され、Ｒ行３行、Ｂ行３行が交互に読み出される。

ところが、上下共有画素を使用している場合、６行毎に共有画素の読み出し順が入れ替わってしまう。
具体的には、図３を例にとると、７行目、８行目がそれにあたる。それ以外の行ではＲ行、Ｂ行のペアで見ると、Ｒ行が先に読み出され、Ｂ行はＲ行の後で読み出されている。

共有画素では一般的にリセットトランジスタ、増幅トランジスタ、選択トランジスタが共有されており、リセット状態の違いにより先読み行と後読み行で画素出力に違いが生じることが原因と考えられている。
すなわち、６行毎に画素出力値の異なる行が存在することになり、横筋に見えてしまう。５行間引きの場合には１０行に２行の割合で横筋が発生し、割合は変化するが、行間引き加算読み出しを行う場合には常に同様の問題が発生する。

本発明は、複数行間引き加算読み出しを行う場合の読み出し順に起因する横筋の発生を防止することが可能な固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、１番目に読み出す色画素の複数行の間引き加算読み出しを複数回連続して行う。

好適には、上記画素駆動部は、少なくとも１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う。

好適には、上記画素駆動部は、少なくとも１番目に読み出す第１色画素の複数行間引き加算読み出しを複数回連続して行った後、上記第１の画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う。

好適には、上記画素部において、複数の色画素のリセット部および信号出力部が共有化されており、上記画素駆動部は、上記共有画素の読み出しは、所定の色画素を先に行う。

好適には、上記画素部において、上記行列配列の行方向に複数の色画素のリセット部および信号出力部が共有化されている。

好適には、上記画素部において、上記行列配列の行方向に隣接する第１色画素と第２色画素とがリセット部および信号出力部が共有化されており、上記画素駆動部は、共有化画素のうち第１色画素を先に読み出す。

好適には、上記画素部において、上記第１色画素は奇数行または偶数行に配列され、上記第２色画素は偶数行または奇数行に配列され、上記画素駆動部は、上記第１色画素および上記第２色画素の１行おきに連続する複数行分を１回の上記複数行間引きの読み出し単位として、１番目に読み出す第１色画素の上記読み出し単位の複数行間引き加算読み出しを複数回連続して行った後、上記第１色画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う。

好適には、上記画素駆動部は、上記読み出し単位が奇数行分の複数行間引き加算読み出しである場合には、上記第１色画素の次に読み出す上記第２色画素の読み出しを、上記読み出し単位の複数行における加算中心行の次の行から行う。

好適には、上記画素駆動部は、上記読み出し単位が偶数行分の複数行間引き加算読み出しである場合には、上記第１色画素の次に読み出す上記第２色画素の読み出しを、上記読み出し単位の複数行における加算中心行から行う。

本発明の第２の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状にかつベイヤ配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、少なくとも１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う。

好適には、上記画素部において、上記行列配列の行方向に隣接する第１色画素と第２色画素とがリセット部および信号出力部が共有化されており、上記画素駆動部は、上記第１色画素および上記第２色画素の１行おきに連続する複数行分を１回の上記複数行間引きの読み出し単位として、１番目に読み出す第１色画素の上記読み出し単位の複数行間引き加算読み出しを複数回連続して行った後、上記第１の画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う。

本発明の第３の観点は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能な画素駆動部と、を含む固体撮像素子の駆動方法であって、１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う。

本発明の第４の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、上記画素駆動部は、上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、１番目の読み出す色画素の複数行間引き加算読み出しを複数間連続して行う。

本発明によれば、画素駆動部は、画素部から色画素ごとの複数行間引き加算読み出しを行う際に、１番目に読み出す色画素の複数行間引き加算読み出しを複数間連続して行い、その後は、たとえば異なる色画素の複数行の間引き加算読み出しを交互に行う。

本発明によれば、複数行間引き加算読み出しを行う場合の読み出し順に起因する横筋の発生を防止することができる。

以下、本発明の実施の形態を図面に関連付けて説明する。

図４は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ１００は、画素部１０１、画素駆動部としての画素駆動回路（垂直駆動回路）１０２、読み出し制御部１０３、およびカラム回路（列処理回路）１０４を有する。

画素部１０１は、複数の画素１０１Ａが２次元状（マトリクス状）に配列されている。
画素部１０１は、たとえば各色画素Ｒ，Ｇｒ，Ｇｂ，Ｂが図５に示すよう名配列、すなわちベイヤ配列として形成されている。

図６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの共有画素の一例を示す図である。

この画素１０１Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有し、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
そして、本実施形態においては、隣接する２つの画素、たとえば画素配列の上下（行方向）に隣接する画素同士が、リセット部を形成するリセットトランジスタ１１３、信号出力部を形成する増幅トランジスタ１１４、および選択トランジスタ１１５を共有している。

光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム回路１０４に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素駆動回路１０２は、読み出し制御部１０３の制御の下、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線に各制御信号を出力する。
画素駆動回路１０２による画素駆動により、たとえば複数行間引き加算読み出しが行われる。

画素駆動回路１０２は、画素部１０１のリセット、信号蓄積および出力を行うように駆動可能である。
画素駆動回路１０２は、画素部１０１から色画素ごとの複数行間引き加算読み出しを行うように駆動する機能を有し、１番目に（最初に）読み出す第１色画素（たとえばＲ画素）の複数行の間引き加算読み出しを複数回（たとえば２回）連続して行うように画素部１０１を駆動する。
画素駆動回路１０２は、少なくとも１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う。
具体的には、画素駆動回路１０２は、少なくとも１番目に読み出す第１色画素（たとえばＲ画素）の複数行間引き加算読み出しを複数回連続して行った後、第１色画素（たとえばＲ画素）と異色画素である第２色画素（たとえばＢ画素）の複数行間引き加算読み出しと、第１色画素の複数行間引き加算読み出しとを交互に行うように画素部１０１を駆動する。

本実施形態においては、上述したように、画素部１０１において、たとえば行列配列の行方向（図中の上下方向）に隣接する複数（本実施形態では２）の色画素のリセット部（リセットトランジスタ）および信号出力部（増幅トランジスタおよび選択トランジスタ）が共有化されている。
そして、画素駆動回路１０２は、この共有画素の複数行間引き加算読み出しにおいては、所定の色画素、本実施形態においては第１色画素（Ｒ画素）を先に行う。

本実施形態の画素部１０１において、第１色画素（Ｒ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第２色画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。なお、第１色画素（Ｒ画素）が偶数行、第２色画素が奇数行に配列される場合もある。
そして、画素駆動回路１０２は、第１色画素（Ｒ画素）および第２色画素（Ｂ画素）の１行おきに連続する複数行分（たとえば３行分、４行分、５行分・・・を１回の複数行間引きの読み出し単位ＲＤＵＴとして、共有画素の複数行間引き加算読み出し駆動を行う。
画素駆動回路１０２は、１番目に読み出す第１色画素（Ｒ画素）の読み出し単位ＲＤＵＴの複数行間引き加算読み出しを複数回（たとえば２回）連続して行った後、第１色画素（Ｒ画素）と異色画素である第２色画素（Ｂ画素）の間引き加算読み出しと、第１色画素（Ｒ画素）の複数行間引き加算読み出しとを１回ずつ交互に行うように画素部１０１を駆動する。

また、画素駆動回路１０２は、読み出し単位ＲＤＵＴが奇数行分の複数行間引き加算読み出しである場合には、第１色画素（Ｒ画素）の次に読み出す第２色画素（Ｂ画素）の読み出しを、読み出し単位ＲＤＵＴの複数行の加算中心行の次の行から行う。

画素駆動回路１０２は、読み出し単位が偶数行分の複数行間引き加算読み出しである場合には、第１色画素（Ｒ画素）の次に読み出す第２色画素（Ｂ画素）の読み出しを、読み出し単位ＲＤＵＴの複数行の加算中心行から行う。

読み出し制御部１０３は、たとえば奇数行加算読み出し処理、偶数行加算読み出し処理等の各複数行読み出し処理を、画素駆動回路１０２およびカラム回路１０４を通して制御する。

カラム回路１０４は、画素駆動回路１０２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。

以下、本実施形態の特徴的な機能である複数行間引き加算読み出し機能について具体例をあげて説明する。
ここではまず、３行間引き加算時の読み出しを例にとって、図７に関連付け説明する。

図７の例において、第１色画素がＲ画素であり、第２色画素がＢ画素である。
そして、図７に示すように、第１色画素であるＲ画素は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第２色画素であるＢ画素は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。

この場合、３行間引き加算読み出し処理であり、奇数行である第１行Ｌ１，第３行Ｌ３，第５行Ｌ５のＲ画素によりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成されている。
この第１読み出し単位ＲＤＵＴ１Ｒの加算中心行ＡＣＬ１は第３行Ｌ３にある。

第７行Ｌ７，第９行Ｌ９，第１１行Ｌ１１のＲ画素によりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成されている。
この第２読み出し単位ＲＤＵＴ２Ｒの加算中心行ＡＣＬ２は第９行Ｌ９にある。

第１３行Ｌ１３，第１５行Ｌ１５，第１７行Ｌ１７のＲ画素によりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成されている。
この第３読み出し単位ＲＤＵＴ３Ｒの加算中心行ＡＣＬ３は第１５行Ｌ１５にある。

第１９行Ｌ１９，第２１行Ｌ２１，第２３行Ｌ２３のＲ画素によりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成されている。
この第４読み出し単位ＲＤＵＴ４Ｒの加算中心行ＡＣＬ４は第２１行Ｌ２１にある。

同様に、偶数行である第４行Ｌ４，第６行Ｌ６，第８行Ｌ８のＢ画素によりＢ画素の第１読み出し単位ＲＤＵＴ１Ｂが形成されている。
第１０行Ｌ１０，第１２行Ｌ１２，第１４行Ｌ１４のＢ画素によりＢ画素の第２読み出し単位ＲＤＵＴ２Ｂが形成されている。
第１６行Ｌ１６，第１８行Ｌ１８，第２０行Ｌ２０のＢ画素によりＢ画素の第３読み出し単位ＲＤＵＴ３Ｂが形成されている。

このような構成の画素部における３行間引き加算読み出しは、最初に読み出すのはＲ画素の第１読み出し単位ＲＤＵＴ１Ｒを形成する第１行Ｌ１，第３行Ｌ３，第５行Ｌ５のＲ画素である。
続いて読み出すのは、同色のＲ画素の第２読み出し単位ＲＤＵＴ２Ｒを形成する第７行Ｌ７，第９行Ｌ９，第１１行Ｌ１１のＲ画素である。
その後に読み出すのは異色行であるＢ画素の第１読み出し単位ＲＤＵＴ１Ｂを形成する第４行Ｌ４，第６行Ｌ６，第８行Ｌ８のＢ画素である。
次に読み出すのは異色行であるＲ画素の第３読み出し単位ＲＤＵＴ３Ｒを形成する第１３行Ｌ１３，第１５行Ｌ１５，第１７行Ｌ１７のＲ画素である。
次に読み出すのは異色行であるＢ画素の第２読み出し単位ＲＤＵＴ２Ｂを形成する第１０行Ｌ１０，第１２行Ｌ１２，第１４行Ｌ１４のＢ画素である。

このように、Ｒ画素の読み出し単位を２つ連続で読み出した後、Ｒ画素と異色画素であるＢ画素の複数行間引き加算読み出しと、Ｒ画素の複数行間引き加算読み出しとを交互に行うことにより、加算中心行ＡＣＬ１，ＡＣＬ２，ＡＣＬ３，・・・は行Ｌ３，Ｌ６，Ｌ９・・・と一般的な方法と変わらないが、常に共有画素のＲ行が先に読み出され、Ｂ行が後で読み出される。
すなわち、共有画素の読み出し順が入れ替わることによる横筋の発生は防止することができる。また、加算すべき３行のデータは連続して読み出されるため、加算を行うためにメモリなどの記憶素子を追加で必要とすることも無い。
ここでは３行間引きを例に挙げたが、３行以外の行間引き加算読み出しでも同様に最初に読み出す行のみ連続して複数（本実施形態では２）セット同色を読み出し、その後、交互に読み出しを行うことで同等の効果が得られる。
また、このような読み出しを行った場合、最終行は先読み行、後読み行の関係が逆転してしまうが、その分のダミー行を作製しておくことで問題は生じない。

図８（Ａ）は、本実施形態の４行間引き加算時の読み出し例を示す図である。
また、図９（Ａ）は、本実施形態の５行間引き加算時の読み出し例を示す図である。
なお、図８（Ｂ）および図９（Ｂ）においては、本実施形態の方法を採用していない場合の４行および５行間引き加算読み出し例を示している。

図８（Ａ）の場合、４行間引き加算読み出し処理であり、奇数行である第１行Ｌ１，第３行Ｌ３，第５行Ｌ５，第７行Ｌ７のＲ画素によりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成されている。
この第１読み出し単位ＲＤＵＴ１Ｒの加算中心行ＡＣＬ１は第４行Ｌ４にある。

第９行Ｌ９，第１１行Ｌ１１，第１３行Ｌ１３，第１５行Ｌ１５のＲ画素によりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成されている。
この第２読み出し単位ＲＤＵＴ２Ｒの加算中心行ＡＣＬ２は第１２行Ｌ１２にある。

第１７行Ｌ１７，第１９行Ｌ１９，第２１行Ｌ２１，第２３行Ｌ２３のＲ画素によりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成されている。
この第３読み出し単位ＲＤＵＴ３Ｒの加算中心行ＡＣＬ３は第２０行Ｌ２０にある。

第２５行Ｌ２５，第２７行Ｌ２７，第２９行Ｌ２９，第３１行Ｌ３１のＲ画素によりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成されている。
この第４読み出し単位ＲＤＵＴ４Ｒの加算中心行ＡＣＬ４は第２８行Ｌ２８にある。

同様に、偶数行である第４行Ｌ４，第６行Ｌ６，第８行Ｌ８，第１０行Ｌ１０のＢ画素によりＢ画素の第１読み出し単位ＲＤＵＴ１Ｂが形成されている。
第１２行Ｌ１２，第１４行Ｌ１４，第１６行Ｌ１６，第１８行Ｌ１８のＢ画素によりＢ画素の第２読み出し単位ＲＤＵＴ２Ｂが形成されている。
第２０行Ｌ２０，第２２行Ｌ２２，第２４行Ｌ２４，第２６行Ｌ２６のＢ画素によりＢ画素の第３読み出し単位ＲＤＵＴ３Ｂが形成されている。

このような構成の画素部における４行間引き加算読み出しは、最初に読み出すのはＲ画素の第１読み出し単位ＲＤＵＴ１Ｒを形成する第１行Ｌ１，第３行Ｌ３，第５行Ｌ５，第７行Ｌ７のＲ画素である。
続いて読み出すのは、同色のＲ画素の第２読み出し単位ＲＤＵＴ２Ｒを形成する第９行Ｌ９，第１１行Ｌ１１，第１３行Ｌ１３，第１５行Ｌ１５のＲ画素である。
その後に読み出すのは異色行であるＢ画素の第１読み出し単位ＲＤＵＴ１Ｂを形成する第４行Ｌ４，第６行Ｌ６，第８行Ｌ８，第１０行Ｌ１０のＢ画素である。
次に読み出すのは異色行であるＲ画素の第３読み出し単位ＲＤＵＴ３Ｒを形成する第１７行Ｌ１７，第１９行Ｌ１９，第２１行Ｌ２１，第２３行Ｌ２３のＲ画素である。
次に読み出すのは異色行であるＢ画素の第２読み出し単位ＲＤＵＴ２Ｂを形成する第１２行Ｌ１２，第１４行Ｌ１４，第１６行Ｌ１６，第１８行Ｌ１８のＢ画素である。
次に読み出すのは異色行であるＲ画素の第３読み出し単位ＲＤＵＴ４Ｒを形成する第２５行Ｌ２５，第２７行Ｌ２７，第２９行Ｌ２９，第３１行Ｌ３１のＲ画素である。
次に読み出すのは異色行であるＢ画素の第２読み出し単位ＲＤＵＴ３Ｂを形成する第２０行Ｌ２０，第２２行Ｌ２２，第２４行Ｌ２４，第２６行Ｌ２６のＢ画素である。

このように、Ｒ画素の読み出し単位を２つ連続で読み出した後、Ｒ画素と異色画素であるＢ画素の複数行間引き加算読み出しと、Ｒ画素の複数行間引き加算読み出しとを交互に行うことにより、加算中心行ＡＣＬ１，ＡＣＬ２，ＡＣＬ３，・・・は行Ｌ４，Ｌ１２，Ｌ２０・・・と一般的な方法と変わらないが、常に共有画素のＲ行が先に読み出され、Ｂ行が後で読み出される。
すなわち、共有画素の読み出し順が入れ替わることによる横筋の発生は防止することができる。また、加算すべき４行のデータは連続して読み出されるため、加算を行うためにメモリなどの記憶素子を追加で必要とすることも無い。

また、図９（Ａ）の場合、５行間引き加算読み出し処理であり、奇数行である第１行Ｌ１，第３行Ｌ３，第５行Ｌ５，第７行Ｌ７，第９行Ｌ９のＲ画素によりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成されている。
この第１読み出し単位ＲＤＵＴ１Ｒの加算中心行ＡＣＬ１は第５行Ｌ５にある。

第１１行Ｌ１１，第１３行Ｌ１３，第１５行Ｌ１５，第１７行Ｌ１７，第１９行Ｌ１９のＲ画素によりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成されている。
この第２読み出し単位ＲＤＵＴ２Ｒの加算中心行ＡＣＬ２は第１５行Ｌ１５にある。

第２１行Ｌ２１，第２３行Ｌ２３，第２５行Ｌ２５，第２７行Ｌ２７，第２９行Ｌ２９のＲ画素によりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成されている。
この第３読み出し単位ＲＤＵＴ３Ｒの加算中心行ＡＣＬ３は第２５行Ｌ２５にある。

第３１行Ｌ３１，第３３行Ｌ３３，第３５行Ｌ３５，第３７行Ｌ３７，第３９行Ｌ３９のＲ画素によりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成されている。
この第４読み出し単位ＲＤＵＴ４Ｒの加算中心行ＡＣＬ４は第３５行Ｌ３５にある。

同様に、偶数行である第６行Ｌ６，第８行Ｌ８，第１０行Ｌ１０，第１２行Ｌ１２，第１４行Ｌ１４のＢ画素によりＢ画素の第１読み出し単位ＲＤＵＴ１Ｂが形成されている。
第１６行Ｌ１６，第１８行Ｌ１８，第２０行Ｌ２０，第２２行Ｌ２２，第２４行Ｌ２４のＢ画素によりＢ画素の第２読み出し単位ＲＤＵＴ２Ｂが形成されている。

このような構成の画素部における５行間引き加算読み出しは、最初に読み出すのはＲ画素の第１読み出し単位ＲＤＵＴ１Ｒを形成する第１行Ｌ１，第３行Ｌ３，第５行Ｌ５，第７行Ｌ７，第９行Ｌ９のＲ画素である
続いて読み出すのは、同色のＲ画素の第２読み出し単位ＲＤＵＴ２Ｒを形成する第１１行Ｌ１１，第１３行Ｌ１３，第１５行Ｌ１５，第１７行Ｌ１７，第１９行Ｌ１９のＲ画素である。
その後に読み出すのは異色行であるＢ画素の第１読み出し単位ＲＤＵＴ１Ｂを形成する第６行Ｌ６，第８行Ｌ８，第１０行Ｌ１０，第１２行Ｌ１２，第１４行Ｌ１４のＢ画素である。
次に読み出すのは異色行であるＲ画素の第３読み出し単位ＲＤＵＴ３Ｒを形成する第２１行Ｌ２１，第２３行Ｌ２３，第２５行Ｌ２５，第２７行Ｌ２７，第２９行Ｌ２９のＲ画素である。
次に読み出すのは異色行であるＢ画素の第２読み出し単位ＲＤＵＴ２Ｂを形成する第１６行Ｌ１６，第１８行Ｌ１８，第２０行Ｌ２０，第２２行Ｌ２２，第２４行Ｌ２４のＢ画素である。

このように、Ｒ画素の読み出し単位を２つ連続で読み出した後、Ｒ画素と異色画素であるＢ画素の複数行間引き加算読み出しと、Ｒ画素の複数行間引き加算読み出しとを交互に行うことにより、加算中心行ＡＣＬ１，ＡＣＬ２，ＡＣＬ３，・・・は行Ｌ５，Ｌ１５，Ｌ２５・・・と一般的な方法と変わらないが、常に共有画素のＲ行が先に読み出され、Ｂ行が後で読み出される。
すなわち、共有画素の読み出し順が入れ替わることによる横筋の発生は防止することができる。また、加算すべき５行のデータは連続して読み出されるため、加算を行うためにメモリなどの記憶素子を追加で必要とすることも無い。

これに対して、本方法を採用しない場合には、図８（Ｂ）および図９（Ｂ）に示すように、共有画素の読み出し順が入れ替わることから、横筋の発生を防止することはできない。

ここで、本発明が適用できる範囲について説明する。
本発明の実施形態においては、奇数行加算、偶数行加算に関わらず、全ての複数行加算読み出しに適用できる。
なお、複数行加算読み出しの場合にＲ行、Ｂ行の読み出し順が入れ替わってしまうのは下記の行である。

＜奇数行加算の場合＞
Ａ行加算の時、読み出し順が入れ替わるのは下記を満たす行である。

［数１］
Am+B
A：加算行数、奇数
加算中心 nA （n:自然数）
m：2以上の偶数
B：A未満の自然数

＜偶数行加算の場合＞
A行加算の時、読み出し順が入れ替わるのは下記を満たす行である。

［数２］
Am+B
A：加算行数、偶数
加算中心 R行：A+2（n-1）A （n:自然数）
B行：2nA-1 （n:自然数）
m：2以上の偶数
B：（A-1）未満の自然数

以上説明したように、本実施形態によれば、画素部１０１から色画素ごとの複数行間引き加算読み出しを行う機能を有し、１番目に（最初に）読み出す第１色画素（たとえばＲ画素）の複数行の間引き加算読み出しを複数回（たとえば２回）連続して行うように画素部１０１を駆動し、１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行うことから、以下の効果を得ることができる。

理想的な画素、ＣＤＳ回路であれば、読み出し順による横筋ノイズは発生しないが、画素狭小化や低電源電圧化によって、受光部と配線間の寄生容量差やブルーミングの上下画素間差によって、横筋ノイズ問題が大きくなる。
本実施形態によって、加算に要するメモリ等の素子を増加させること無く共有画素の読み出し順に起因する横筋の発生を防止することができる。

なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図１０は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム２００は、図１０に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス２１０と、この撮像デバイス２１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ２２０と、撮像デバイス２１０を駆動する駆動回路(ＤＲＶ)２３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)２４０と、を有する。

駆動回路２３０は、撮像デバイス２１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス２１０を駆動する。

また、信号処理回路２４０は、撮像デバイス２１０の出力信号に対してＣＤＳ(Correlated Double Sampling;相関二重サンプリング)などの信号処理を施す。
信号処理回路２４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路２４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１として、先述した撮像素子１００を搭載することで、高精度なカメラが実現できる。

４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。 図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。 従来の同色３行分の画素信号を加算しての読み出し処理を説明するための図である。 本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 ベイヤ配列を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの共有画素の一例を示す図である。 本実施形態の３行間引き加算時の読み出し例を示す図である。 本実施形態の４行間引き加算時の読み出し例を示す図である。 本実施形態の５行間引き加算時の読み出し例を示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１００・・・固体撮像素子、１０１・・・画素部、１０１Ａ・・・画素、１０２・・・画素駆動回路、１０３・・・読み出し制御部、１０４・・・カラム回路、１１０・・・リセット回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００・・・カメラシステム、２１０・・・撮像デバイス、２２０・・・駆動回路、２３０・・・レンズ、２４０・・・信号処理回路。

Claims (13)

1. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、
   上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
   上記画素駆動部は、
   上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、１番目に読み出す色画素の複数行の間引き加算読み出しを複数回連続して行う
   固体撮像素子。
2. 上記画素駆動部は、
   少なくとも１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、
   異なる色画素の複数行の間引き加算読み出しを交互に行う
   請求項１記載の固体撮像素子。
3. 上記画素駆動部は、
   少なくとも１番目に読み出す第１色画素の複数行間引き加算読み出しを複数回連続して行った後、
   上記第１の画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う
   請求項２記載の固体撮像素子。
4. 上記画素部において、
   複数の色画素のリセット部および信号出力部が共有化されており、
   上記画素駆動部は、
   上記共有画素の読み出しは、所定の色画素を先に行う
   請求項１記載の固体撮像素子。
5. 上記画素部において、
   上記行列配列の行方向に複数の色画素のリセット部および信号出力部が共有化されている
   請求項４記載の固体撮像素子。
6. 上記画素部において、
   上記行列配列の行方向に隣接する第１色画素と第２色画素とがリセット部および信号出力部が共有化されており、
   上記画素駆動部は、
   共有化画素のうち第１色画素を先に読み出す
   請求項５記載の固体撮像素子。
7. 上記画素部において、
   上記第１色画素は奇数行または偶数行に配列され、
   上記第２色画素は偶数行または奇数行に配列され、
   上記画素駆動部は、
   上記第１色画素および上記第２色画素の１行おきに連続する複数行分を１回の上記複数行間引きの読み出し単位として、
   １番目に読み出す第１色画素の上記読み出し単位の複数行間引き加算読み出しを複数回連続して行った後、
   上記第１色画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う
   請求項６記載の固体撮像素子。
8. 上記画素駆動部は、
   上記読み出し単位が奇数行分の複数行間引き加算読み出しである場合には、上記第１色画素の次に読み出す上記第２色画素の読み出しを、上記読み出し単位の複数行における加算中心行の次の行から行う
   請求項７記載の固体撮像素子。
9. 上記画素駆動部は、
   上記読み出し単位が偶数行分の複数行間引き加算読み出しである場合には、上記第１色画素の次に読み出す上記第２色画素の読み出しを、上記読み出し単位の複数行における加算中心行から行う
   請求項７記載の固体撮像素子。
10. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状にかつベイヤ配列された画素部と、
    上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
    上記画素駆動部は、
    上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、少なくとも１番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、異なる色画素の複数行の間引き加算読み出しを交互に行う
    固体撮像素子。
11. 上記画素部において、
    上記行列配列の行方向に隣接する第１色画素と第２色画素とがリセット部および信号出力部が共有化されており、
    上記画素駆動部は、
    上記第１色画素および上記第２色画素の１行おきに連続する複数行分を１回の上記複数行間引きの読み出し単位として、
    １番目に読み出す第１色画素の上記読み出し単位の複数行間引き加算読み出しを複数回連続して行った後、
    上記第１の画素と異色画素である第２色画素の複数行間引き加算読み出しと、上記第１色画素の複数行間引き加算読み出しとを交互に行う
    請求項１０記載の固体撮像素子。
12. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、
    上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能な画素駆動部と、を含む固体撮像素子の駆動方法であって、
    １番目に読み出す色画素の複数行間引き加算読み出しを複数回連続して行った後、
    異なる色画素の複数行の間引き加算読み出しを交互に行う
    固体撮像素子の駆動方法。
13. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、
    上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の色画素が行列状に配列された画素部と、
    上記画素部のリセット、信号蓄積および出力を行うように駆動可能な画素駆動部と、を有し、
    上記画素駆動部は、
    上記画素部から色画素ごとの複数行間引き加算読み出しを行うように駆動可能で、１番目の読み出す色画素の複数行間引き加算読み出しを複数間連続して行う
    カメラシステム。

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