JP5640509B2 - 固体撮像素子およびカメラシステム - Google Patents
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Description
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
図１は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。
この画素１は、たとえばフォトダイオードからなる光電変換素子１１を有する。
画素１は、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
画素１は、この１個の光電変換素子１１に対して、転送トランジスタ１２、リセットトランジスタ１３、増幅トランジスタ１４、および選択トランジスタ１５の４つのトランジスタを能動素子として有する。
光電変換素子１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１２は、光電変換素子１１とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号が与えられることで、光電変換素子１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号が与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１４のゲートが接続されている。増幅トランジスタ１４は、選択トランジスタ１５を介して信号線１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）が選択トランジスタ１５のゲートに与えられる。これにより、選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
そして、選択制御線ＬＳＥＬを通してアドレス信号（セレクト信号）が選択トランジスタ１５のゲートに与えられる。これにより、選択トランジスタ１５がオンすると、増幅トランジスタ１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１６に出力する。信号線１６を通じて、各画素から出力された電圧は、カラム回路（列処理回路）に出力される。
この画素のリセット動作とは、光電変換素子１１に蓄積されている電荷を、転送トランジスタ１２をオンし、光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作が「画素リセット動作」である。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子１１の電荷を受け取れるように、リセットトランジスタ１３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ１２をオンしている間、これと並行としてリセットトランジスタ１３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作が「画素リセット動作」である。
一方読み出し動作では、まずリセットトランジスタ１３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ１５を通じて出力信号線１６に出力する。この出力は、Ｐ相出力と呼ばれる。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。この出力は、Ｄ相出力と呼ばれる。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
これら一連の動作が「画素読み出し動作」である。
次に、転送トランジスタ１２をオンにして光電変換素子１１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線１６に出力する。この出力は、Ｄ相出力と呼ばれる。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
これら一連の動作が「画素読み出し動作」である。
図２は、図１の画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。
図２のＣＭＯＳイメージセンサ２０は、図１に示した画素回路を２次元アレイ状に配置した画素部２１、画素駆動回路（垂直駆動回路）２２、およびカラム回路（列処理回路）２３により構成されている。
画素駆動回路２２は、各行の画素の転送トランジスタ１２、リセットトランジスタ１３、選択トランジスタ１５のオン、オフを制御する。
カラム回路２３は、画素駆動回路２２により読み出し制御された画素行のデータを受け取り、後段の信号処理回路に転送する回路である。
このような構成を有する固体撮像素子は、各種携帯端末機器、デジタルスチルカメラ、デジタル一眼レフカメラ、デジタルビデオカメラなどの画像入力装置として使われている。
そして、固体撮像素子は、その用途により順次読み出し以外にも様々な読み出しが行われる（たとえば特許文献１，２，３参照）。
たとえば、全画素を順次読み出しするよりも高速フレームでの読み出しを行いたい場合には、３行間引き加算読み出しなどが行われる。
そして、固体撮像素子は、その用途により順次読み出し以外にも様々な読み出しが行われる（たとえば特許文献１，２，３参照）。
たとえば、全画素を順次読み出しするよりも高速フレームでの読み出しを行いたい場合には、３行間引き加算読み出しなどが行われる。
上述したような固体撮像装置において、近年、画素数増加や高フレームレートに伴い、静止画時、全画素読み出し、動画時は空間配置された画素を間引きながら読むことで高速読み出しに対応する技術が重要となってきている。
この間引きの技術において、従来、ＣＭＯＳイメージセンサでは垂直（Ｖ）のアドレス走査と読み出し回路の組み合わせで垂直方向の間引きおよび画素の加算を行っている。
この場合、１／２間引き、１／３間引きといったように分子を１としたとき、分母は2以上の間引き・加算を行うことが通常であった。
分母を２以上（３，５等）にする間引きも、図３に示すように、従来の方法でアドレッシングすることは可能であったが、画素の間引きが飛びとびになることから画質劣化が引き起こされていた。
この場合、１／２間引き、１／３間引きといったように分子を１としたとき、分母は2以上の間引き・加算を行うことが通常であった。
分母を２以上（３，５等）にする間引きも、図３に示すように、従来の方法でアドレッシングすることは可能であったが、画素の間引きが飛びとびになることから画質劣化が引き起こされていた。
本発明は、画質劣化を引き起こすことなくフレキシブルな間引きに対応することが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の色画素が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、第１色画素および第２色画素の１行おきに連続する複数行分を１回の疑似間引きの読み出し単位として、疑似間引き加算読み出しを行うように駆動可能な画素駆動部と、を有し、上記画素部は、所定の列において、複数の第１色画素と第２色画素が一行おきに交互に配置されており、上記画素駆動部は、疑似間引き読み出し加算を複数回連続して行う場合には、実行中の疑似間引き読み出し加算の終わりの読み出し対象となる第２色画素または第１色画素と、次に続く疑似間引き読み出し加算の先頭の読み出し対象となる第２色画素または第１色画素との間の境界における第１色画素または第２色画素について通常読み出しを行うように上記画素部を駆動し、上記所定の列において、連続する複数行における複数の第１色画素と複数の第２色画素を含んで第１疑似間引き単位を形成し、上記第１疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第１境界画素とし、上記第１境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第２疑似間引き単位を形成し、上記第１疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第１読み出し単位を形成して、当該第１色画素の第１読み出し単位における複数の第１色画素を加算し、上記第１疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第１読み出し単位を形成して、当該第２色画素の第１読み出し単位における複数の第２色画素を加算し、上記第１境界画素を通常に読み出し、上記第２疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第２読み出し単位を形成して、当該第２色画素の第２読み出し単位における複数の第２色画素を加算し、上記第２疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第２読み出し単位を形成して、当該第１色画素の第２読み出し単位における複数の第１色画素を加算する。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の色画素が行列状に配列された画素部と、上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、第１色画素および第２色画素の１行おきに連続する複数行分を１回の疑似間引きの読み出し単位として、疑似間引き加算読み出しを行うように駆動可能な画素駆動部と、を有し、上記画素部は、所定の列において、複数の第１色画素と第２色画素が一行おきに交互に配置されており、上記画素駆動部は、疑似間引き読み出し加算を複数回連続して行う場合には、実行中の疑似間引き読み出し加算の終わりの読み出し対象となる第２色画素または第１色画素と、次に続く疑似間引き読み出し加算の先頭の読み出し対象となる第２色画素または第１色画素との間の境界における第１色画素または第２色画素について通常読み出しを行うように上記画素部を駆動し、上記所定の列において、連続する複数行における複数の第１色画素と複数の第２色画素を含んで第１疑似間引き単位を形成し、上記第１疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第１境界画素とし、上記第１境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第２疑似間引き単位を形成し、上記第１疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第１読み出し単位を形成して、当該第１色画素の第１読み出し単位における複数の第１色画素を加算し、上記第１疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第１読み出し単位を形成して、当該第２色画素の第１読み出し単位における複数の第２色画素を加算し、上記第１境界画素を通常に読み出し、上記第２疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第２読み出し単位を形成して、当該第２色画素の第２読み出し単位における複数の第２色画素を加算し、上記第２疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第２読み出し単位を形成して、当該第１色画素の第２読み出し単位における複数の第１色画素を加算する。
本発明によれば、画質劣化を引き起こすことなくフレキシブルな間引きに対応することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサ（固体撮像素子）の構成例
２．疑似的な複数行間引き加算読み出し機能
３．ＣＭＯＳイメージセンサ（固体撮像素子）の他の構成例
なお、説明は以下の順序で行う。
１．ＣＭＯＳイメージセンサ（固体撮像素子）の構成例
２．疑似的な複数行間引き加算読み出し機能
３．ＣＭＯＳイメージセンサ（固体撮像素子）の他の構成例
＜１．ＣＭＯＳイメージセンサ（固体撮像素子）の構成例＞
図４は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
図４は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素部１１０、画素駆動部の垂直読み出し回路としての画素駆動回路（垂直駆動回路）１２０、読み出し制御部１３０、および画素駆動部を形成するカラム読み出し回路（列処理回路）１４０を有する。
画素部１１０は、複数の画素１１０Ａが２次元状（マトリクス状）に配列されている。
画素部１１０は、たとえば各色画素Ｒ，Ｇｒ，Ｇｂ，Ｂが図５に示すよう名配列、すなわちベイヤ配列として形成されている。
画素部１１０は、たとえば各色画素Ｒ，Ｇｒ，Ｇｂ，Ｂが図５に示すよう名配列、すなわちベイヤ配列として形成されている。
図６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの共有画素の一例を示す図である。
この画素１１０Ａは、たとえばフォトダイオードからなる光電変換素子１１１を有する。画素１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、光電変換素子１１１とフローティングディフュージョンＦＤとの間に接続されている。転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に制御信号Ｔｘが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートに制御信号ＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。そして、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。そして、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線１１６に出力する。信号線１１６を通じて、各画素から出力された電圧は、カラム読み出し回路１４０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。
画素駆動回路１２０は、読み出し制御部１３０の制御の下、各リセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが接続される制御線に各制御信号を出力する。
画素駆動回路１２０による画素駆動により、画素の間引きを行うことなく、２／３間引き、３／５間引き等の複数行間引き加算読み出しと等価な読み出しが行われる。
画素駆動回路１２０による画素駆動により、画素の間引きを行うことなく、２／３間引き、３／５間引き等の複数行間引き加算読み出しと等価な読み出しが行われる。
画素駆動回路１２０は、画素部１１０のリセット、信号蓄積および出力を行うように駆動可能である。
画素駆動回路１２０は、読み出し制御部の制御の下、垂直に加算する画素列と加算しない画素列を交互に読み出すことが可能である。
画素駆動回路１２０、画素部１１０から色画素ごとの疑似間引き加算読み出しを行うように駆動可能である。画素駆動回路１２０は、複数の第１色画素（たとえばＲ画素）の読み出し加算と複数の第２色画素（たとえばＧ画素）の読み出し加算を交互に読み出し加算を行うように読み出し駆動が可能である。
画素駆動回路１２０は、疑似単位間引きを複数回連続して行う場合には、連続する疑似単位間引き間の境界において通常読み出しを行うように駆動する。
画素駆動回路１２０は、読み出し制御部の制御の下、垂直に加算する画素列と加算しない画素列を交互に読み出すことが可能である。
画素駆動回路１２０、画素部１１０から色画素ごとの疑似間引き加算読み出しを行うように駆動可能である。画素駆動回路１２０は、複数の第１色画素（たとえばＲ画素）の読み出し加算と複数の第２色画素（たとえばＧ画素）の読み出し加算を交互に読み出し加算を行うように読み出し駆動が可能である。
画素駆動回路１２０は、疑似単位間引きを複数回連続して行う場合には、連続する疑似単位間引き間の境界において通常読み出しを行うように駆動する。
本実施形態の画素部１１０において、ある一列において第１色画素（Ｒ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第２色画素（Ｇ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。なお、第１色画素（Ｒ画素）が偶数行、第２色画素（Ｇ画素）が奇数行に配列される場合もある。
隣接列では、第３色画素（Ｇ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第４色画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。なお、第３色画素（Ｇ画素）が偶数行、第４色画素（Ｂ画素）が奇数行に配列される場合もある。
そして、画素駆動回路１２０は、第１色画素（Ｒ画素）および第２色画素（Ｇ画素）の１行おきに連続する複数行、たとえば２行分を１回の疑似間引きの読み出し単位ＲＤＵＴとして、疑似間引き加算読み出し駆動を行う。
画素駆動回路１２０は、たとえば１番目に読み出す第１色画素（Ｒ画素）の読み出し単位ＲＤＵＴの間引き加算読み出しを１回行う。続いて、第１色画素（Ｒ画素）と異色画素である第２色画素（Ｇ画素）の間引き加算読み出しを行って、次の行の第１色画素（Ｒ画素）の通常読み出しを行う疑似単位間引きを行うように画素部１１０を駆動する。
本実施形態では、間引き単位を符号ＴＨＵＴで示す。
画素駆動回路１２０は、疑似単位間引きを複数回連続して行う場合、次の単位読み出しでは第１色画素(Ｒ画素)と第２色画素(Ｇ画素)の読み出し加算順序を逆にして行う。
１番目に読み出す第２色画素（Ｇ画素）の読み出し単位ＲＤＵＴの疑似間引き加算読み出しを１回行う。続いて、第２色画素（Ｇ画素）と異色画素である第１色画素（Ｒ画素）の疑似間引き加算読み出しを行って、次の行の第２色画素（Ｇ画素）の通常読み出しを行う疑似単位間引きを行うように画素部１１０を駆動する。
隣接列では、第３色画素（Ｇ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第４色画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。なお、第３色画素（Ｇ画素）が偶数行、第４色画素（Ｂ画素）が奇数行に配列される場合もある。
そして、画素駆動回路１２０は、第１色画素（Ｒ画素）および第２色画素（Ｇ画素）の１行おきに連続する複数行、たとえば２行分を１回の疑似間引きの読み出し単位ＲＤＵＴとして、疑似間引き加算読み出し駆動を行う。
画素駆動回路１２０は、たとえば１番目に読み出す第１色画素（Ｒ画素）の読み出し単位ＲＤＵＴの間引き加算読み出しを１回行う。続いて、第１色画素（Ｒ画素）と異色画素である第２色画素（Ｇ画素）の間引き加算読み出しを行って、次の行の第１色画素（Ｒ画素）の通常読み出しを行う疑似単位間引きを行うように画素部１１０を駆動する。
本実施形態では、間引き単位を符号ＴＨＵＴで示す。
画素駆動回路１２０は、疑似単位間引きを複数回連続して行う場合、次の単位読み出しでは第１色画素(Ｒ画素)と第２色画素(Ｇ画素)の読み出し加算順序を逆にして行う。
１番目に読み出す第２色画素（Ｇ画素）の読み出し単位ＲＤＵＴの疑似間引き加算読み出しを１回行う。続いて、第２色画素（Ｇ画素）と異色画素である第１色画素（Ｒ画素）の疑似間引き加算読み出しを行って、次の行の第２色画素（Ｇ画素）の通常読み出しを行う疑似単位間引きを行うように画素部１１０を駆動する。
読み出し制御部１３０は、たとえば奇数行加算読み出し処理、偶数行加算読み出し処理等の各複数行読み出し処理を、画素駆動回路１２０およびカラム読み出し回路１４０を通して制御する。
カラム読み出し回路１４０は、読み出し制御部１３０の制御の下、画素駆動回路１２０により読み出し制御された画素行のデータを受け取り、垂直読み出し回路としての画素駆動回路１２０の走査に対応し、加算と通常読み出しを１行読み出し毎に切り替える機能を有する。
カラム読み出し回路１４０は、処理後の信号を後段の信号処理回路に転送する回路である。
カラム読み出し回路１４０は、処理後の信号を後段の信号処理回路に転送する回路である。
＜２．疑似的な複数行間引き加算読み出し機能＞
以下、本実施形態の特徴的な機能である疑似的な複数行間引き加算読み出し機能について具体例をあげて説明する。
ここではまず、３／５行間引き加算時の読み出しを例にとって、図７に関連付けて説明する。
図７は、本実施形態に係る、間引きを行わない疑似３／５行間引き加算時の読み出し例を説明するための図である。
以下、本実施形態の特徴的な機能である疑似的な複数行間引き加算読み出し機能について具体例をあげて説明する。
ここではまず、３／５行間引き加算時の読み出しを例にとって、図７に関連付けて説明する。
図７は、本実施形態に係る、間引きを行わない疑似３／５行間引き加算時の読み出し例を説明するための図である。
図７の例において、第１色画素がＲ画素であり、第２色画素がＧ画素である。
そして、図７に示すように、第１列において第１色画素（Ｒ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第２色画素（Ｇ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。
隣接する第２列では、第３色画素（Ｇ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第４色画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。
そして、図７に示すように、第１列において第１色画素（Ｒ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第２色画素（Ｇ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。
隣接する第２列では、第３色画素（Ｇ画素）は奇数行Ｌ１，Ｌ３，Ｌ５・・・に配列され、第４色画素（Ｂ画素）は偶数行Ｌ２，Ｌ４，Ｌ６，・・・に配列されている。
この場合、連続する５行から３行読み出す３／５行間引き加算読み出し処理である。
第１疑似間引き単位ＴＨＵＴ１において、奇数行である第１行Ｌ１，第３行Ｌ３のＲ画素によりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成される。
偶数行である第２行Ｌ２，第４行Ｌ４のＧ画素によりＧ画素の第１読み出し単位ＲＤＵＴ１Ｇが形成される。
そして、第５行Ｌ５のＲ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ１Ｒが形成される。
続いて、第２疑似間引き単位ＴＨＵＴ２において、偶数行である第６行Ｌ６，第８行Ｌ８のＧ画素によりＧ画素の第２読み出し単位ＲＤＵＴ２Ｇが形成される。
奇数行である第７行Ｌ７，第９行Ｌ９のＲ画素によりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成される。
そして、第１０行Ｌ１０のＧ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ２Ｇが形成される。
続いて、第３疑似間引き単位ＴＨＵＴ３において、奇数行である第１１行Ｌ１１，第１３行Ｌ１３のＲ画素によりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成される。
偶数行である第１２行Ｌ１２，第１４行Ｌ１４のＧ画素によりＧ画素の第３読み出し単位ＲＤＵＴ３Ｇが形成される。
そして、第１５行Ｌ１５のＲ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ３Ｒが形成される。
続いて、第４疑似間引き単位ＴＨＵＴ４において、偶数行である第１６行Ｌ１６，第１８行Ｌ１８のＧ画素によりＧ画素の第４読み出し単位ＲＤＵＴ４Ｇが形成される。
奇数行である第１７行Ｌ１７，第１９行Ｌ１９のＲ画素によりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成される。
そして、第２０行Ｌ２０のＧ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ４Ｇが形成される。
第１疑似間引き単位ＴＨＵＴ１において、奇数行である第１行Ｌ１，第３行Ｌ３のＲ画素によりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成される。
偶数行である第２行Ｌ２，第４行Ｌ４のＧ画素によりＧ画素の第１読み出し単位ＲＤＵＴ１Ｇが形成される。
そして、第５行Ｌ５のＲ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ１Ｒが形成される。
続いて、第２疑似間引き単位ＴＨＵＴ２において、偶数行である第６行Ｌ６，第８行Ｌ８のＧ画素によりＧ画素の第２読み出し単位ＲＤＵＴ２Ｇが形成される。
奇数行である第７行Ｌ７，第９行Ｌ９のＲ画素によりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成される。
そして、第１０行Ｌ１０のＧ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ２Ｇが形成される。
続いて、第３疑似間引き単位ＴＨＵＴ３において、奇数行である第１１行Ｌ１１，第１３行Ｌ１３のＲ画素によりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成される。
偶数行である第１２行Ｌ１２，第１４行Ｌ１４のＧ画素によりＧ画素の第３読み出し単位ＲＤＵＴ３Ｇが形成される。
そして、第１５行Ｌ１５のＲ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ３Ｒが形成される。
続いて、第４疑似間引き単位ＴＨＵＴ４において、偶数行である第１６行Ｌ１６，第１８行Ｌ１８のＧ画素によりＧ画素の第４読み出し単位ＲＤＵＴ４Ｇが形成される。
奇数行である第１７行Ｌ１７，第１９行Ｌ１９のＲ画素によりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成される。
そして、第２０行Ｌ２０のＧ画素により疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ４Ｇが形成される。
すなわち、このような第１疑似間引き単位ＴＨＵＴ１の疑似間引き読み出し加算処理は次のように行われる。
第１疑似間引き単位ＴＨＵＴ１において、１番目に第１行Ｌ１のＲ画素が読み出され、２番目に第３行Ｌ３のＲ画素が読み出され、これによりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成され、両Ｒ画素の加算が行われる。
３番目に第２行Ｌ２のＧ画素が読み出され、４番目に第４行Ｌ４のＧ画素が読み出され、これによりＧ画素の第１読み出し単位ＲＤＵＴ１Ｇが形成され、両Ｇ画素の加算が行われる。
そして、５番目に第５行Ｌ５のＲ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ１Ｒが形成される。
以上により第１疑似間引き単位ＴＨＵＴ１の疑似間引き読み出し加算処理が行われる。
第１疑似間引き単位ＴＨＵＴ１において、１番目に第１行Ｌ１のＲ画素が読み出され、２番目に第３行Ｌ３のＲ画素が読み出され、これによりＲ画素の第１読み出し単位ＲＤＵＴ１Ｒが形成され、両Ｒ画素の加算が行われる。
３番目に第２行Ｌ２のＧ画素が読み出され、４番目に第４行Ｌ４のＧ画素が読み出され、これによりＧ画素の第１読み出し単位ＲＤＵＴ１Ｇが形成され、両Ｇ画素の加算が行われる。
そして、５番目に第５行Ｌ５のＲ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ１Ｒが形成される。
以上により第１疑似間引き単位ＴＨＵＴ１の疑似間引き読み出し加算処理が行われる。
次に、第２疑似間引き単位ＴＨＵＴ２の疑似間引き読み出し加算処理が行われる。
続いて、第２疑似間引き単位ＴＨＵＴ２において、６番目に偶数行である第６行Ｌ６のＧ画素が読み出され、７番目に第８行Ｌ８のＧ画素が読み出され、これによりＧ画素の第２読み出し単位ＲＤＵＴ２Ｇが形成され、両画素の加算が行われる。
そして、８番目に第７行Ｌ７のＲ画素が読み出され、９番目に第９行Ｌ９のＲ画素が読み出され、これによりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成され、両画素の加算が行われる。
そして、１０番目に第１０行Ｌ１０のＧ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴ２の境界画素ＢＤＰ２Ｇが形成される。
以上により第２疑似間引き単位ＴＨＵＴ２の疑似間引き読み出し加算処理が行われる。
続いて、第２疑似間引き単位ＴＨＵＴ２において、６番目に偶数行である第６行Ｌ６のＧ画素が読み出され、７番目に第８行Ｌ８のＧ画素が読み出され、これによりＧ画素の第２読み出し単位ＲＤＵＴ２Ｇが形成され、両画素の加算が行われる。
そして、８番目に第７行Ｌ７のＲ画素が読み出され、９番目に第９行Ｌ９のＲ画素が読み出され、これによりＲ画素の第２読み出し単位ＲＤＵＴ２Ｒが形成され、両画素の加算が行われる。
そして、１０番目に第１０行Ｌ１０のＧ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴ２の境界画素ＢＤＰ２Ｇが形成される。
以上により第２疑似間引き単位ＴＨＵＴ２の疑似間引き読み出し加算処理が行われる。
次に、第３疑似間引き単位ＴＨＵＴ３の疑似間引き読み出し加算処理が行われる。
続いて、第３疑似間引き単位ＴＨＵＴ３において、１１番目に第１１行Ｌ１１のＲ画素が読み出され、１２番目に第１３行Ｌ１３のＲ画素が読み出され、これによりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成され、両画素の加算が行われる。
そして、１３番目に第１２行Ｌ１２のＧ画素が読み出され、１４番目に第１４行Ｌ１４のＧ画素が読み出され、これによりＧ画素の第３読み出し単位ＲＤＵＴ３Ｇが形成され、両画素の加算が行われる。
そして、１５番目に第１５行Ｌ１５のＲ画素が通常読み出され、これにより疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ３Ｒが形成される。
以上により第３疑似間引き単位ＴＨＵＴ３の疑似間引き読み出し加算処理が行われる。
続いて、第３疑似間引き単位ＴＨＵＴ３において、１１番目に第１１行Ｌ１１のＲ画素が読み出され、１２番目に第１３行Ｌ１３のＲ画素が読み出され、これによりＲ画素の第３読み出し単位ＲＤＵＴ３Ｒが形成され、両画素の加算が行われる。
そして、１３番目に第１２行Ｌ１２のＧ画素が読み出され、１４番目に第１４行Ｌ１４のＧ画素が読み出され、これによりＧ画素の第３読み出し単位ＲＤＵＴ３Ｇが形成され、両画素の加算が行われる。
そして、１５番目に第１５行Ｌ１５のＲ画素が通常読み出され、これにより疑似間引き単位ＴＨＵＴの境界画素ＢＤＰ３Ｒが形成される。
以上により第３疑似間引き単位ＴＨＵＴ３の疑似間引き読み出し加算処理が行われる。
次に、第４疑似間引き単位ＴＨＵＴ４の疑似間引き読み出し加算処理が行われる。
続いて、第４疑似間引き単位ＴＨＵＴ４において、１６番目に第１６行Ｌ１６の画素が読み出され、１７番目に第１８行Ｌ１８のＧ画素が読み出され、これによりＧ画素の第４読み出し単位ＲＤＵＴ４Ｇが形成され、両画素の加算が行われる。
そして、１８番目に第１７行Ｌ１７のＲ画素が読み出され、１９番目に第１９行Ｌ１９のＲ画素が読み出され、これによりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成され、両画素の加算が行われる。
そして、２０番目に第２０行Ｌ２０のＧ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴ４の境界画素ＢＤＰ４Ｇが形成される。
以下、同様に行われる。
また、他の列についても同様に行われる。
続いて、第４疑似間引き単位ＴＨＵＴ４において、１６番目に第１６行Ｌ１６の画素が読み出され、１７番目に第１８行Ｌ１８のＧ画素が読み出され、これによりＧ画素の第４読み出し単位ＲＤＵＴ４Ｇが形成され、両画素の加算が行われる。
そして、１８番目に第１７行Ｌ１７のＲ画素が読み出され、１９番目に第１９行Ｌ１９のＲ画素が読み出され、これによりＲ画素の第４読み出し単位ＲＤＵＴ４Ｒが形成され、両画素の加算が行われる。
そして、２０番目に第２０行Ｌ２０のＧ画素が通常に読み出され、これにより疑似間引き単位ＴＨＵＴ４の境界画素ＢＤＰ４Ｇが形成される。
以下、同様に行われる。
また、他の列についても同様に行われる。
図８は、本実施形態に係る、間引きを行わない疑似３／５行間引き加算時の読み出しの他の例を説明するための図である。
図８の例が図７の例と異なる点は、各読み出した読み出し単位ＲＤＵＴにおける加算処理において重み付け加算を適用したことにある。
その他の構成は図７の例と同様である。
その他の構成は図７の例と同様である。
ここで、本発明が適用できる範囲について説明する。
本発明の実施形態においては、奇数行加算、偶数行加算に関わらず、全ての複数行加算読み出しに適用できる。
本発明の実施形態においては、奇数行加算、偶数行加算に関わらず、全ての複数行加算読み出しに適用できる。
図９は、疑似３／５間引き読み出し信号処理の一例を示す図である。
この例では、デジタル信号として扱われ、第１行Ｌ１、第２行Ｌ２に対してはそのまま処理し、第３行Ｌ３はビットシフトし、第４行Ｌ４、第５行Ｌ５に対してそのまま処理し、第６行はビットシフトする等の処理が行われる。
この例では、デジタル信号として扱われ、第１行Ｌ１、第２行Ｌ２に対してはそのまま処理し、第３行Ｌ３はビットシフトし、第４行Ｌ４、第５行Ｌ５に対してそのまま処理し、第６行はビットシフトする等の処理が行われる。
図１０（Ａ）〜（Ｃ）は本実施形態に係る疑似間引き加算処理した画像とスケーリングした画像、および通常の間引き処理を行った画像を比較して示す第１図である。
図１１（Ａ）〜（Ｃ）は本実施形態に係る疑似間引き加算処理した画像とスケーリングした画像、および通常の間引き処理を行った画像を比較して示す第２図である。
図１０および図１１の（Ａ）はスケーリングした画像を、図１０および図１１の（Ｂ）は通常の３／５間引き処理を行った画像を、図１０および図１１の（Ｃ）は本実施形態に係る疑似３／５間引き加算処理した画像をそれぞれ示している。
図からわかるように、本実施形態に係る疑似３／５間引き加算処理した画像は、スケーリングした画像には及ばないが、通常の間引き処理を行った画像と同等あるいはそれ以上の画質を得ることができる。
図１１（Ａ）〜（Ｃ）は本実施形態に係る疑似間引き加算処理した画像とスケーリングした画像、および通常の間引き処理を行った画像を比較して示す第２図である。
図１０および図１１の（Ａ）はスケーリングした画像を、図１０および図１１の（Ｂ）は通常の３／５間引き処理を行った画像を、図１０および図１１の（Ｃ）は本実施形態に係る疑似３／５間引き加算処理した画像をそれぞれ示している。
図からわかるように、本実施形態に係る疑似３／５間引き加算処理した画像は、スケーリングした画像には及ばないが、通常の間引き処理を行った画像と同等あるいはそれ以上の画質を得ることができる。
以上説明したように、本実施形態によれば、垂直に加算する画素列と加算しない画素列を交互に読み出す垂直読み出し機能と、その走査に対応し、加算と通常読み出しを１行読み出し毎に切り替えるカラム読み出し機能を有する。
したがって、本実施形態によれば、画素を間引くことなく、すべての画素を利用し、２／３間引き、３／５間引き等を実現することができる。
したがって、本実施形態によれば、画素を間引くことなく、すべての画素を利用し、２／３間引き、３／５間引き等を実現することができる。
なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
＜３．ＣＭＯＳイメージセンサ（固体撮像素子）の他の構成例＞
図１２は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図１２は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
この固体撮像素子２００は、図１２に示すように、撮像部としての画素アレイ部２１０、画素駆動回路としての行選択回路２２０、水平転送走査回路２３０、タイミング制御回路２４０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
さらに、固体撮像素子２００は、ＡＤＣ群２５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）２６０、アンプ回路（Ｓ／Ａ）２７０、および信号処理回路２８０を有する。
画素アレイ部２１０は、フォトダイオードと画素内アンプとを含む、たとえば図６に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する行選択回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３０が配置される。
また、固体撮像素子２００においては、画素アレイ部２１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子２００においては、制御回路として内部クロックを生成するタイミング制御回路２４０、行アドレスや行走査を制御する行選択回路２２０、そして列アドレスや列走査を制御する水平転送走査回路２３０が配置される。
そして、行選択回路２２０として、上述した画素駆動回路１２０が適用される。
カラム読み出し回路に相当するＡＤＣ群２５０は、比較器２５１、カウンタ２５２、およびラッチ２５３を有するＡＤＣが複数列配列されている。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
比較器２５１は、ＤＡＣ２６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ２５２は、比較器２５１の比較時間をカウントする。
ＡＤＣ群２５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ２５３の出力は、たとえば２ｎビット幅の水平転送線２９０に接続されている。
そして、水平転送線２９０に対応した２ｎ個のアンプ回路２７０、および信号処理回路２８０が配置される。
ＡＤＣ群２５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器２５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器２５１と同ように列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器２５１と同ように列毎に配置されたカウンタ２５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器２５１の出力が反転し、カウンタ２５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路２３０により、ラッチ２５３に保持されたデータが、水平転送線２９０、アンプ回路２７０を経て信号処理回路２８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
図１３は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１３に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，２００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００，２００を搭載することで、高精度なカメラが実現できる。
１００，２００・・・固体撮像素子、１１０・・・画素部、１１０Ａ・・・画素、１２０・・・画素駆動回路、１３０・・・読み出し制御部、１４０・・・カラム読み出し回路、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００・・・固体撮像素子、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・水平転送走査回路、２４０・・・タイミング制御回路、２５０・・・ＡＤＣ群、２６０・・・ＤＡＣ、２７０・・・アンプ回路（Ｓ／Ａ）、２８０・・・信号処理回路、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。
Claims (6)
- 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の色画素が行列状に配列された画素部と、
上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、第１色画素および第２色画素の１行おきに連続する複数行分を１回の疑似間引きの読み出し単位として、疑似間引き加算読み出しを行うように駆動可能な画素駆動部と、を有し、
上記画素部は、
所定の列において、複数の第１色画素と第２色画素が一行おきに交互に配置されており、
上記画素駆動部は、
疑似間引き読み出し加算を複数回連続して行う場合には、実行中の疑似間引き読み出し加算の終わりの読み出し対象となる第２色画素または第１色画素と、次に続く疑似間引き読み出し加算の先頭の読み出し対象となる第２色画素または第１色画素との間の境界における第１色画素または第２色画素について通常読み出しを行うように上記画素部を駆動し、
上記所定の列において、
連続する複数行における複数の第１色画素と複数の第２色画素を含んで第１疑似間引き単位を形成し、
上記第１疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第１境界画素とし、
上記第１境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第２疑似間引き単位を形成し、
上記第１疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第１読み出し単位を形成して、当該第１色画素の第１読み出し単位における複数の第１色画素を加算し、
上記第１疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第１読み出し単位を形成して、当該第２色画素の第１読み出し単位における複数の第２色画素を加算し、
上記第１境界画素を通常に読み出し、
上記第２疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第２読み出し単位を形成して、当該第２色画素の第２読み出し単位における複数の第２色画素を加算し、
上記第２疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第２読み出し単位を形成して、当該第１色画素の第２読み出し単位における複数の第１色画素を加算する
固体撮像素子。 - 上記画素駆動部は、
上記第２疑似間引き単位を形成した後、上記第２疑似間引き単位における読み出し順で末行となる第１色画素に隣接する第２色画素を第２境界画素とし、
上記第２境界画素に隣接して連続する複数行における複数の第１色画素と複数の第２色画素を含んで第３疑似間引き単位を形成し、
上記第２境界画素を通常に読み出し、
上記第３疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第３読み出し単位を形成して、当該第１色画素の第３読み出し単位における複数の第１色画素を加算し、
上記第３疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第３読み出し単位を形成して、当該第２色画素の第３読み出し単位における複数の第２色画素を加算する
請求項１記載の固体撮像素子。 - 上記画素駆動部は、
上記第３疑似間引き単位を形成した後、上記第３疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第３境界画素とし、
上記第３境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第４疑似間引き単位を形成し、
上記第３境界画素を通常に読み出し、
上記第４疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第４読み出し単位を形成して、当該第２色画素の第４読み出し単位における複数の第１色画素を加算し、
上記第４疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第４読み出し単位を形成して、当該第１色画素の第４読み出し単位における複数の第１色画素を加算する
請求項２記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する複数の色画素が行列状に配列された画素部と、
上記画素部のリセット、信号蓄積および出力を行うように駆動可能で、第１色画素および第２色画素の１行おきに連続する複数行分を１回の疑似間引きの読み出し単位として、疑似間引き加算読み出しを行うように駆動可能な画素駆動部と、を有し、
上記画素部は、
所定の列において、複数の第１色画素と第２色画素が一行おきに交互に配置されており、
上記画素駆動部は、
疑似間引き読み出し加算を複数回連続して行う場合には、実行中の疑似間引き読み出し加算の終わりの読み出し対象となる第２色画素または第１色画素と、次に続く疑似間引き読み出し加算の先頭の読み出し対象となる第２色画素または第１色画素との間の境界における第１色画素または第２色画素について通常読み出しを行うように上記画素部を駆動し、
上記所定の列において、
連続する複数行における複数の第１色画素と複数の第２色画素を含んで第１疑似間引き単位を形成し、
上記第１疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第１境界画素とし、
上記第１境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第２疑似間引き単位を形成し、
上記第１疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第１読み出し単位を形成して、当該第１色画素の第１読み出し単位における複数の第１色画素を加算し、
上記第１疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第１読み出し単位を形成して、当該第２色画素の第１読み出し単位における複数の第２色画素を加算し、
上記第１境界画素を通常に読み出し、
上記第２疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第２読み出し単位を形成して、当該第２色画素の第２読み出し単位における複数の第２色画素を加算し、
上記第２疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第２読み出し単位を形成して、当該第１色画素の第２読み出し単位における複数の第１色画素を加算する
カメラシステム。 - 上記画素駆動部は、
上記第２疑似間引き単位を形成した後、上記第２疑似間引き単位における読み出し順で末行となる第１色画素に隣接する第２色画素を第２境界画素とし、
上記第２境界画素に隣接して連続する複数行における複数の第１色画素と複数の第２色画素を含んで第３疑似間引き単位を形成し、
上記第２境界画素を通常に読み出し、
上記第３疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第３読み出し単位を形成して、当該第１色画素の第３読み出し単位における複数の第１色画素を加算し、
上記第３疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第３読み出し単位を形成して、当該第２色画素の第３読み出し単位における複数の第２色画素を加算する
請求項４記載のカメラシステム。 - 上記画素駆動部は、
上記第３疑似間引き単位を形成した後、上記第３疑似間引き単位における読み出し順で末行となる第２色画素に隣接する第１色画素を第３境界画素とし、
上記第３境界画素に隣接して連続する複数行における複数の第２色画素と複数の第１色画素を含んで第４疑似間引き単位を形成し、
上記第３境界画素を通常に読み出し、
上記第４疑似間引き単位における複数の第２色画素を順次に読み出し、この第２色画素の第４読み出し単位を形成して、当該第２色画素の第４読み出し単位における複数の第１色画素を加算し、
上記第４疑似間引き単位における複数の第１色画素を順次に読み出し、この第１色画素の第４読み出し単位を形成して、当該第１色画素の第４読み出し単位における複数の第１色画素を加算する
請求項５記載のカメラシステム。
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