JP2005191814A - 固体撮像装置、及び画素信号読み出し方法 - Google Patents

Abstract

【課題】インターレース２行加算方式で走査を行う場合において、画素の行毎の電荷蓄積時間の差をなくし、ちらつきの発生を抑えることで画質改善する。
【解決手段】
インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させる際に、画素の電荷蓄積時間統一のために必要な行について画素リセットのみを実行させる。つまり、画素の読み出し及びリセットとは別に、各時点でリセットのみを行う行を適切に選択することで、全ての行の画素の蓄積時間を（１Ｖ−１Ｈ）に統一する。これにより蓄積時間の差に起因する画像のちらつきを解消できる。
【選択図】 図５

Description

本発明は、例えばＣＭＯＳイメージセンサ等の固体撮像画素を用いた画素センサを有する固体撮像装置、及びその画素信号読み出し方法に関するものである。

特開平６−１３３２２６号公報

例えばＣＭＯＳイメージセンサ等の固体撮像素子を用いた固体撮像装置（カメラ装置）においては、固体撮像素子が行方向及び列方向にアレイ状に配されることで、１画面を形成する各画素を有する画素センサ部が形成される。
そして画素センサ部からの画素信号の読み出し方式としては、インターレース方式を用いて動画表示のちらつきを抑える読み出し方法と、いわゆるプログレッシブモードで高精細に表示させるモードが知られている。
インターレース方式の１つとしては、１回の画面表示を奇数行目と偶数行目の２回の走査に分けて行うことで実現できる。

ただし、単純に偶数行目と奇数行目を交互に読み、表示させると、フレーム間の重心のズレが生じてしまい動画のちらつきが出てくる。これを解消するためには、例えばインターレース２行加算方式として知られているように、行加算を応用した読み出しが行われることがある。
ここで、インターレース２行加算方式について説明する。なお、ここでいう「フレーム」とは、例えばＮＴＳＣ方式の１／６０秒単位のフィールドに相当するものとなる。

図１１（ａ）に、画素センサ部に形成されている行を模式的に示した。図のように第１行〜第ｎ行の各ラインによって１画面が形成されるとする。なお、この場合ｎは偶数であるとする。
インターレース２行加算方式の場合、まずＯＤＤフレーム（奇数番目のフレーム）では、図１１（ｂ）のように走査が行われる。
まず最初の１ライン走査期間では、第１行と第２行の画素からの信号を同時に読み出す。次のライン走査期間では、第３行と第４行の画素からの信号を同時に読み出す。つまり、ＯＤＤフレーム期間には、（１行＋２行）→（３行＋４行）→（５行＋６行）・・・（（ｎ−１）行＋ｎ行）のように、２行加算しながらの読み出し走査が行われる。

またＥＶＥＮフレーム（偶数番目のフレーム）では図１１（ｃ）のように走査が行われる。
最初の１ライン走査期間では、第２行と第３行の画素からの信号を同時に読み出す。次のライン走査期間では、第４行と第５行の画素からの信号を同時に読み出す。つまり、ＥＶＥＮフレーム期間には、（２行＋３行）→（４行＋５行）→（６行＋７行）・・・（ｎ行＋（ｎ＋１）行）のように、２行加算しながらの読み出し走査が行われる。
なお（ｎ＋１）行とは、例えばダミー画素としての行などと考えればよい。

インターレース２行加算方式では、以上のようにＯＤＤフレーム、ＥＶＥＮフレームでの走査が行われることで、各フレーム間の重心の差が小さくなり、画像のちらつきを少なくすることができる。

ところで、詳しくは後にも図２を用いて述べるが、ＣＭＯＳイメージセンサとしては、１つの画素が、例えば入射光に応じた電荷を蓄積するフォトダイオードＰＤと、選択トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３を有して構成される。
通常、画素のシャッター動作はＨブランキング期間に行う。Ｈブランキング期間で、読み出す画素の行を選択し、選択行の各画素から画素信号を読み、カラム処理部、例えばＣＤＳ（相関２重サンプリング）回路部へ転送する。その次に、各画素のリセット動作を行う。つまりフォトダイオードＰＤとフローティングディフュージョンＦＤをリセットし初期化する。
初期化されたフォトダイオードＰＤは入射光を受け、電荷の蓄積を開始し、次の読み出し時に行が選択されるまで蓄積を続ける。
なお、この蓄積時間はシャッタ動作によりコントロールできる。例えば１Ｈ期間シャッター、１フレームシャッター、或いは数フレーム期間のシャッターなどとして、電荷蓄積時間のコントロールが可能である。

ここで、上記したインターレース２行加算方式の動作時での、１フレームシャッター（１フレーム動作に１回シャッター動作を行い、画素のリセットを行う）について考えてみる。
図１２（ａ）は、インターレース２行加算方式ではなく、単純に第１行から第ｎ行までを１行づつ走査していった場合を示している。横軸は時間であり、Ｈ１，Ｈ２・・・は各フレームでの水平期間を示している。
各フレームでは、例えばＨ１期間に第１行が選択され、Ｈ２期間に第２行が選択され、・・・Ｈｎ期間に第ｎ行が選択されるとする。選択された行の各画素では、画素信号の読み出しと共にリセットが行われることになる。
このような動作が連続するフレームで全て同様に行われる。
すると、この図１２（ａ）の場合、各画素における電荷蓄積時間は、すべて１フレーム（１垂直周期）期間となる。例えば第１行の画素は、１フレーム目のＨ１期間に読み出し及びリセットされた後、電荷蓄積が行われ、次の２フレーム目のＨ１期間に読み出し及びリセットが行われる。また第２行の画素は、１フレーム目のＨ２期間に読み出し及びリセットされた後、電荷蓄積が行われ、次の２フレーム目のＨ２期間に読み出し及びリセットが行われる。すなわち、全ての行の画素の蓄積時間は１フレーム期間に統一されている。

一方、インターレース２行加算方式を実行する場合、行毎に蓄積時間がばらついてしまうということが生じる。
図１２（ｂ）においては、上記図１１（ｂ）（ｃ）で示したインターレース２行加算方式の走査を行う場合を図１２（ａ）と同様に示している。
１フレーム目（ＯＤＤフレーム）では、水平期間毎に（１行＋２行）→（３行＋４行）→（５行＋６行）→（７行＋８行）・・・と加算読み出しを行い、次の２フレーム目（ＥＶＥＮフレーム）では、水平期間毎に（２行＋３行）→（４行＋５行）→（６行＋７行）→（８行＋９行）・・・と読み出しを行うことになる。
その際、各行の画素については、或るフレームでのリセット時から次のフレームでの読み出しまで間が蓄積期間となるが、当該蓄積期間は、図示するように、行によっては（１Ｖ）期間となり、また或る行は（１Ｖ＋１Ｈ）期間と（１Ｖ−１Ｈ）期間で変動してしまう。なお、「Ｖ」は垂直周期、「Ｈ」は水平周期である。

例えば２行目や４行目等の画素では、毎フレーム毎の蓄積時間は１Ｖとなるが、３行目や５行目等の画素はＯＤＤフレームからＥＶＥＮフレームに進む期間では蓄積時間は１Ｖ−１Ｈとなり、ＥＶＥＮフレームからＯＤＤフレームに進む期間では蓄積時間は１Ｖ＋１Ｈとなる。
このように蓄積時間がばらつくことは、画像上でのちらつき発生の原因となる。
つまりインターレース２行加算方式では、上述のように各フレーム間の重心の差を少なくして画像のちらつきを低減させようとするものであるが、行毎の蓄積時間のバラツキによって画像のちらつきが発生してしまうという問題があった。

なお上記特許文献１には信号電荷蓄積時間を等しくしてちらつきを低減する技術が記載されているが、インターレース２行加算方式の場合については考慮されていない。

そこで本発明では、インターレース複数行加算方式で走査を行う場合において、画素の行毎の電荷蓄積時間の差をなくし、ちらつきの発生を抑えることによる画質改善を目的とする。

このため本発明の固体撮像装置は、固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段と、上記画素センサ手段の行を選択し、選択行の各列の固体撮像素子から上記画素信号の読み出しを実行させる垂直走査手段と、上記垂直走査手段によって読み出された上記画素信号に対する処理を行って撮像画像信号を出力する出力手段とを備える。そして、上記垂直走査手段は、インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させるとともに、画素の電荷蓄積時間統一のために必要な行について画素リセットのみを実行させる。
またこのため、上記垂直走査手段は、上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、画素の電荷蓄積時間統一のために画素リセットのみを実行させる行を選択するリセットアドレスデコーダとを備える。

本発明の画素信号読み出し方法は、固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段に対して、インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させるとともに、画素の電荷蓄積時間統一のために必要な行について画素リセットを実行させる。

即ち本発明では、インターレース複数行加算方式を実行する際に、所定の行については、読み出しを伴わないリセット動作を実行させる。この場合のリセット動作は、蓄積時間を短くする方向へ調整するものとなる。

本発明によれば、インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させる際に、画素の電荷蓄積時間統一のために必要な行について画素リセットのみを実行させる。この画素リセットの動作は、その画素の蓄積時間を短くする方向へ調整するものとなる。つまり、画素の読み出し及びリセットとは別に、各時点でリセットのみを行う行を適切に選択することで、全ての行の画素の蓄積時間を統一できる。そしてこれにより蓄積時間の差に起因する画像のちらつきを解消できる。従ってインターレース２行加算方式による各フレーム間の重心差の縮小と合わせて、画像のちらつきを有効に低減させ、画質の改善を実現することができる。
また、リセットのみを実行する行の適正な選択で蓄積時間を統一できることは、垂直走査手段の制御方式の簡易な変更で対応でき、構成上の負担も少なく実現が容易であるという利点もある。

以下、本発明の実施の形態として、ＣＭＯＳセンサアレイを用い、インターレース２行加算方式で画素信号の読出を行う固体撮像装置について説明する。
図１は本実施の形態の要部の構成のブロック図である。

図１における画素アレイ１には、図示しないレンズ系によって被写体からの光が入射される。この画素アレイ１は例えばＣＭＯＳセンサアレイとされ、固体撮像素子（ＣＭＯＳセンサ）としての撮像画素ＧＳが、行方向及び列方向に多数配されて形成されている。ここでは行数はｎ行、列数はｍ列としている。
垂直走査回路３は、タイミングジェネレータ２から供給されるアドレス及び制御信号に基づいて、画素アレイ１における行を選択し、走査を行う。詳しくは後述するが、本例ではインターレース２行加算方式としての走査を行うとともに、特定の行に対して画素リセットを実行させる。そしてこれらの動作のため垂直走査回路３は、垂直走査線Ｌ１〜Ｌｎを駆動する。垂直走査線Ｌ１〜Ｌｎに与える信号（パルス）は、垂直走査回路３では論理回路レベルの電圧として発生され、これが電圧レベルシフタ４で走査線駆動レベルの電圧にシフトされて各垂直走査線Ｌ１〜Ｌｎに与えられることになる。
インターレース２行加算方式の場合、垂直走査線Ｌ１〜Ｌｎに対しては、２行づつが同時に選択されて、当該選択された２行の画素ＧＳから画素信号が垂直信号線ＶＬ１〜ＶＬｍに読み出される。

図１に示す垂直走査線Ｌ１〜Ｌｎは、ぞれぞれ３本の信号線を有し、信号ＳＥＬ、信号ＲＳＴ、信号ＴＧを画素ＧＳに供給することになる。図２に画素ＧＳの構造と各信号の関係を示している。
画素ＧＳは、例えば図２のようにフォトダイオードＰＤ、選択トランジスタＴＲ１、リセットトランジスタＴＲ２、増幅トランジスタＴＲ３を有して構成されている。
選択トランジスタＴＲ１のゲートには信号ＴＧの信号線が接続される。またリセットトランジスタＴＲ２のゲートには信号ＲＳＴの信号線が接続される。また、リセットトランジスタＴＲ２のソース（又はドレイン）と、増幅トランジスタＴＲ３のソース（又はドレイン）は、信号ＳＥＬが接続される。
このような画素ＧＳに対して信号ＳＥＬ、信号ＲＳＴ、信号ＴＧがそれぞれ所定のタイミングで与えられることによって、画素信号の読出や画素リセットが行われることになる。

入射光はフォトダイオードによって光電変換され、フォトダイオードに電荷が蓄積される。信号ＴＧによって選択トランジスタがオンされることで、フォトダイオードの電荷が読み出される。増幅トランジスタＴＲ３は、読み出したレベル（ＦＤ）を増幅して垂直信号線ＶＬに信号を転送する。また信号ＲＳＴによりリセットトランジスタＴＲ２がオンとされることで、ＦＤレベルが初期化（リセット）される。信号ＳＥＬは通常０Ｖとされており、この信号ＳＥＬの電圧が初期電圧となる。
垂直信号線ＶＬは定電流源に接続されており、つまり増幅トランジスタＴＲ３は、ＦＤレベルが初期電圧レベルから読出電荷による電圧レベルに変化することに応じて、垂直信号線ＶＬの電流変化を与えることになる。この電流変化が読み出された画素信号となる。

本例では、列並列方式の画素読出を行う。このため画素アレイ１において行方向に並ぶ画素Ｇからの信号電荷が同時に読み出されて、各垂直信号線ＶＬ（ＶＬ１，ＶＬ２・・・）に与えられることになる。
より具体的には、垂直走査回路３は、まず選択した行（インターレース２行加算方式のため選択した２行）の各画素ＧＳからリセットレベルの信号（上記ＦＤレベルが初期化された際の信号）を各垂直信号線ＶＬに与えさせ（いわゆるＰ相読出）、その後、フォトダイオードＰＤに蓄積された電荷に応じた画素信号を垂直信号線ＶＬに与える動作（いわゆるＤ相読出）を実行させる。垂直走査回路３はこのような読み出し動作を、順次２行づつ、実行させることになる。

選択された或る２行の画素Ｇからの画素信号の読出は、１水平期間内の水平ブランキング期間に行われる。つまり水平ブランキング期間においては、垂直信号駆動回路２によって選択された２行の各画素Ｇからの画素信号が、２行分加算されながら、各垂直信号線ＶＬ１，ＶＬ２・・・に対して並列的に出力されることになる。
また、水平ブランキング期間には、以上のようにＰ相読出、Ｄ相読出が行われた後、画素リセットが行われる。画素リセットは、信号ＲＳＴ、信号ＴＧが同時に立ち上げられることで実行される。

図１の画素アレイ１から各垂直信号線ＶＬに転送される各画素信号は、カラムＣＤＳ部５で処理される。
カラムＣＤＳ部５では、各垂直信号線ＶＬ（各列）に対して、例えば容量素子やスイッチ素子から成るＣＤＳ（Correlated Double Sampling：相関二重サンプリング）回路が形成されており、画素信号のサンプリングを行う。具体的にはＰ相読出レベルとＤ相読出レベルの差を、画素信号としてサンプリングする。
上述のように水平周期内での水平ブランキング期間に選択された行から並列読み出しされ、カラムＣＤＳ部５でサンプリングされた各列の画素信号は、水平周期内の読み出し期間において、水平走査回路６によって順次選択され、水平信号線ＨＬに転送され、出力回路７に供給される。
出力回路７では、ＡＧＣ処理、クランプ処理等を行って、シリアル信号としての１水平期間の撮像画像信号を出力する。各水平周期で以上の動作が行われることで、１フレーム期間に１フレームの撮像画像信号が出力されることになる。
なお、垂直走査回路３、水平走査回路６、カラムＣＤＳ部５、出力回路７での動作タイミングは、タイミングジェネレータ２によって制御される。タイミングジェネレータ２は、垂直同期信号、水平同期信号に基づいて、各部の動作タイミングを制御する。

出力回路７から出力される撮像画像信号は、図示しないＡ／Ｄ変換器でデジタル信号に変換され、さらにデジタルゲイン処理、ホワイトバランス処理等が施される。さらに、表示用の信号処理が行われて表示部で画像表示が行われたり、フォーマット処理、圧縮処理等のエンコード処理が行われて記録メディアに記録されたり、或いは送信部から送信出力される。

このような本実施の形態の固体撮像装置においては、インターレース２行加算読み出し時に生ずる、各行間と各フレーム間における画素ＧＳの電荷蓄積時間の違いを解消するために、読出のために選択される行（２行）以外で、特定の行の画素をリセットさせるようにするものである。
上述したように画素信号の読出のために選択された行の画素は、読出時に画素リセット動作も含まれるものであるが、２行が読出のために選択されるのと同時に、特定の行の各画素については読出を伴わないリセットを実行させるものである。これにより、全ての行の蓄積時間を等しくし、蓄積時間の相違から生じる画像のちらつきを解消する。

この動作を行うための垂直走査回路３の構成、特に信号ＴＧ、信号ＲＳＴを出力するための構成を図３に示す。
垂直走査回路３は、選択した行の信号ＲＳＴを立ち上げることでＰ相読出を実行させ、信号ＴＧを立ち上げることでＤ相読出を実行させる。また、信号ＲＳＴ、信号ＴＧを同時に立ち上げることで画素リセットを実行させる。
本例の場合、垂直走査回路３は、リセットアドレスデコーダ３ａ、読出アドレスデコーダ３ｂとしての構成部分を備える。

読出アドレスデコーダ３ｂは、画素信号の読み出しを行う行を選択するデコーダである。読出アドレスデコーダ３ｂによって、或る行が読出のために選択され、その行の各画素ＧＳのリセット読出（Ｐ相読出）、画素読出（Ｄ相読出）、及び画素リセットが行われるように信号ＴＧ、信号ＲＳＴが発生される。
読出アドレスデコーダ３ｂには、タイミングジェネレータ２から、走査する行のアドレス（読出アドレスRD-Ad）が供給される。この読出アドレスRD-Adは、読出行選択デコーダ３１に入力される。読出行選択デコーダ３１は、画素アレイ１の各行（各垂直走査線Ｌ１〜Ｌｎ）に対応して出力端子ＲＤ１〜ＲＤｎを有し、読出アドレスRD-Adによって指定された行、つまり出力端子ＲＤ１〜ＲＤｎのうちで選択された端子から読出行選択信号としてのＨレベルのパルスを発生させる。

また、図では出力端子ＲＤｎに対応してのみ示しているが、読出行選択デコーダ３１の各出力端子ＲＤ１〜ＲＤｎに対応して、それぞれＡＮＤゲート３２，３４、ＯＲゲート３３，３５が設けられる。
図示する、出力端子ＲＤｎに対応して説明すると、ＡＮＤゲート３２には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３２には、タイミングジェネレータ２からのＴＧ制御信号TRTG、SHTGがＯＲゲート３８を介して入力される。
図４に示しているが、ＴＧ制御信号TRTGは、毎水平周期において、水平ブランキング期間内で画素信号読出（Ｄ相読出）のために信号ＴＧを立ち上げるタイミングを規定するパルスである。またＴＧ制御信号SHTGは、毎水平周期において、水平ブランキング期間内で画素リセットのために信号ＴＧを立ち上げるタイミングを規定するパルスである。
このＡＮＤゲート３２の出力は、ＯＲゲート３３を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＴＧとなる。
従って、読出アドレスRD-Adとして第ｎ行が選択され、読出行選択デコーダ３１の出力端子ＲＤｎがＨレベルとされている水平期間においては、ＡＮＤゲート３２のＨ出力に基づいて、図４に示す画素読出（Ｄ相読出）のための信号ＴＧのパルス、及び画素リセットの際の信号ＴＧのパルスが、第ｎ行の各画素ＧＳに与えられることになる。

またＡＮＤゲート３４には出力端子ＲＤｎからの読出行選択信号が入力される。また、このＡＮＤゲート３４には、タイミングジェネレータ２からのＲＳＴ制御信号TRRST、
SHRSTがＯＲゲート３９を介して入力される。
ＲＳＴ制御信号TRRSTは、毎水平周期の水平ブランキング期間内で、リセット読出（Ｐ相読出）のために信号ＲＳＴを立ち上げるタイミングを規定するパルスである。またＲＳＴ制御信号SHRSTは、毎水平周期において、水平ブランキング期間内で画素リセットのために信号ＲＳＴを立ち上げるタイミングを規定するパルスである。
このＡＮＤゲート３４の出力は、ＯＲゲート３５を介して電圧レベルシフタ４に供給されて電圧シフトされ、第ｎ行（垂直走査線Ｌｎ）の信号ＲＳＴとなる。
従って、読出アドレスRD-Adとして第ｎ行が選択され、読出行選択デコーダ３１の出力端子ＲＤｎがＨレベルとされている水平期間においては、ＡＮＤゲート３４のＨ出力に基づいて、図４に示すリセット読出（Ｐ相読出）のための信号ＲＳＴのパルス、及び画素リセットの際の信号ＲＳＴのパルスが、第ｎ行の各画素ＧＳに与えられることになる。

一方、リセットアドレスデコーダ３ａは、画素リセットのみを行う行を選択するデコーダである。なお、画素リセットは通常、読出を行った行において、読出直後に実行されるが、本例ではリセットアドレスデコーダ３ａによって、読出を伴わないでリセットのみが行われる行が発生することになる。
リセットアドレスデコーダ３ａには、タイミングジェネレータ２から、リセットする行のアドレス（リセットアドレスRST-Ad）が供給される。このリセットアドレスRST-Adは、リセット行選択デコーダ２１に入力される。リセット行選択デコーダ２１は、画素アレイ１の各行（各垂直走査線Ｌ１〜Ｌｎ）に対応して出力端子ＲＳ１〜ＲＳｎを有し、リセットアドレスRST-Adによって指定された行、つまり出力端子ＲＳ１〜ＲＳｎのうちで選択された端子からリセット行選択信号としてのＨレベルのパルスを発生させる。

また、図では出力端子ＲＳｎに対応してのみ示しているが、リセット行選択デコーダ２１の各出力端子ＲＳ１〜ＲＳｎに対応して、それぞれＡＮＤゲート２２，２３が設けられる。
図示する、出力端子ＲＳｎに対応して説明すると、ＡＮＤゲート２２には出力端子ＲＳｎからのリセット行選択信号が入力される。また、このＡＮＤゲート２２には、タイミングジェネレータ２から、画素リセットタイミングを規定するＴＧ制御信号SHTGが入力される。
このＡＮＤゲート２２の出力は、ＯＲゲート３３に供給される。

またＡＮＤゲート２３には出力端子ＲＤｎからのリセット行選択信号が入力される。また、このＡＮＤゲート２３には、タイミングジェネレータ２から画素リセットタイミングを規定するＲＳＴ制御信号SHRSTが入力される。
ＡＮＤゲート２３の出力は、ＯＲゲート３５に供給される。

従って、今、第ｎ行がリセットアドレスRST-Adによって選択されて出力端子ＲＳｎがＨレベルとなっており、一方、読出アドレスRD-Adによっては第ｎ行が選択されていない（出力端子ＲＤｎがＬ）とすると、第ｎ行の各画素に対しては、図４のリセット読出のための信号ＲＳＴのパルスと、画素読出のための信号ＴＧのパルスは与えられず、画素リセットのための信号ＲＳＴ及び信号ＴＧのパルスが与えられることになる。
後述する図７では、第２行目〜第４行目に対する信号ＲＳＴ、信号ＴＧを示しているが、リセットアドレスデコーダ３ａで選択された行は図７の第２行目に相当し、図示するように画素リセットのためのみに信号ＲＳＴ及び信号ＴＧのパルスが与えられるものとなる。

このように垂直走査回路３によっては、画素信号の読出及び画素リセットを行う行が読出アドレスデコーダ３ｂによって選択され、また画素リセットのみを行う行がリセットアドレスデコーダ３ａによって選択される。
なお、本例ではインターレース２行加算方式の走査を実行するため、読出アドレスデコーダ３ｂによっては毎水平期間に、２行が同時に選択される。
リセットアドレスデコーダ３ａによっては、１行が選択される場合と２行が選択される場合がある。

インターレース２行加算方式で垂直走査を行いながら、特定の行をリセットする動作を具体例で説明する。
図５は、各フレーム（ＯＤＤフレーム、ＥＶＥＮフレーム）での各水平期間での走査を模式的に示している。横軸は時間であり、Ｈ１，Ｈ２・・・は各フレームでの水平期間を示している。
インターレース２行加算方式であるため、まず１フレーム目（ＯＤＤフレーム）では最初の水平期間Ｈ１では第１行と第２行の読出が行われる。つまり読出アドレスデコーダ３ｂによって第１行と第２行が同時に選択され、画素信号の読出（Ｐ相、Ｄ相）及び画素リセットが行われる。
次の水平期間Ｈ２では、第３行と第４行の読出が行われる。つまり読出アドレスデコーダ３ｂによって第３行と第４行が同時に選択され、画素信号の読出（Ｐ相、Ｄ相）及び画素リセットが行われる。
このように、１フレーム目（ＯＤＤフレーム）では、水平期間毎に（１行＋２行）→（３行＋４行）→（５行＋６行）→（７行＋８行）・・・と加算読み出しを行う。
また次の２フレーム目（ＥＶＥＮフレーム）では、水平期間毎に（２行＋３行）→（４行＋５行）→（６行＋７行）→（８行＋９行）・・・と読み出しを行うことになる。

このようにインターレース２行加算方式で走査を行うとき、リセットアドレスデコーダ３ａによって各水平期間に特定の行が選択される。
例えばＯＤＤフレームの水平期間Ｈ２では２行目、水平期間Ｈ３では４行目、水平期間Ｈ４では６行目・・・というようにリセットアドレスデコーダ３ａによってリセット行が選択される。
またＥＶＥＮフレームでは、水平期間Ｈ２では１行目と２行目、水平期間Ｈ３では３行目と４行目、水平期間Ｈ４では５行目と６行目・・・というようにリセットアドレスデコーダ３ａによってリセット行が選択される。

上述したように、リセットアドレスデコーダ３ａで選択される行には、画素リセットのためにのみ信号ＲＳＴ、信号ＴＧが供給される。
例えばＯＤＤフレームの水平期間Ｈ２を例にあげて図７に信号波形を示す。この場合、３行目と４行目が読出アドレスデコーダ３ｂによって選択されるため、３行目と４行目の垂直走査線Ｌ３、Ｌ４によって、図示するように信号ＲＳＴ、信号ＴＧが与えられ、画素信号の読出及び画素リセットが行われる。またこの期間、２行目がリセットアドレスデコーダ３ａによって選択されるため、２行目の垂直走査線Ｌ２によって、図示するように信号ＲＳＴ、信号ＴＧが与えられ、画素リセットのみが行われる。

そして、このように各水平期間にそれぞれ特定の行がリセットアドレスデコーダ３ａによって選択されることにより、各画素の蓄積時間は統一される。
蓄積時間は、画素のリセットから次の読出までの期間となるが、図５のようにリセットアドレスデコーダ３ａによって選択されてリセットを行う行が設定されることで、各行の画素の蓄積時間は、全て（１Ｖ−１Ｈ）の時間に統一されることになる。
つまりインターレース２行加算方式の場合、図１２（ｂ）で示したように蓄積時間が１Ｖ、１Ｖ−１Ｈ、１Ｖ＋１Ｈでばらついていたものが、本例では解消され、これによって蓄積時間のバラツキによる画像のちらつきが解消される。

なお、図５の動作を実現するためには、各水平期間においてタイミングジェネレータ２から垂直走査回路３に、図６のように読出アドレスRD-Ad、リセットアドレスRST-Adが与えられればよい。
図６（ａ）はＯＤＤフレームの場合を示しており、ＯＤＤフレームでは、読出アドレスRD-Ad及びリセットアドレスRST-Adにより、水平期間Ｈ１〜Ｈｎで、それぞれ図示するように行を指定する。
また図６（ｂ）はＥＶＥＮフレームの場合を示しており、ＥＶＥＮフレームでは、読出アドレスRD-Ad及びリセットアドレスRST-Adにより、水平期間Ｈ１〜Ｈｎで、それぞれ図示するように行を指定する。
これにより図５で説明した動作が実現され、蓄積時間が統一される。また、構成上は、単に垂直走査回路３においてリセットアドレスデコーダ３ａを追加するとともに、リセットアドレスデコーダ３ａに与えるリセットアドレスRST-Adをタイミングジェネレータ２から発生させるようにすればよいのみであるため、簡単に導入できるものである。

ところで、これまで説明した行加算方式は、隣り合う２行を加算し合うため、基本的に色フィルターのついた、画素センサへは応用できない。つまり画素アレイ１が白黒センサ、或いは、色毎（Ｇ：Green、Ｒ：Red、Ｂ：Blue）に１つのセンサを用いて３個で構成される３板センサに適用できる実施の形態とされるものである。
ところが本発明の考え方は、色フィルターのついたセンサへも適用できるものである。以下に色フィルタ付（単板センサ）における実施の形態を説明する。

図８は色フィルタが付加された画素アレイを模式的に示している。Ｇはグリーンの色フィルタが付けられた画素、Ｂはブルーの色フィルタが付けられた画素、Ｒはレッドの色フィルタが付けられた画素を示している。
例えば第１行、第３行、第５行・・・（奇数行）は、列毎にＧ、Ｂ、Ｇ、Ｂ・・・と並び、第２行、第４行、第６行・・・（偶数行）は、列毎にＲ、Ｇ、Ｒ、Ｇ・・・と並ぶように各色の画素が配列される。

このような画素アレイに対してインターレース２行加算方式で走査する場合を図９に示す。
色フィルタ付の画素アレイの場合、色毎に加算しなければならないので、奇数行同志、又は偶数行同志が同時に選択され、画素信号の読出が行われることになる。
例えば図９の１フレーム目（ＯＤＤフレーム）での水平期間Ｈ１では、第１行と第３行が選択されて読出が行われる。この期間、Ｇ同志の２行加算信号と、Ｂ同志の２行加算信号が得られる。
また水平期間Ｈ２では、第２行と第４行が選択されて読出が行われる。この期間、Ｒ同志の２行加算信号と、Ｇ同志の２行加算信号が得られる。
つまり、同じ色同志で加算が行われるようにインターレース２行加算方式を実行する場合、ＯＤＤフレームでは、（１行＋３行）→（２行＋４行）→（５行＋７行）→（６行＋８行）・・・と加算読み出しを行い、ＥＶＥＮフレームでは、（２行＋４行）→（３行＋５行）→（６行＋８行）→（７行＋９行）・・・と加算読出を行うことになる。

ところがその際、１フレームから２フレーム目間の蓄積動作（リセット期間）は、行毎にばらついてしまう。図９からわかるように、例えば１フレーム目の２行→２フレーム目の２行間のリセット期間は１Ｖ−１Ｈ、１フレーム目の３行→２フレーム目の３行間のリセット期間が、１Ｖ＋１Ｈ期間、１フレーム目の４行→２フレーム目の４行間のリセット期間は１Ｖ−１Ｈ、１フレーム目の５行→２フレーム目の５行間のリセット期間が、１Ｖ−１Ｈ期間となる。
また２フレーム目から３フレーム目に着目すると、２フレーム目の２行→３フレーム目の２行間のリセット期間は１Ｖ＋１Ｈ、２フレーム目の３行→３フレーム目の３行間のリセット期間が、１Ｖ−１Ｈ期間、２フレーム目の４行→３フレーム目の４行間のリセット期間は１Ｖ＋１Ｈ、２フレーム目の５行→３フレーム目の５行間のリセット期間が、１Ｖ＋１Ｈ期間となる。
従って、蓄積時間が最小で１Ｖ−１Ｈ、最大で１Ｖ＋１Ｈとなり、フレーム間、或いは、同一フレーム内で、２Ｈ分の蓄積時間の違いがでできてしまう。
それを解消するために、各水平期間においてリセットアドレスデコーダ３ａで特定の行を選択し、画素リセットを実行させることで、この場合も蓄積時間を全て１Ｖ−１Ｈに揃えることが可能である。

リセットアドレスデコーダ３ａでリセット行を選択する本例の動作を図１０に示す。
例えばＯＤＤフレームの水平期間Ｈ３では３行目、水平期間Ｈ５では７行目・・・というようにリセットアドレスデコーダ３ａによってリセット行が選択される。
またＥＶＥＮフレームでは、水平期間Ｈ２では１行目、水平期間Ｈ３では２行目と４行目、水平期間Ｈ４では５行目、水平期間Ｈ５では６行目と８行目、・・・というようにリセットアドレスデコーダ３ａによってリセット行が選択される。

このように各水平期間にそれぞれ特定の行がリセットアドレスデコーダ３ａによって選択されることにより、各行の画素の蓄積時間は、全て（１Ｖ−１Ｈ）の時間に統一される。
つまり色フィルタ付きの画素アレイの場合において、インターレース２行加算方式を実行する場合でも、本例の動作により蓄積時間がばらつくことはなくなり、画像のちらつきが解消される。

以上、実施の形態を説明してきたが、本発明は多様な変形例が考えられる。インターレース２行加算方式の場合に限らず、例えば３行以上を同時に読み出す場合でも、蓄積時間のバラツキが発生することが想定されるが、適切にリセット行を選択することで、上記同様の効果を得ることができる。
また、読出アドレスデコーダ３ｂ、リセットアドレスデコーダ３ａの数は、選択する行数や動作設定に応じて変更されるべきものである。
また、もちろんリセットアドレスデコーダ３ａ及び読出アドレスデコーダ３ｂの構成は図３の例に限られるものではない。

本発明の実施の形態の固体撮像装置の要部のブロック図である。 実施の形態の画素の説明図である。 実施の形態の垂直走査回路のブロック図である。 実施の形態の垂直走査回路による走査波形の説明図である。 実施の形態の蓄積時間の説明図である。 実施の形態の蓄積時間統一のための選択行の説明図である。 実施の形態の蓄積時間統一のための走査波形の説明図である。 実施の形態のカラーフィルタ付きの画素の説明図である。 カラーフィルタ付きの画素の場合の蓄積時間バラツキの説明図である。 実施の形態のカラーフィルタ付きの画素の場合の蓄積時間の説明図である。 インターレース２行加算方式の説明図である。 インターレース２行加算方式の場合の蓄積時間のバラツキの説明図である。

符号の説明

１ 画素アレイ、２ タイミングジェネレータ、３ 垂直走査回路、３ａ リセットアドレスデコーダ、３ｂ 読出アドレスデコーダ、４ 電圧レベルシフタ、５ カラムＣＤＳ部、６ 水平走査回路、７ 出力回路

Claims (3)

1. 固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段と、
   上記画素センサ手段の行を選択し、選択行の各列の固体撮像素子から上記画素信号の読み出しを実行させる垂直走査手段と、
   上記垂直走査手段によって読み出された上記画素信号に対する処理を行って撮像画像信号を出力する出力手段とを備え、
   上記垂直走査手段は、インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させるとともに、画素の電荷蓄積時間統一のために必要な行について画素リセットのみを実行させることを特徴とする固体撮像装置。
2. 上記垂直走査手段は、
   上記画素信号の読出及び画素リセットを実行させる行を選択する読み出しアドレスデコーダと、
   画素の電荷蓄積時間統一のために画素リセットのみを実行させる行を選択するリセットアドレスデコーダと、
   を備えることを特徴とする請求項１に記載の固体撮像装置。
3. 固体撮像素子が行方向及び列方向にアレイ状に配されて成り、上記各固体撮像素子が入射光に応じて蓄積された電荷に基づく画素信号を得る画素センサ手段に対して、
   インターレース複数行加算読み出し方式として、水平周期毎に、上記画素センサ手段に対して順次、複数行づつ選択して上記画素信号の読出及び画素リセットを実行させるとともに、画素の電荷蓄積時間統一のために必要な行について画素リセットを実行させることを特徴とする画素信号読み出し方法。

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