JP5845140B2

JP5845140B2 - 撮像素子及び撮像装置

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Description

本発明は、画素信号の加算機能を有する撮像素子及び撮像装置に関するものである。

近年、撮像素子の画素の微細化に伴い、一画素あたりの受光面積が小さくなり、受光できる光量が減少してきている。そのため、１つの画素の出力する画素値のＳ／Ｎ比が減少する傾向にある。そこで、撮像素子の画素の微細化が進んでも、各画素からの画素値を加算する構造を持つことにより高Ｓ／Ｎ比を実現する様々な技術がこれまでに開発されている。

例えば、特許文献１ではアナログ信号である画素信号を列毎に加算しており、適宜トランジスタを切り替えることにより複数画素からの電荷を加算して平均する方法が開示されている。一方、特許文献２では列毎に設けられているアナログ／デジタル変換（Ａ／Ｄ変換）部においてデジタル演算処理によりデジタル信号の加算処理を行う方法が開示されている。

特開２０１０−２４５９５１号公報特開２００５−２７８１３５号公報

しかしながら、上述の特許文献１に開示された従来技術では、水平加算は加算平均部と接続された列毎となるため、回路構成により任意の列毎には加算ができない。また、特許文献２に開示された従来技術では、Ａ／Ｄ変換部のデジタル演算処理中にデジタル加算を行うため、画素毎にデジタル変換処理を行うことにより、加算しない場合と比較して、変換期間が長くなる弊害がある。また、画素信号のデジタル変換処理を行ってから垂直加算（行方向加算）を行うためにラインメモリを必要とするため回路規模が大きくなるという問題もある。

そこで、本発明の目的は、回路規模を抑えつつ任意画素ごとに加算処理ができ、かつデジタル変換処理期間の短縮を可能にした撮像素子、撮像装置を提供することである。

本発明に係わる撮像素子は、入射光を電荷に変換する光電変換素子を含み、前記電荷に応じたアナログ信号を生成する単位画素が行方向及び列方向において２次元配置された画素部と、前記画素部の列毎に設けられ、前記アナログ信号を前記列方向に出力するための複数の列信号線と、前記列信号線の各々に出力された複数行の前記アナログ信号を前記列方向において前記列毎に混合するアナログ信号混合手段と、前記列毎に設けられ、前記アナログ信号混合手段により混合された前記アナログ信号に含まれる画像信号からリセット成分を差し引く演算手段と、前記列毎に設けられ、前記演算手段により前記リセット成分を差し引かれた前記画像信号をデジタル信号に変換するＡ／Ｄ変換器と、前記列毎に設けられた前記Ａ／Ｄ変換器により変換された複数列のデジタル信号を前記行方向において加算するデジタル信号加算手段と、を備えたことを特徴とする。
また、本発明に係わる撮像装置は、入射光を電荷に変換する光電変換素子を含み、前記電荷に応じたアナログ信号を生成する単位画素が行方向及び列方向において２次元配置された画素部と、前記画素部の列毎に設けられ、前記アナログ信号を前記列方向に出力するための複数の列信号線と、前記列信号線の各々に出力された複数行の前記アナログ信号を前記列方向において前記列毎に混合するアナログ信号混合手段と、前記列毎に設けられ、前記アナログ信号混合手段により混合された前記アナログ信号に含まれる画像信号からリセット成分を差し引く演算手段と、前記列毎に設けられ、前記演算手段により前記リセット成分を差し引かれた前記画像信号をデジタル信号に変換するＡ／Ｄ変換器と、前記列毎に設けられた前記Ａ／Ｄ変換器により変換された複数列のデジタル信号を前記行方向において加算するデジタル信号加算手段とを備えた撮像素子と、前記撮像素子を駆動する駆動手段と、前記撮像素子の出力信号に所定の信号処理を施す信号処理手段と、前記駆動手段及び前記信号処理手段を制御する制御手段とを備え、前記制御手段は、前記アナログ信号混合手段によるアナログ信号の混合および前記デジタル信号加算手段によるデジタル信号の加算を行なう加算駆動と、前記アナログ信号混合手段によるアナログ信号の混合および前記デジタル信号加算手段によるデジタル信号の加算を行なわない非加算駆動のいずれかで駆動するように前記駆動手段を制御することを特徴とする。

本発明によれば、回路規模を抑えつつ任意画素ごとに加算処理ができ、かつデジタル変換処理期間の短縮を可能にした撮像素子、撮像装置を提供することが可能となる。

本発明の一実施形態に係わる撮像装置のブロック図。本発明の一実施形態に係わる撮像素子のブロック図。画素部１０１のブロック図。カラムアンプの内部ブロック図。ＣＤＳ回路のブロック図。画素加算タイミング図。

以下、本発明の一実施形態について、添付図面を参照して詳細に説明する。

図１は、本発明の実施形態における撮像装置の構成を示す図である。この撮像装置は、動画機能付き電子スチルカメラやビデオカメラなどにより実現され、高画素数の撮像素子、これにより得られる画像を表示可能な画像表示部、および、記録可能な画像記録部を備える。

図１において、本実施形態の撮像装置は、光学系１、撮像素子２、駆動回路部３、前処理部４、信号処理部５、画像データを記憶するメモリ部６、画像表示部７、画像記録部８、操作部９および同期制御部１０から構成される。

光学系１は、被写体像を撮像素子２に結像させる合焦レンズ、光学ズームを行うズームレンズ、被写体像の明るさを調整する絞り、露光を制御するシャッタからなり、これらは駆動回路３により駆動される。

撮像素子２は、その受光面に複数の画素（単位画素）が、行方向及び列方向においてＭ行Ｎ列のマトリクス状（２次元状）に配置されるとともに、これらの画素から読み出された信号を所定の順番で出力する回路を有する。詳細は図２を参照して後述する。

駆動回路部３は、同期制御部１０からの制御信号により、定電圧やドライブ能力を強化させたパルスを供給することで、光学系１および撮像素子２を駆動する。さらに、同期制御部１０からの制御信号を撮像素子２へ伝達する機能も備える。

信号処理部５は、同期制御部１０からの制御信号により制御され、撮像素子２の出力信号に対して適切な信号処理を行い画像データに変換する。また、信号処理部５は、メモリ部６や画像記録部８へデジタル信号に変換された出力信号や画像データを出力する。また、信号処理部５は、メモリ部６や画像記録部８からのデジタル信号に変換された出力信号や画像データを受けて信号処理を行う。さらに、撮像素子２の出力信号から合焦状態や露光量等の測光データを検出し、同期制御部１０に送出する機能も備える。

メモリ部６は、同期制御部１０からの制御信号により制御され、デジタル信号に変換された撮像素子２の出力信号や、信号処理された画像データを一時的に記憶する。さらに、表示用の画像データを画像表示部７へ出力する機能も備える。

画像表示部７は、同期制御部１０からの制御信号により制御され、メモリ部６に記憶する表示用の画像データを、撮影前の構図決めや撮影後の画像の確認のために表示するもので、電子ビューファインダー（ＥＶＦ）や液晶ディスプレイ（ＬＣＤ）で構成される。また、画像表示部７には、一般に撮像素子２の垂直画素数より表示画素数が少ないものが用いられ、本実施形態でも画像表示部７の表示画素数は、撮像素子２の出力画素数より少ないものとする。

画像記録部８は、着脱可能なメモリ等を備え、同期制御部１０からの制御信号により制御され、信号処理部５から送出されるデジタル信号に変換された出力信号や画像データの記録や着脱可能なメモリからの読み込みを行うことができる。

操作部９は、スイッチ、押しボタン、レバー、ダイアル等の操作部材を用いた外部からの指示を同期制御部１０へ伝達する。外部からの指示としては、例えば、撮像装置の電源スイッチの状態、撮影を指示する押しボタンの状態、光学ズームや電子ズームを指示するボタンやレバーの状態あるいは撮影モードを選択するモードダイアルの状態などがある。また、操作部９は、撮影前の画像表示の指示、撮影の各種指示、撮影した画像の表示あるいは撮像装置の動作を予め指示するメニュー操作等を同期制御部１０に伝達する。さらに、操作部９は、同期制御部１０からの制御信号により、ＬＣＤやＬＥＤ等の表示装置あるいは画像表示部７を用いて、撮像装置の状態を表示することができる。また、画像表示部７を表示装置とし、画像表示部７に装着したタッチパネルを操作部材として用いて、オンスクリーンでの操作を行う構成であってもよい。

同期制御部１０は、操作部９からの指示により撮像装置全体を制御する。また、信号処理部５から送出される合焦状態や露光量等の測光データに応じて、光学系１を制御して、最適な被写体像を撮像素子２に結像させる。さらに、メモリ部６の使用状況や画像記録部８のメモリの着脱状態や使用状況を検出することもできる。

図２は、ＣＭＯＳ型撮像素子の構成を示すブロック図である。図２に示すように、撮像素子１００は、その受光面に複数の画素部（単位画素）１０１が、行方向及び列方向においてＭ行Ｎ列のマトリクス状に配置（２次元配置）されている。画素部１０１は、それぞれ入射光を電荷に変換する光電変換素子を有している。また、画素部１０１の各々の前面には、カラーフィルタＲ（赤）、Ｇｒ、Ｇｂ（緑）及びＢ（青）がベイヤ型に配列されたカラーフィルタアレイが設けられている。ここで、Ｍは１からｍまでの自然数、Ｎは１からｎまでの自然数である。また、撮像素子１００は、列毎に画素部１０１で発生した電荷に応じた画像信号（アナログ信号）を列方向（垂直方向）に出力するための列信号線（垂直信号線）１１３、列毎に設けられたカラムアンプ部１２１、列毎に設けられたＣＤＳ（Correlated Double Sampling）回路１２２、及び列毎に設けられたＡ／Ｄ変換部（Ａ／Ｄ変換器）１２３を備えている。Ａ／Ｄ変換部１２３は、列毎にアナログ信号である画像信号をデジタル信号に変換する。そして、列走査回路（第２の走査部）１７は、Ａ／Ｄ変換部１２３により変換されたデジタル信号を行信号線（水平信号線）１６を介して順次出力する。

そして、本実施形態の撮像装置は、入射した光を結像面に結像させる撮像レンズ、絞り、シャッタ等で構成される撮影光学系と、絞りやシャッタを用いて光学系１に含まれる撮像レンズの結像面にある撮像素子１００の露光制御を行うとともに、タイミングジェネレータである駆動回路部３を介して、撮像制御や画像信号の出力制御を行う同期制御部１０とを有する。

さらに、撮像素子１００の行走査回路（第１の走査部）１３は、タイミング制御回路１４からの制御信号を受けて、各画素部１０１から出力される画像信号を行単位で各列の列信号線１１３に読み出すためのタイミング信号を出力する。

参照信号生成部１５は、デジタル−アナログ変換装置（以下、ＤＡＣ（Digital-Analog converter）と略記する）からなる装置である。参照信号生成部１５は、タイミング制御回路１４からの制御信号を受けて、時間変化させた階段状の波形となる参照信号電圧を発生する。参照信号生成部１５から生成した参照信号はＡＤ変換部１２３に入力される。ＡＤ変換部１２３は、任意の列信号線１１３の電圧と参照信号生成部１５から生成された参照信号との比較をＡＤ変換部１２３内にて行い、比較開始時間から参照信号電圧と列信号線１１３の電圧が等しくなるまでの時間をＡＤ変換部１２３内に設けるカウンタによりカウントすることによってアナログ信号からデジタル信号へと変換する。

図３は、画素部１０１の回路構成を示す図である。図３に示すように、画素部１０１には、フォトダイオードＰＤ１１、転送トランジスタＭ１２、増幅トランジスタＭ１３、選択トランジスタＭ１４、およびリセットトランジスタＭ１５が設けられている。各トランジスタは、例えばｎチャネルＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）が用いられる。

また、転送トランジスタＭ１２、選択トランジスタＭ１４およびリセットトランジスタＭ１５の各ゲートには、それぞれ転送信号１３１、行選択信号１３２、リセット制御信号１３３を伝達するための信号線が接続されている。これらの信号線は水平方向に延在して、同一行に含まれる画素を同時に駆動するようになっており、これによりライン順次動作型のローリングシャッタや、全行同時動作型のグローバルシャッタの動作を制御することが可能になっている。さらに、選択トランジスタＭ１４のソースには列信号線１１３が接続され、列信号線１１３の一方の端部は、定電流源２０１を介して接地されている。

フォトダイオードＰＤ１１は、光電変換により生成された電荷を蓄積するものであり、そのＰ側が接地され、Ｎ側が転送トランジスタＭ１２のソースに接続されている。転送トランジスタＭ１２がＯＮすると、フォトダイオードＰＤ１１の電荷がＦＤ部２０２に転送されるが、ＦＤ部２０２には寄生容量Ｃ１６があるので、この部分に電荷が蓄積される。

増幅トランジスタＭ１３のドレインは電源電圧Ｖｄｄとされ、ゲートはＦＤ部２０２に接続されている。この増幅トランジスタＭ１３は、ＦＤ部２０２の電圧を電気信号に変換する。選択トランジスタＭ１４は、信号を読み出す画素を行単位で選択するためのものであり、そのドレインは増幅トランジスタＭ１３のソースに、ソースは列信号線１１３に接続されている。この選択トランジスタＭ１４がＯＮしたときには、増幅トランジスタＭ１３と定電流源２０１とがソースフォロアを構成するので、ＦＤ部２０２の電圧に対応する電圧が列信号線１１３に出力される。リセットトランジスタＭ１５のドレインは電源電圧Ｖｄｄと接続され、ソースはＦＤ部２０２に接続されている。このリセットトランジスタＭ１５は、ＦＤ部２０２の電圧を電源電圧Ｖｄｄにリセットする。

以下、画素部１０１の基本的な動作について説明する。まず、設定された電荷蓄積時間からリセットタイミングを計算する。計算されたリセットタイミングになったら、画素部１０１の読み出し開始行の画素に対するリセット制御信号１３３を高電位にしてリセットトランジスタＭ１５をＯＮし、次に、転送信号１３１を高電位にして転送トランジスタＭ１２をＯＮする。

これにより、ＦＤ部２０２およびフォトダイオードＰＤ１１がリセットされる。続いて、転送信号１３１を低電位にして転送トランジスタＭ１２をＯＦＦすることで、フォトダイオードＰＤ１１における電荷蓄積が開始される。次に、リセット制御信号１３３を低電位にしてリセットトランジスタＭ１５をＯＦＦする。

その後、電荷蓄積の終了直前に、読み出し開始行のリセット制御信号１３３を高電位にしてリセットトランジスタＭ１５をＯＮすることで、ＦＤ部２０２を電源電圧Ｖｄｄにリセットする。

この状態で、読み出し開始行の行選択信号１３２を高電位にして選択トランジスタＭ１４をＯＮする。その後、リセット制御信号１３３を低電位にしてリセットトランジスタＭ１５をＯＦＦすることで、この時のＦＤ部２０２の電圧に対応するリセット信号を列信号線１１３に出力する。

次に、転送信号１３１を高電位にして転送トランジスタＭ１２をＯＮすることで、フォトダイオードＰＤ１１に生じた電荷がＦＤ部２０２に転送される。そして、転送信号１３１を低電位にして転送トランジスタＭ１２をＯＦＦすることで、電荷蓄積が終了し、ＦＤ部２０２に転送された電荷が加わった電圧に応じた画像信号が列信号線１１３に出力される。

次に、行毎に画素１０１から列信号線１１３に出力された画像信号及びリセット信号は、それぞれカラム処理部１２に入力される。カラム処理部１２では、カラムアンプ部（列アンプ回路）１２１において列信号線１１３に出力されたアナログ信号である画像信号を増幅し、続くＣＤＳ回路１２２において画像信号からリセット信号を差し引く。そして、Ａ／Ｄ変換部１２３にてＣＤＳ回路１２２から出力されたリセット成分を取り除いた画像信号をアナログ／デジタル変換する。

図４は、本実施形態におけるカラムアンプ部の構成を示す図である。カラムアンプ部１２１は、列信号線１１３と接続されたアンプ３０１、列信号線１１３と一端がそれぞれ接続されているスイッチ３０２及びスイッチ３０３を備える。さらに、スイッチ３０２及びスイッチ３０３の別の一端と接続され、かつもう一端は接地されているコンデンサ３０４及び３０５を備える。そして、スイッチ３０２及び３０３は、タイミング制御回路１４からの加算制御信号１４１、１４２によってＯＮ／ＯＦＦ制御される。すなわち、カラムアンプ部１２１は、前記列信号線１１３に出力された複数行のアナログ信号を前記列方向において加算する機能（第１の加算機能）を内蔵する。

加算制御信号１４１、１４２は行選択信号１３２と連動している。本実施形態の撮像装置では、ユーザーにより設定される撮影モードに基づいて、後述する加算モードと非加算モードを切り替える。例えば、通常の静止画や高精細な動画など高解像な画像を必要とする撮影モードが指示されている場合には、後述する非加算モードが設定され、撮像素子１００を非加算駆動で駆動することで各画素１０１の信号を順次選択出力する。また、フレームレートを重視する撮影モードに変更指示が出された場合には、複数画素の信号を加算することによるデータ圧縮効果でフレームレートを向上させることを目的として、加算モードに切り替える。

一方、撮像素子の出力信号におけるノイズ量に基づいて、加算モードと非加算モードを切り替えても良い。すなわち、撮像素子１００の出力信号におけるノイズ量が増える場合には加算モードを設定して撮像素子１００を加算駆動で駆動し、撮像素子の出力信号を増幅することにより増大するランダムノイズを加算平均効果により抑制する。また、撮像素子１００の出力信号におけるノイズ量がそれほど多くならない場合には非加算モードを設定して撮像素子１００を非加算駆動で駆動するように制御する。

加算モードが設定されている場合、列方向（垂直方向）における異なる２行から出力される信号同士を加算平均する。すなわち、奇数行の画素から出力される信号同士を加算平均し、偶数行画素から出力される信号同士を加算平均する。ｍ行目の画素から信号を読み出す際には、加算制御信号１４１によりスイッチ３０２をＯＮし、加算制御信号１４２によりスイッチ３０３をＯＦＦして、コンデンサ３０４にｍ行目の信号を蓄積する。また、（ｍ＋２）行目の画素から信号を読み出す際には、加算制御信号１４１によりスイッチ３０２をＯＦＦし、加算制御信号１４２によりスイッチ３０３をＯＮして、コンデンサ３０５に（ｍ＋２）行目の信号を蓄積する。そして、それぞれのコンデンサに信号が蓄積された後にスイッチ３０２、３０３の両方をＯＮして加算平均された信号をアンプ３０１により増幅してＣＤＳ回路１２２に出力する。なお、このような複数行の画素から読み出される信号の加算平均処理は、画像信号だけでなく、リセット信号についても行われる。カラムアンプ部１２１での加算平均処理のタイミングの詳細については後述する。

カラムアンプ部１２１によって加算平均された画像信号及びリセット信号は、それぞれ図５に示すＣＤＳ回路１２２に入力される。そして、タイミング制御回路１４から送られるＣＤＳ制御信号１４３、１４４によって、スイッチ４０１及びスイッチ４０２がそれぞれＯＮ／ＯＦＦ制御される。これにより、画像信号はコンデンサＣｓｉｇに、リセット信号はコンデンサＣｒｅｓにそれぞれ時分割で入力される。ＣＤＳ回路１２２は、リセット信号成分を差し引いた画像信号を、ＯＰアンプ４０３を介してＡ／Ｄ変換部１２３に出力する。なお、スイッチ４０１及び４０２には、ＦＥＴトランジスタ等のスイッチング素子が用いられる。

ＣＤＳ回路１２２から出力されたアナログ信号である画像信号は、Ａ／Ｄ変換部１２３において、デジタル信号に変換され、列走査回路１７から供給されるタイミング信号にしたがって行信号線（水平信号線）１６に各列ごとに出力される。

カラム処理部１２から出力されたデジタル信号は、列走査回路１７によって行信号線（水平信号線）１６に出力される。そして、静止画のような非加算モードが選択されている場合には、加算器（第２の加算部）１８を通さず外部に出力される。また、高Ｓ／Ｎを稼ぐために加算モードが選択されている場合には、加算器１８を通すようにスイッチ１９を切り替える。すなわち、加算器１８を介して行方向（水平方向）において複数列のデジタル信号を加算してから外部に出力するか、加算器１８を介さずにそのまま行方向（水平方向）において複数列のデジタル信号を加算せずに出力するかを切り替える構成になっている。

本実施形態では、複数の画素から出力される信号を列方向（垂直方向）および行方向（水平方向）において加算処理する際に、カラムアンプ１２１での列方向（垂直方向）におけるアナログ加算平均処理と、列信号線１１３に出力された信号をデジタル変換した後での行方向（水平方向）におけるデジタル加算処理を行う構成を備えている。図６は、加算モード時における各処理のタイミングを説明するためのタイミング図である。以下、図６を用いて加算モード時における処理のタイミングについて説明する。図６において、ＶＳは１フレーム期間を表す垂直同期信号、ＨＳは１水平走査期間を表す水平同期信号である。

図６において、まず水平同期信号ＨＳが立ち上がってから、図６では図示していないリセット制御信号１３３（１）及び１３３（３）を高電位にすることで図２の各画素のリセットトランジスタＭ１５をＯＮして、行選択信号１３２（１）、１３２（３）を高電位にして各画素の選択トランジスタＭ１４をＯＮすることにより、ＦＤ部２０２から１行目及び３行目のリセット信号の列信号線への読み出しが順次実施される（ｔ１〜ｔ２）。この時、加算制御信号１４１、１４２はそれぞれ行選択信号１３２（１）、１３２（３）に連動して動作する。

ｔ２〜ｔ３において、１行目及び３行目のリセット信号の加算平均動作を行う。具体的には、加算制御信号１４１と１４２を同時にＯＮさせることによりカラムアンプ部１２１内のコンデンサ３０４、３０５を列信号線１１３に対して並列に接続することにより加算平均処理を行う。

ｔ３〜ｔ４において、ＣＤＳ制御信号１４３を高電位にしてスイッチ４０１をＯＮさせることにより、加算平均したリセット信号をＣＤＳ回路部１２２内のコンデンサＣｒｅｓに蓄積する。ｔ４〜ｔ５において、図６では図示していない転送信号１３１（１）、１３１（３）をそれぞれ高電位にすることで図２の各画素の転送トランジスタＭ１２をＯＮすることにより、フォトダイオードＰＤ１１の電荷をＦＤ部２０２に転送し、さらに行選択信号１３２（１）、１３２（３）を高電位にして各画素の選択トランジスタＭ１４をＯＮすることにより、ＦＤ部に転送された電荷に対応した画像信号の列信号線への読み出しが順次実施される。この時、ｔ１〜ｔ２時と同様に加算制御信号１４１、１４２はそれぞれ行選択信号１３２（１）、１３２（３）に連動して動作する。

ｔ５〜ｔ６において、１行目及び３行目の画像信号の加算平均動作を行う。具体的には、ｔ２〜ｔ３時と同様に、加算制御信号１４１と１４２を同時にＯＮさせることによりカラムアンプ部１２１内のコンデンサ３０４、３０５を列信号線１１３に対して並列に接続することにより加算平均処理を行う。

ｔ６〜ｔ７において、ＣＤＳ制御信号１４４を高電位にしてスイッチ４０２をＯＮさせることにより、加算平均した画像信号をＣＤＳ回路部１２２内のコンデンサＣｓｉｇに蓄積する。そして、ＯＰアンプ４０３からリセット信号成分を差し引いた画像信号をＡ／Ｄ変換部１２３へ出力する。

ｔ７以降において、Ａ／Ｄ変換部１２３にてＣＤＳ処理後の画像信号をデジタル信号に変換する。この際、デジタル信号に変換された列方向（垂直方向）において加算平均された画像信号は、次の水平同期信号ＨＳ（２行目、４行目の信号読み出し及び加算平均動作を行うタイミング）にて行信号線１６に出力される。

行信号線１６に読みだされたデジタル信号は、撮像素子から出力される前に行方向（水平方向）における加算処理を実施するため、加算制御信号１４５を高電位にしてスイッチ１９を切り替え、加算器１８に入力され、行方向（水平方向）における加算処理が行われる。この際、画像信号はデジタル化されており、転送周波数を上げてもデータ劣化が起こらないため、列走査回路１７の駆動周波数を速くしてデータ転送レートを落とさないようにすることも可能である。

以上のように、本実施形態では、カラムアンプ部１２１において画像信号の列方向（垂直方向）における加算処理をアナログ信号の状態で実施し、その信号をデジタル変換した後の列方向への転送時（水平転送時）において、複数列の信号を列方向（水平方向）においてデジタル的に順次加算する。これにより、回路規模を抑えつつ任意画素の加算動作を行うことができ、かつ列方向（垂直方向）において加算した後のアナログ画像信号をＡ／Ｄ変換することにより、画素単位でＡ／Ｄ変換動作をしてからデジタル加算する場合と比較して、Ａ／Ｄ変換処理時間の短縮を図ることが出来る。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

Claims

入射光を電荷に変換する光電変換素子を含み、前記電荷に応じたアナログ信号を生成する単位画素が行方向及び列方向において２次元配置された画素部と、
前記画素部の列毎に設けられ、前記アナログ信号を前記列方向に出力するための複数の列信号線と、
前記列信号線の各々に出力された複数行の前記アナログ信号を前記列方向において前記列毎に混合するアナログ信号混合手段と、
前記列毎に設けられ、前記アナログ信号混合手段により混合された前記アナログ信号に含まれる画像信号からリセット成分を差し引く演算手段と、
前記列毎に設けられ、前記演算手段により前記リセット成分を差し引かれた前記画像信号をデジタル信号に変換するＡ／Ｄ変換器と、
前記列毎に設けられた前記Ａ／Ｄ変換器により変換された複数列のデジタル信号を前記行方向において加算するデジタル信号加算手段と、
を備えたことを特徴とする撮像素子。
さらに、任意の行の前記画素部において生成されたアナログ信号を前記列信号線に読み出す第１の走査手段を備え、
前記アナログ信号混合手段は、前記第１の走査手段により読み出された任意の行のアナログ信号を前記列方向において前記列毎に混合することを特徴とする請求項１に記載の撮像素子。
さらに、前記Ａ／Ｄ変換器により変換されたデジタル信号を前記行方向に出力するための行信号線と、
前記デジタル信号を前記行信号線に読み出す第２の走査手段とを備え、
前記第２の走査手段は、前記Ａ／Ｄ変換器から任意の列のデジタル信号を読み出すことを特徴とする請求項１又は２に記載の撮像素子。
前記デジタル信号加算手段は、前記第２の走査手段により読み出された任意の列の信号を前記行方向において加算することを特徴とする請求項３に記載の撮像素子。
さらに、前記列毎に設けられ、前記列信号線に出力されたアナログ信号を増幅する増幅手段を備え、
前記アナログ信号混合手段は、前記増幅手段に内蔵されることを特徴とする請求項１乃至４のいずれか１項に記載の撮像素子。
入射光を電荷に変換する光電変換素子を含み、前記電荷に応じたアナログ信号を生成する単位画素が行方向及び列方向において２次元配置された画素部と、前記画素部の列毎に設けられ、前記アナログ信号を前記列方向に出力するための複数の列信号線と、前記列信号線の各々に出力された複数行の前記アナログ信号を前記列方向において前記列毎に混合するアナログ信号混合手段と、前記列毎に設けられ、前記アナログ信号混合手段により混合された前記アナログ信号に含まれる画像信号からリセット成分を差し引く演算手段と、前記列毎に設けられ、前記演算手段により前記リセット成分を差し引かれた前記画像信号をデジタル信号に変換するＡ／Ｄ変換器と、前記列毎に設けられた前記Ａ／Ｄ変換器により変換された複数列のデジタル信号を前記行方向において加算するデジタル信号加算手段とを備えた撮像素子と、
前記撮像素子を駆動する駆動手段と、
前記撮像素子の出力信号に所定の信号処理を施す信号処理手段と、
前記駆動手段及び前記信号処理手段を制御する制御手段とを備え、
前記制御手段は、前記アナログ信号混合手段によるアナログ信号の混合および前記デジタル信号加算手段によるデジタル信号の加算を行なう加算駆動と、前記アナログ信号混合手段によるアナログ信号の混合および前記デジタル信号加算手段によるデジタル信号の加算を行なわない非加算駆動のいずれかで駆動するように前記駆動手段を制御することを特徴とする撮像装置。
前記制御手段は、撮影モードに基づいて、前記加算駆動と前記非加算駆動を切り替えることを特徴とする請求項６に記載の撮像装置。
前記制御手段は、前記撮像素子の出力信号におけるノイズ量に基づいて、前記加算駆動と前記非加算駆動を切り替えることを特徴とする請求項６に記載の撮像装置。
さらに、前記撮像素子は、任意の行の前記画素部において生成されたアナログ信号を前記列信号線に読み出す第１の走査手段とを備え、
前記アナログ信号混合手段は、前記第１の走査手段により読み出された任意の行のアナログ信号を前記列方向において前記列毎に混合することを特徴とする請求項６乃至８のいずれか１項に記載の撮像装置。
さらに、前記撮像素子は、前記Ａ／Ｄ変換器により変換されたデジタル信号を前記行方向に出力するための行信号線と、前記デジタル信号を前記行信号線に読み出す第２の走査手段とを備え、
前記第２の走査手段は、前記Ａ／Ｄ変換器から任意の列のデジタル信号を読み出すことを特徴とする請求項６乃至９のいずれか１項に記載の撮像装置。
前記デジタル信号加算手段は、前記第２の走査手段により読み出された任意の列の信号を前記行方向において加算することを特徴とする請求項１０に記載の撮像装置。
さらに、前記撮像素子は、前記列毎に設けられ、前記列信号線に出力されたアナログ信号を増幅する増幅手段を備え、
前記アナログ信号混合手段は、前記増幅手段に内蔵されることを特徴とする請求項６乃至１１のいずれか１項に記載の撮像装置。