JP2019033442A - 撮像素子及びその制御方法 - Google Patents

Abstract

【課題】画素のリセットノイズをキャンセルしつつ、ＡＤ変換処理時間を短縮した撮像素子を提供する。【解決手段】光を受光して電荷を生成する少なくとも１つの光電変換部と、光電変換部の電荷を保持する第１の電荷保持部と、光電変換部の電荷を第１の電荷保持部へ転送する第１の転送スイッチと、第１の電荷保持部に保持された電荷に基づく画素信号を出力する信号出力部とを含む画素が、行列状に複数配置された画素部と、時間に対して一定の比率で電圧が変化するランプ信号を生成するランプ生成部と、画素部の各列に設けられ、画素信号をＡＤ変換する複数のＡＤ変換部と、を備え、ＡＤ変換部は、１つの画素から順次出力される複数種類の画素信号とランプ信号とを順次比較することにより画素信号をＡＤ変換するとともに、画素信号とランプ信号とを比較した結果に基づいて第１の転送スイッチのオンとオフを制御する制御信号を生成する。【選択図】 図２

Description

本発明は、撮像素子及びその制御方法に関するものである。

従来より、入射光量に応じた信号を出力する画素が行列状に複数配置されたＣＭＯＳ型撮像素子では、ＡＤ変換回路を列毎に備えた構成が知られている。このようなＡＤ変換回路には、例えば、時間に対して一定の比率で電圧が変化する参照信号と、画素の信号とを比較して、信号の大小関係が反転したタイミングのカウント値をメモリに記録することによって、デジタル信号値を得る方式がある。このＡＤ変換方式はシングルスロープ型ＡＤ変換方式と呼ばれ、比較的簡易な回路構成で実現できることから、撮像素子では多く使われている。

一方で、ＣＭＯＳ型撮像素子では、画素のリセットノイズ（以下、Ｎ信号）と、リセットノイズに光電変換部の電荷を重畳した信号（以下、Ｓ信号）を各々読み出して、これら２つの信号の差分（以下、Ｓ−Ｎ信号）を得る。これによって、画素毎に発生するリセットノイズをキャンセルする処理が行われる。

従って、このようなＡＤ変換回路を列毎に備えたＣＭＯＳ型撮像素子では、Ｎ信号とＳ信号のＡＤ変換が順次処理された後に、後段のデジタル信号処理回路で、これらＳ信号からＮ信号を画素毎に減算する処理が行われている（特許文献１）。

特開２０１６−５４４２４号公報

しかしながら、前述の特許文献１に記載のＡＤ変換では、まず全列の画素のＮ信号を同時並列処理でＡＤ変換した後に、ＡＤ変換回路を一旦リセットする。次に、全列の画素のＳ信号もまた同時並列処理でＡＤ変換している。従って、Ｎ信号のＡＤ変換終了からＳ信号のＡＤ変換開始までに、所定の回路リセット時間が必要であった。

また、Ｎ信号は、小さい信号レベルにもかかわらず、画素毎のばらつきと後段の回路の列毎のばらつきもあるため、マージンを含んだＡＤ変換処理時間が必要であった。これら回路リセット時間およびマージンを含んだＡＤ変換処理時間は、これら複数信号（Ｎ信号とＳ信号）のＡＤ変換処理時間を短縮する妨げとなっている。

本発明は上述した課題に鑑みてなされたものであり、その目的は、画素のリセットノイズをキャンセルしつつ、ＡＤ変換処理時間を短縮した撮像素子を提供することである。

本発明に係わる撮像素子は、光を受光して電荷を生成する少なくとも１つの光電変換部と、該光電変換部の電荷を保持する第１の電荷保持部と、前記光電変換部の電荷を前記第１の電荷保持部へ転送する第１の転送スイッチと、前記第１の電荷保持部に保持された電荷に基づく画素信号を出力する信号出力部とを含む画素が、行列状に複数配置された画素部と、時間に対して一定の比率で電圧が変化するランプ信号を生成するランプ生成部と、前記画素部の各列に設けられ、前記画素信号をＡＤ変換する複数のＡＤ変換部と、を備え、前記ＡＤ変換部は、１つの前記画素から順次出力される複数種類の前記画素信号と前記ランプ信号とを順次比較することにより前記画素信号をＡＤ変換するとともに、前記画素信号と前記ランプ信号とを比較した結果に基づいて前記第１の転送スイッチのオンとオフを制御する制御信号を生成することを特徴とする。

本発明によれば、画素のリセットノイズをキャンセルしつつ、ＡＤ変換処理時間を短縮した撮像素子を提供することが可能となる。

本発明の第１の実施形態に係わる撮像素子の構成を示す模式図。 第１の実施形態における画素とＡＤ変換部と列メモリの構成を示す等価回路図。 信号パルス生成部の構成を示す等価回路図。 第１の実施形態における信号読み出し駆動を示すタイミングチャート。 第２の実施形態における画素とＡＤ変換部と列メモリの構成を示す等価回路図。 第２の実施形態における信号読み出し駆動を示すタイミングチャート。 第３の実施形態における画素とＡＤ変換部と列メモリの構成を示す等価回路図。 第３の実施形態における信号読み出し駆動を示すタイミングチャート。 第３の実施形態の変形例の、画素とＡＤ変換部と列メモリの構成を示す等価回路図。 第４の実施形態における画素とＡＤ変換部と列メモリの構成を示す等価回路図。 第４の実施形態における信号読み出し駆動を示すタイミングチャート。 各実施形態の撮像素子が適用される撮像装置全体の構成を示す模式図。

以下、本発明の実施形態ついて、添付図面を参照して詳細に説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる撮像素子の構成を示す模式図である。図１において、撮像素子１００はＣＭＯＳ型の撮像素子であり、画素部１１０、垂直走査部１２０、ＡＤ変換部１３０、列メモリ１４０、水平走査部１５０、デジタル信号処理を担うデジタルフロントエンド（以下、ＤＦＥ）１６０、ランプ生成部１８０を有する。そして、受光した被写体像を画素部１１０で光電変換し、さらにそのアナログ信号をＡＤ変換部１３０でデジタル信号に変換して出力する。

画素部１１０は、画素１１１、水平制御線１１２、列信号線１１３、垂直制御線１１４を含み、受光量に応じた画素のアナログ信号をＡＤ変換部１３０に行毎に順次出力する。画素１１１は、画素部１１０に行列状に複数配置されており、各画素１１１が、不図示の光学系から受光した光を信号電荷に変換して蓄積する光電変換部を備えている。この画素１１１の構成の詳細については、図２を用いて後述する。水平制御線１１２は、垂直走査部１２０から行毎の複数の画素１１１に接続された信号線である。また、垂直走査部１２０は、信号電荷転送パルス、リセットパルス、行選択パルスなどの各駆動信号パルスを、水平制御線１１２を介して出力する。列信号線１１３は、列毎の複数の画素１１１と接続され、垂直走査部１２０によって選択された行の画素１１１のアナログ信号電圧ＶａをＡＤ変換部１３０に出力する。垂直制御線１１４は、列毎の信号パルス生成部１３１から同じ列の複数の画素１１１に接続された信号線であり、画素１１１の駆動信号を出力する。

ＡＤ変換部１３０は、列毎に配置された信号パルス生成部１３１、比較部１３２、カウンタ１３３を含み、画素１１１のアナログ信号電圧ＶａをＡＤ変換し、生成したデジタル信号を列メモリ１４０に出力する。ランプ生成部１８０は、画素１１１のアナログ信号Ｖａとの比較信号として、時間に対して一定の比率で電圧が変化するランプ信号ＶＲＡＭＰを生成して出力する。比較部１３２は、２つの入力信号、すなわち画素１１１のアナログ信号電圧Ｖａとランプ信号ＶＲＡＭＰとを比較して、比較結果をカウンタ１３３に出力する。カウンタ１３３は、ランプ信号ＶＲＡＭＰの電圧変化開始から、比較結果の信号の大小関係が反転するまでのカウンタクロックをカウントし、そのカウント値をＡＤ変換出力として列メモリ１４０に出力する。信号パルス生成部１３１は、比較部１３２による比較結果の出力ＣｏおよびＴＧ１７０からの信号を入力信号として、入力信号に従って画素の駆動を制御する信号パルスＰＴＸ２を生成する。信号パルス生成部１３１の詳細な構成については、後述する。

列メモリ１４０は、列毎に配置されたメモリ選択部１４１、Ｎ信号メモリ１４２、Ｓ信号メモリ１４３を含み、カウンタ１３３のＡＤ変換出力を列毎に保持する。なお、Ｎ信号メモリ１４２は画素１１１から出力されたリセットノイズ（Ｎ信号）のＡＤ変換出力を保持するためのメモリである。また、Ｓ信号メモリ１４３は、このリセットノイズに画素１１１の信号電荷を重畳した信号（Ｓ信号）のＡＤ変換出力を保持するためのメモリである。メモリ選択部１４１は、信号パルス生成部１３１から出力された信号およびＴＧ１７０からの信号を受けてカウンタ１３３のＡＤ変換出力先を、Ｎ信号メモリ１４２またはＳ信号メモリ１４３のいずれかに切り替える。

さらに水平走査部１５０は、各列の列メモリ１４０に、列選択パルス信号を順次出力し、列メモリ１４０のデジタルデータをＤＦＥ１６０へ順次出力する。ＤＦＥ１６０は、デジタル信号処理機能を備えており、列メモリ１４０から受け取ったデジタルデータを、出力データ形式に変換して撮像素子の外部に出力する。タイミング生成部（以下、ＴＧ）１７０は、撮像素子１００の前述した各回路ブロックの動作タイミングを制御する。

図２は、画素１１１とＡＤ変換部１３０と列メモリ１４０の構成を示す等価回路図である。説明を分かりやすくするために、一つの画素１１１と、画素１１１に関わる信号線のみを示している。図１と同じ構成部分に関しては、同じ記号を付す。

図２において、フォトダイオード（以下、ＰＤ）２０１は、受光量に応じた信号電荷を生成して蓄積する光電変換部として機能する。第２の転送スイッチ２０２は、信号パルスＰＴＸ１により駆動され、ＰＤ２０１で蓄積された信号電荷を、第２の電荷保持部２０３に転送する。第１の転送スイッチ２０４は、信号パルスＰＴＸ２により駆動され（オンまたはオフされ）、第２の電荷保持部２０３で保持された信号電荷を、第１の電荷保持部２０５に転送する。

ここで、信号パルスＰＴＸ１は、垂直走査部１２０によって行毎に生成される。また、信号パルスＰＴＸ２は、信号パルス生成部１３１によって生成され、列毎に独立して生成される。従って、ＰＤ２０１に蓄積される受光量に応じた信号電荷は、まず信号パルスＰＴＸ１がアクティブ（＝Ｈｉｇｈレベル）になることによって、１行の画素の信号電荷が全て同時に第２の電荷保持部２０３へ転送される。この信号電荷は、さらに信号パルスＰＴＸ２が、列毎に独立したタイミングでアクティブ（＝Ｈｉｇｈレベル）になることによって、第１の電荷保持部２０５に転送される。従って、第２の電荷保持部２０３は、ＰＤ２０１から転送された信号電荷をある期間保持する必要があるため、不要な電荷を発生させないように遮光されていることが望ましい。

また、上記のような電荷転送ができるためには、ＰＤ２０１、第２の電荷保持部２０３、第１の電荷保持部２０５のポテンシャル構造において、ＰＤ２０１より第２の電荷保持部２０３のポテンシャル（電位）を低く形成して、さらに第２の電荷保持部２０３よりも第１の電荷保持部２０５のポテンシャルを低く形成する必要がある。なお、ポテンシャルの高さは、撮像素子の製造工程における、注入するＮ型不純物の濃度によって調節することができる。

信号パルス生成部１３１は、比較部１３２の出力信号およびＴＧ１７０が生成するクロック信号２とリセット信号２を受けて、信号パルスＰＴＸ２を生成する。具体的には、信号パルス生成部１３１は、第１の電荷保持部２０５のリセットノイズ（Ｎ信号）をＡＤ変換する際の比較部１３２の出力信号に基づいて信号パルスＰＴＸ２を生成する。第１の電荷保持部２０５は、第２の電荷保持部２０３から転送された信号電荷を保持可能である。この第１の電荷保持部２０５は、保持した電荷を電圧信号に変換する電荷電圧変換部としても機能する。

リセットスイッチ２０６は、信号パルスＰＲＥＳにより駆動され、第１の電荷保持部２０５に基準電源電圧ＶＤＤを供給する。信号出力部２０７は、第１の電荷保持部２０５に保持した電荷に基づく電圧信号を増幅して、画素１１１のアナログ信号電圧Ｖａとして出力する。この信号出力部２０７は、定電流源２０９と共に、ソースフォロワ回路を構成している。選択スイッチ２０８は、信号パルスＰＳＥＬによって駆動され、信号出力部２０７で出力された信号が、列信号線１１３に出力される。列信号線１１３に出力されたアナログ信号電圧Ｖａは、比較部１３２に入力される。

ここで、図３を用いて、第１の実施形態における信号パルス生成部１３１の構成について、説明する。図３は、信号パルス生成部１３１の構成を示す等価回路図である。

前述したように、信号パルス生成部１３１は、比較部１３２の出力信号である比較部出力Ｃｏ、およびＴＧ１７０が生成したクロック信号２とリセット信号２を入力信号として、信号パルスＰＴＸ２を出力する。図３の信号パルス生成部１３１は、多段接続されたＤｔｙｐｅフリップフロップ（以下、Ｄ−ＦＦ）１００１〜１００４と、そのさらに後段に接続されたＤ−ＦＦ１００５と、ＡＮＤゲート１００６とを有する。

Ｄ−ＦＦ１００１〜１００４は、クロック信号２の立ち上がりによって動作する信号遅延回路を形成しており、Ｄ−ＦＦ１００１の入力Ｄへ入力された比較部出力Ｃｏは、一定時間Ｔｄ１遅延した遅延信号ＣｏｄとしてＤ−ＦＦ１００４の出力Ｑから出力される。この遅延信号Ｃｏｄは、さらにＤ−ＦＦ１００５のクロック入力ＣＫと、ＡＮＤゲート１００６の各々に入力される。但し、Ｄ−ＦＦ１００１〜１００４の出力Ｑの初期値はＬｏｗレベル（以下、Ｌｏｗ）である。また、Ｄ−ＦＦ１００５は、遅延信号Ｃｏｄの立ち下がりによって動作し、入力ＤがＬｏｗに固定されており、出力ＱがＡＮＤゲート１００６の入力に接続されている。また、Ｄ−ＦＦ１００５の出力Ｑを信号ｘとすると、信号ｘの初期値はＨｉｇｈレベル（以下、Ｈｉｇｈ）である。

改めて、この信号パルス生成部１３１の動作について説明する。まず、Ｄ−ＦＦ１００１〜１００５の各出力Ｑは、リセット信号２がアクティブ（＝Ｈｉｇｈ）になることによって、上記の初期値（Ｌｏｗ）にリセットされた状態であり、比較部出力ＣｏはＬｏｗであり、ＰＴＸ２はＬｏｗとなる。

次に、比較部出力ＣｏがＬｏｗ→Ｈｉｇｈと変化すると、遅延信号Ｃｏｄは、一定時間Ｔｄ１遅延してＬｏｗ→Ｈｉｇｈと変化する。この時、信号ｘも初期値のＨｉｇｈであるので、ＡＮＤゲート１００６の出力であるＰＴＸ２も、同様にＬｏｗ→Ｈｉｇｈと変化する。

次に、比較部出力ＣｏがＨｉｇｈ→Ｌｏｗと変化すると、遅延信号Ｃｏｄは、一定時間Ｔｄ１遅延してＨｉｇｈ→Ｌｏｗと変化する。この時、ＡＮＤゲート１００６の出力であるＰＴＸ２も、同様にＨｉｇｈ→Ｌｏｗと変化する。但し、遅延信号Ｃｏｄが立ち下がったことによって、Ｄ−ＦＦ１００５の出力Ｑ（信号ｘ）も、入力Ｄのレベル（Ｌｏｗに固定）に変化する。この後、Ｄ−ＦＦ１００５の出力Ｑ（信号ｘ）は、入力ＤがＬｏｗに固定されているために、リセット信号２が入力されない限り、Ｌｏｗに固定される。すると、ＡＮＤゲート１００６の出力であるＰＴＸ２もＬｏｗに固定されるため、比較部出力Ｃｏが以後再びＬｏｗ→Ｈｉｇｈと変化しても、ＰＴＸ２はＬｏｗのままである。

従って、上記信号パルス生成部１３１の動作をまとめると、比較部出力ＣｏがＬｏｗ→Ｈｉｇｈ→Ｌｏｗと変化すると、一定遅延時間Ｔｄ１後に信号パルスＰＴＸ２もＬｏｗ→Ｈｉｇｈ→Ｌｏｗと変化する。しかし、この後再び比較部出力Ｃｏが変化しても、リセット信号２が入力されない限り、ＰＴＸ２はＬｏｗに固定される。

ここで、図３の信号遅延回路の構成におけるＤ−ＦＦ１００１〜１００４の段数は、４段に限らない。例えば、さらに多段の回路で構成しても良い。また、信号遅延回路としては、他のフリップフロップを用いても良く、他の信号遅延回路構成でも良い。例えば、公知の回路構成として、ＣＭＯＳインバータを多段接続する構成を用いることができる。

図４は、本発明の第１の実施形態の撮像素子の信号読み出し駆動を示すタイミングチャートである。第１の実施形態の信号読み出し駆動方法は、Ｎ信号のＡＤ変換と、第１の電荷保持部２０５のリセットノイズにＰＤ２０１の電荷を重畳した信号（Ｓ信号）のＡＤ変換を、一回のカウント動作の中で連続的に行うことが特徴である。そして、このように駆動することによって、Ｎ信号とＳ信号のＡＤ変換処理時間を短縮できる。以下では、上記の駆動方法について図４を用いて詳細に説明する。

図４は、ある１つの画素１１１の信号読み出し駆動を示している。図４におけるＶＲＡＭＰは、比較部１３２に入力される参照信号の電圧を示しており、Ｖａは、比較部１３２に入力される列信号線１１３の電圧を示している。また図４における、ＰＳＥＬ、ＰＲＥＳ、ＰＴＸ１、ＰＴＸ２は、画素１１１を駆動する制御信号パルスを示しており、図２の各信号線に付された信号名称に対応している。また、図４におけるＣｏは、比較部１３２の出力信号パルスを示している。また、図４におけるカウンタクロック信号１、カウンタリセット信号１、クロック信号２、リセット信号２は、カウンタ１３３または信号パルス生成部１３１の制御用の信号であり、ＴＧ１７０が各々生成して出力する。カウンタクロック信号１は、ＡＤ変換を行う時にカウンタ１３３がカウント動作を行うためのクロック信号である。また、カウンタリセット信号１は、カウンタ１３３のカウント値をリセットするための信号であり、Ｈｉｇｈでカウント値を０にリセットして、Ｌｏｗでリセットが解除されてカウント可能な状態となる。また、クロック信号２は、信号パルス生成部１３１内部の信号遅延回路を動作させるためのクロック信号である。また、リセット信号２は、信号パルス生成部１３１内部のＤ−ＦＦ１００１〜１００５の各出力を初期値にリセットするための信号であり、Ｈｉｇｈで初期値にリセットして、Ｌｏｗでリセット解除状態となる。また、図４におけるカウント値は、カウンタ１３３のカウント値（デジタル信号値）である。また、図４におけるメモリ選択部１４１は、タイミングチャート上の各時刻で、メモリ選択部１４１が選択しているメモリ（Ｎ信号メモリ１４２、またはＳ信号メモリ１４３）を示している。

図４の時刻ｔ３０から時刻ｔ４０の期間で、信号パルスＰＳＥＬがＨｉｇｈになると、垂直走査部１２０によって選択された行の画素１１１の選択スイッチ２０８がＯＮとなる。そして、信号出力部２０７で出力されたアナログ信号Ｖａが列信号線１１３に出力可能な状態となる。すなわち、この期間がある１つの画素の信号読み出し期間である。

また、時刻ｔ３０で、信号パルスＰＲＥＳがＨｉｇｈからＬｏｗになると、リセットスイッチ２０６がＯＦＦとなり、第１の電荷保持部２０５のリセットノイズ（Ｎ信号）に応じたアナログ信号が列信号線１１３に出力される。この信号パルスＰＲＥＳは、信号読み出し期間の終わりである時刻ｔ４０で、再びＬｏｗからＨｉｇｈになり、第１の電荷保持部２０５に基準電源電圧ＶＤＤを供給する。

時刻ｔ３１から時刻ｔ３２の期間で、信号パルスＰＴＸ１がＨｉｇｈになると、第２の転送スイッチ２０２がＯＮとなり、ＰＤ２０１に蓄積されていた信号電荷が第２の電荷保持部２０３に転送される。また、同じく時刻ｔ３１から時刻ｔ３２の期間で、リセット信号２がＨｉｇｈになると、信号パルス生成部１３１のＤ−ＦＦ１００１〜１００５の各出力が初期値にリセットされる。

時刻ｔ３３で、ＡＤ変換部１３０は、列信号線１１３に出力されたＮ信号のＡＤ変換を開始する。すなわち、ランプ生成部１８０は、時間に対して一定の比率で電圧が下降するランプ信号ＶＲＡＭＰを生成して、比較部１３２に参照信号として供給する。同時に、ＴＧ１７０は、カウンタクロック信号１のクロック動作を開始して、さらにカウンタリセット信号１をＬｏｗ（リセット解除状態）とすることによって、カウンタ１３３はカウント値０からカウントを開始する。そして、比較部１３２は、Ｎ信号レベルを示す列信号線１１３の電圧Ｖａと、ランプ信号ＶＲＡＭＰの入力を受けて、その比較結果信号である比較部出力Ｃｏを出力する。ここで、比較部出力Ｃｏは、Ｖａ＜ＶＲＡＭＰである時にＬｏｗであり、ＶＲＡＭＰ≦Ｖａである時にＨｉｇｈであるように動作する。また、ＴＧ１７０は、時刻ｔ３３で、クロック信号２のクロック動作を開始して、信号パルス生成部１３１に供給する。

時刻ｔ３４で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、ＶＲＡＭＰ≦Ｖａの関係になると、比較部出力ＣｏがＨｉｇｈになる。カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化したこのタイミングのカウント値を、ＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＮ信号メモリ１４２に保持される。

時刻ｔ３４から一定遅延時間Ｔｄ１後の時刻ｔ３５で、信号パルス生成部１３１は、比較部出力ＣｏがＨｉｇｈに変化したことを受けて、信号パルスＰＴＸ２を駆動する。但し、上記比較部出力ＣｏがＨｉｇｈとなるタイミング（時刻ｔ３４）は、各画素１１１のＮ信号のＡＤ変換結果によって異なるので、列間で必ずしも一致しない。従って、信号パルス生成部１３１は、信号パルスＰＴＸ２を列毎に独立したタイミングで駆動する。

時刻ｔ３５で、信号パルス生成部１３１が、信号パルスＰＴＸ２をＨｉｇｈにすると、第１の転送スイッチ２０４がＯＮとなり、ＰＤ２０１で生成された電荷が第２の電荷保持部２０３から第１の電荷保持部２０５に転送される。すると、第１の電荷保持部２０５のリセットノイズにＰＤ２０１の電荷を重畳した信号（Ｓ信号）が列信号線１１３に出力される。その後、列信号線１１３の電圧Ｖａは、Ｓ信号に応じた電圧に降下して静定する。また、時刻ｔ３５で、信号パルスＰＴＸ２がＨｉｇｈになると、メモリ選択部１４１は、カウンタ１３３のＡＤ変換出力先をＮ信号メモリ１４２からＳ信号メモリ１４３に切り替える。

時刻ｔ３６で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、Ｖａ＜ＶＲＡＭＰの関係になると、比較部出力ＣｏがＨｉｇｈからＬｏｗに戻る。時刻ｔ３６から一定遅延時間Ｔｄ１後の時刻ｔ３７で、信号パルス生成部１３１は、比較部出力Ｃｏに応じて、信号パルスＰＴＸ２をＬｏｗにする。

次に、ＡＤ変換部１３０は、Ｓ信号のＡＤ変換を続けて行う。但し、Ｎ信号のＡＤ変換開始（時刻ｔ３３）から、カウンタクロック信号１は動作し続けていて、カウンタ１３３はカウント値のカウントを続ける。

時刻ｔ３８で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転してＶＲＡＭＰ≦Ｖａの関係になると、比較部出力ＣｏがＨｉｇｈとなる。カウンタ１３３は、比較部１３２の出力がＨｉｇｈに変化したこのタイミングのカウント値を、ＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＳ信号メモリ１４３に保持される。同時に、カウンタ１３３は、カウント動作を止める。

なお、時刻ｔ３８より後の時刻では、比較部出力ＣｏがＬｏｗ→Ｈｉｇｈに変化しても、信号パルスＰＴＸ２はＬｏｗのままで変化しない。なぜなら、図３の説明で前述したように、信号パルスＰＴＸ２は、Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗと一回変化すると、リセット信号２が入力されない限り、Ｌｏｗに固定されるからである。

時刻ｔ３９で、ＡＤ変換部１３０はＡＤ変換を終了する。ＴＧ１７０は、カウンタクロック信号１とクロック信号２のクロック動作を止める。また、ＴＧ１７０は、カウンタリセット信号１をＬｏｗからＨｉｇｈにして、カウンタ１３３をリセット状態とする。

時刻ｔ４０で、信号パルスＰＳＥＬがＬｏｗになると、選択スイッチ２０８がＯＦＦとなり、垂直走査部１２０によって選択された行の各画素信号の一連の信号読み出し駆動を終える。垂直走査部１２０は、撮像素子１００の各行を順次選択することによって、上記の読み出し駆動を繰り返す。

上記のように、第１の実施形態では、画素１１１からＮ信号と、Ｓ信号（複数種類の信号）とを、一回のカウント動作の中でランプ信号と順次比較して連続的にＡＤ変換して読み出す。そして、後段のデジタル信号処理回路（例えば、ＤＦＥ１６０）で、Ｓ信号からＮ信号を減算することによって、リセットノイズがキャンセルされたＰＤ２０１の電荷に基づく信号（Ｓ−Ｎ信号）が得られる。

このように、第１の実施形態の撮像素子は、Ｎ信号のＡＤ変換における比較部１３２の出力を受けて、信号パルス生成部１３１が信号パルスＰＴＸ２を生成し、さらに信号パルスＰＴＸ２によって列毎に第１の転送スイッチ２０４を駆動制御している。このようにして、Ｎ信号のＡＤ変換と、Ｓ信号のＡＤ変換を、同一のカウント動作の中で連続的に処理することが可能となる。

ところで、従来（例えば特許文献１に記載）の撮像素子では、Ｎ信号とＳ信号のＡＤ変換結果を得るために、「Ｎ信号のＡＤ変換→回路リセット→Ｓ信号のＡＤ変換」、と順次に処理する時間が必要であった。これに対し、第１の実施形態の撮像素子によれば、「Ｓ信号のＡＤ変換」の処理時間のみで、Ｎ信号とＳ信号のＡＤ変換結果を得られる。従って、本実施形態によれば、複数の信号のＡＤ変換処理時間を短縮することが可能となる。

（第２の実施形態）
次に、図５、図６を参照して、本発明の第２の実施形態について説明する。上記の第１の実施形態では、Ｎ信号とＳ信号の２つのデジタル信号値を一旦列メモリ１４０に保持した後に、デジタル信号処理でＳ−Ｎ信号を取得する構成について説明した。これに対し、第２の実施形態では、Ｓ−Ｎ信号を直接的にＡＤ変換することができる。以下の説明では、第１の実施形態と同様の構成部分に関しては同じ記号を付し、第１の実施形態と異なる部分についてのみ説明する。

図５は、第２の実施形態における画素１１１とＡＤ変換部１３０と列メモリ１４０の構成を示す等価回路図である。説明を分かりやすくするために、一つの画素１１１と、画素１１１に関わる信号線のみを示している。

第２の実施形態は、ＡＤ変換部１３０と列メモリ１４０の構成に第２の実施形態と異なる特徴がある。具体的には、ＡＤ変換部１３０が、第１の実施形態における構成に加えて、カウンタリセット部４１０と、ＯＲゲート４０１を、列毎に備えている。また、列メモリ１４０は、メモリ選択部４２１と、Ｓ−Ｎ信号メモリ４２２を備えている。

カウンタリセット部４１０は、Ｄ−ＦＦ４１１、Ｄ−ＦＦ４１２、ＡＮＤゲート４１３、ＯＲゲート４１４を有する。また、Ｄ−ＦＦ４１１、Ｄ−ＦＦ４１２、ＡＮＤゲート４１３は、言わば比較部出力Ｃｏの波形の立ち上がり検出回路を構成している。すなわち、カウンタリセット部４１０は、比較部出力ＣｏがＬｏｗ→Ｈｉｇｈに変化すると、図５に示した信号ｙにカウンタクロック信号１の１周期分がＨｉｇｈの信号パルスが出力されるように動作する。信号ｙは、ＯＲゲート４１４に入力されて、さらにＯＲゲート４１４の出力はカウンタリセット信号３として、カウンタ１３３に入力される。このＯＲゲート４１４のもう一方の入力端子には、ＴＧ１７０が生成して出力するカウンタリセット信号１が接続されている。従って、第２の実施形態のＡＤ変換部１３０では、カウンタリセット信号１がＨｉｇｈとなるか、比較部出力ＣｏがＬｏｗ→Ｈｉｇｈに変化するかのいずれかによってカウンタ１３３をリセットするように動作する。

列メモリ１４０のメモリ選択部４２１は、信号パルス生成部１３１から出力された信号パルスＰＴＸ２およびＴＧ１７０からの信号を受けてカウンタ１３３のＡＤ変換出力を、Ｓ−Ｎ信号メモリ４２２またはメモリ非選択状態かのいずれかに切り替える。

図６は、第２の実施形態の撮像素子の信号読み出し駆動を示すタイミングチャートである。なお、前述したように、第２の実施形態は、ＡＤ変換部１３０と列メモリ１４０の構成のみに第１の実施形態と異なる特徴がある。そのため、図６に示したタイミングチャートは、信号ｙ、カウンタ１３３のカウント値、メモリ選択部４２１のメモリ選択状態、を示す３つのグラフを除いて、第１の実施形態の図４と同様である。なお、図６における時刻ｔ５０〜時刻ｔ６０は、図４における時刻ｔ３０〜時刻ｔ４０に各々対応しており、以下の説明では、特に時刻ｔ５３〜時刻ｔ５８の第１の実施形態と異なる点について説明する。

図６の時刻ｔ５３で、ＡＤ変換部１３０は、Ｎ信号のＡＤ変換を開始する。すなわち、ランプ生成部１８０は、ランプ信号ＶＲＡＭＰを生成して、比較部１３２に参照信号として供給する。同時に、ＴＧ１７０は、カウンタクロック信号１のクロック動作を開始して、さらにカウンタリセット信号１をＬｏｗ（リセット解除状態）にすることによって、カウンタ１３３はカウント値０からカウントを開始する。そして、比較部１３２は、電圧Ｖａと、ランプ信号ＶＲＡＭＰの入力を受けて、その比較結果信号を出力する。また、ＴＧ１７０は、クロック信号２のクロック動作を開始して、信号パルス生成部１３１に供給する。

時刻ｔ５４で、比較部出力ＣｏがＨｉｇｈに変化すると、カウンタリセット部４１０がその立ち上がりを検出して、信号ｙがＨｉｇｈになる。信号ｙはＯＲゲート４１４を介して、不図示のカウンタリセット信号３としてカウンタ１３３に入力される。従って、カウント値は時刻ｔ５４直後のカウンタクロック１の立ち上がりタイミングで一旦リセットされて、その後カウンタ１３３は、改めてカウント値０からのカウントを継続する。

時刻ｔ５４から一定遅延時間Ｔｄ１後の時刻ｔ５５で、信号パルス生成部１３１は、信号パルスＰＴＸ２をＨｉｇｈにする。信号パルスＰＴＸ２がＨｉｇｈになると、ＰＤ２０１で生成された電荷が第２の電荷保持部２０３から第１の電荷保持部２０５に転送されて、Ｓ信号が列信号線１１３に出力される。また、信号パルスＰＴＸ２がＨｉｇｈになると、メモリ選択部４２１は、カウンタ１３３のＡＤ変換出力を、非選択状態からＳ−Ｎ信号メモリ４２２を選択した状態に切り替える。

時刻ｔ５６で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、Ｖａ＜ＶＲＡＭＰの関係になると、比較部出力ＣｏがＨｉｇｈからＬｏｗに戻る。時刻ｔ５６から一定遅延時間Ｔｄ１後の時刻ｔ５７で、信号パルス生成部１３１は、比較部出力Ｃｏに応じて、信号パルスＰＴＸ２をＬｏｗにする。

次に、ＡＤ変換部１３０は、Ｓ信号のＡＤ変換を続けて行う。但し、Ｎ信号のＡＤ変換開始（時刻ｔ５３）から、カウンタクロック信号１は動作し続けていて、カウンタ１３３はカウント値のカウントを続ける。時刻ｔ５８で、比較部出力ＣｏがＨｉｇｈとなると、カウンタ１３３は、そのタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＳ−Ｎ信号メモリ１４３に保持される。同時に、カウンタ１３３は、カウント動作を止める。

この第２の実施形態の撮像素子の駆動方法によれば、時刻ｔ５４から続いて行われるＳ信号のＡＤ変換は、「カウントの０値＝Ｎ信号レベル」である。そのため、次に比較部出力Ｃｏが変化するタイミング（時刻ｔ５７）で、カウンタ１３３が示すカウント値は、Ｓ−Ｎ信号そのものである。従って、第２の実施形態では、Ｓ−Ｎ信号を直接的にＡＤ変換して、そのデジタル信号値をＳ−Ｎ信号メモリ４２２に保持することができる。これにより、後段のデジタル信号処理回路（例えば、ＤＦＥ１６０）で行われる第１の実施形態のような減算処理は不要となる。また、第２の実施形態では、Ｎ信号メモリが不要となるので、第１の実施形態よりも列メモリ１４０の回路規模を縮小させることもできる。

（第３の実施形態）
次に、図７、図８を参照して、本発明の第３の実施形態について説明する。第３の実施形態では、画素１１１の構成が第１及び第２の実施形態と異なり、所謂撮像面位相差検出方式の自動焦点検出（以下、撮像面位相差ＡＦ）を行うための信号が出力可能な構成となっている。以下の説明では、第１及び第２の実施形態と同様の構成部分に関しては同じ記号を付し、第１及び第２の実施形態と異なる部分についてのみ説明する。

図７は、第３の実施形態における画素１１１とＡＤ変換部１３０と列メモリ１４０の構成を示す等価回路図である。説明を分かりやすくするために、一つの画素１１１と、画素１１１に関わる信号線のみを示している。

撮像面位相差ＡＦを行う撮像素子は、撮影レンズの分割された射出瞳領域を通過した光束をそれぞれ受光するように、１つのマイクロレンズの下に複数のＰＤを備えた焦点検出画素が配置されている。そして、分割された射出瞳領域毎のＰＤの信号を比較して像ずれ量を検出することにより、撮影レンズの合焦方向とピントずれ量を得ることができる。さらに、複数のＰＤの信号を画素毎に加算することにより、画像用の信号が得られる。

第３の実施形態における画素１１１は、各画素が２つのＰＤ６０１、ＰＤ６０２と、不図示のマイクロレンズ１つを備えており、分割された射出瞳領域を通過した光束をそれぞれ受光する。ここで、以下の説明では、ＰＤ６０１に蓄積された電荷の信号成分をＡ信号と呼び、ＰＤ６０２に蓄積された電荷の信号成分をＢ信号と呼ぶこととする。

第３の転送スイッチ６０３は、信号パルスＰＴＸＡにより駆動され、ＰＤ６０１で蓄積されたＡ信号の電荷を、第１の電荷保持部６０７に転送する。また、第２の転送スイッチ６０４も、信号パルスＰＴＸＡにより駆動され、ＰＤ６０２で蓄積されたＢ信号の電荷を、第２の電荷保持部６０５に転送する。第１の転送スイッチ６０６は、信号パルスＰＴＸＢにより駆動され、第２の電荷保持部６０５のＢ信号電荷を、第１の電荷保持部６０７に転送する。従って、第２の電荷保持部６０５は、ＰＤ６０２から転送された信号電荷をある期間保持する必要があるため、不要な電荷を発生させないように遮光されていることが望ましい。

また、上記のような電荷転送ができるためには、ＰＤ６０２、第２の電荷保持部６０５、第１の電荷保持部６０７のポテンシャル構造において、ＰＤ６０２より第２の電荷保持部６０５のポテンシャル（電位）を低く形成して、さらに第２の電荷保持部６０５よりも第１の電荷保持部６０７のポテンシャルを低く形成する必要がある。なお、ＰＤ６０１のポテンシャルはＰＤ６０２と同じでよい。

ここで、信号パルスＰＴＸＡは、垂直走査部１２０によって行毎に生成される。また、信号パルスＰＴＸＢは、信号パルス生成部１３１によって生成され、列毎に独立したタイミングで生成される信号である。従って、ＰＤ６０１に蓄積される受光量に応じたＡ信号電荷は、まず信号パルスＰＴＸＡがアクティブになることによって、１行の画素１１１全てについて同時に第１の電荷保持部６０７へ転送される。これと同時に、ＰＤ６０２に蓄積されるＢ信号電荷も、第２の電荷保持部６０５に転送される。次に信号パルスＰＴＸＢが、列毎に独立したタイミングでアクティブになることによって、第２の電荷保持部６０５のＢ信号電荷が、第１の電荷保持部６０７に転送される。すると、第１の電荷保持部６０７には、Ａ信号とＢ信号を混合した電荷が保持される（以下、Ａ＋Ｂ信号と呼ぶ）。

第３の実施形態では、画素１１１からＮ信号と、Ａ信号と、Ａ＋Ｂ信号とを順次ＡＤ変換して読み出す。そのために、第３の実施形態の列メモリ１４０は、列毎に配置されたメモリ選択部６１１、Ｎ信号メモリ６１２、Ａ信号メモリ６１３、Ａ＋Ｂ信号メモリ６１４を有する。メモリ選択部６１１は、信号パルス生成部１３１から出力された信号パルスＰＴＸＢを受けて、カウンタ１３３のＡＤ変換出力先を、Ｎ信号メモリ６１２、またはＡ信号メモリ６１３、またはＡ＋Ｂ信号メモリ６１４のいずれかに切り替える。そして、焦点検出用の信号を得る場合は、後段の回路（例えば、ＤＦＥ１６０）で、Ａ信号とＮ信号の差分信号、およびＡ＋Ｂ信号とＡ信号との差分信号を、それぞれ演算することにより、画素のリセットノイズをキャンセルした、Ａ信号とＢ信号が得られる。また画像用の信号を得る場合は、Ａ＋Ｂ信号とＮ信号の差分信号を演算して、画素のリセットノイズをキャンセルしたＡ＋Ｂ信号を得る。

信号パルス生成部１３１は、比較部１３２の出力信号Ｃｏを受けて、信号パルスＰＴＸＢを生成する。第３の実施形態では、信号パルス生成部１３１は、ＰＤ６０１のＡ信号を読み出してＡＤ変換する際の、比較部出力Ｃｏに基づいて信号パルスＰＴＸＢを生成する。

図８は、第３の実施形態の撮像素子の信号読み出し方法を示すタイミングチャートである。ここで、本実施形態の信号読み出し方法では、Ａ信号のＡＤ変換と、Ａ＋Ｂ信号のＡＤ変換を一回のカウント動作の中で連続的に行うことができる。このように駆動することによって、Ａ信号のＡＤ変換開始からＡ＋Ｂ信号のＡＤ変換終了までの時間を短縮することができる。以下では、この駆動方法について図８を用いて詳細に説明する。

図８において、時刻ｔ７０２から時刻ｔ７１５の期間で、信号パルスＰＳＥＬがＨｉｇｈとなり、選択スイッチ２０８がＯＮとなる。すなわち、この期間がある１つの画素の信号読み出し期間である。

また、時刻ｔ７０２で、信号パルスＰＲＥＳがＨｉｇｈからＬｏｗになると、リセットスイッチ２０６がＯＦＦとなり、第１の電荷保持部６０７のリセットノイズ（Ｎ信号）に応じたアナログ信号が列信号線１１３に出力される。この信号パルスＰＲＥＳは、時刻ｔ７１５で、再びＬｏｗからＨｉｇｈになる。

時刻ｔ７０３で、ＡＤ変換部１３０は、Ｎ信号のＡＤ変換を開始する。すなわち、ランプ生成部１８０は、ランプ信号ＶＲＡＭＰを生成して、比較部１３２に参照信号として供給する。同時に、ＴＧ１７０は、カウンタクロック信号１のクロック動作を開始して、さらにカウンタリセット信号１をＬｏｗ（リセット解除状態）にすることによって、カウンタ１３３はカウント値０からカウントを開始する。そして、比較部１３２は、Ｎ信号レベルを示す列信号線１１３の電圧Ｖａと、ランプ信号ＶＲＡＭＰの入力を受けて、その比較結果信号を出力する。なお、ＴＧ１７０は、このＮ信号のＡＤ変換においてはクロック信号２を動作させない。

時刻ｔ７０４で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、ＶＲＡＭＰ≦Ｖａの関係になると、比較部出力ＣｏがＨｉｇｈになる。カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化したこのタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＮ信号メモリ６１２に保持される。同時に、カウンタ１３３は、カウント動作を止める。なお、このＮ信号のＡＤ変換値が得られる時刻ｔ７０４では、クロック信号２が動作していないため、信号パルス生成部１３１が信号パルスＰＴＸＢを駆動することはない。

時刻ｔ７０５で、ＴＧ１７０は、カウンタクロック信号１のクロック動作を止める。また、ＴＧ１７０は、カウンタリセット信号１をＬｏｗからＨｉｇｈにして、カウンタ１３３をリセット状態とする。

次に、ＡＤ変換部１３０では、Ａ信号レベルのＡＤ変換を行う。時刻ｔ７０６から時刻ｔ７０７の期間で、信号パルスＰＴＸＡがＨｉｇｈになると、ＰＤ６０１に蓄積されたＡ信号電荷は第１の電荷保持部６０７へ転送され、同時に、ＰＤ６０２に蓄積されたＢ信号電荷も、第２の電荷保持部６０５に転送される。これに伴い電圧Ｖａは、転送されたＡ信号の電荷量に応じた電位に変化する。また、同じく時刻ｔ７０６から時刻ｔ７０７の期間で、リセット信号２がＨｉｇｈになると、信号パルス生成部１３１のＤ−ＦＦ１００１〜１００５の各出力が初期値にリセットされる。

時刻ｔ７０８で、ＡＤ変換部１３０は、列信号線１１３に出力されたＡ信号のＡＤ変換を開始する。すなわち、ランプ生成部１８０は、ランプ信号ＶＲＡＭＰを生成して、比較部１３２に参照信号として供給する。同時に、ＴＧ１７０は、カウンタクロック信号１のクロック動作を開始して、さらにカウンタリセット信号１をＬｏｗ（リセット解除状態）とすることによって、カウンタ１３３はカウント値０からカウントを開始する。そして、比較部１３２は、Ａ信号レベルを示す列信号線１１３の電圧Ｖａと、ランプ信号ＶＲＡＭＰの入力を受けて、その比較結果信号を出力する。また、ＴＧ１７０は、クロック信号２のクロック動作を開始して、信号パルス生成部１３１に供給する。

時刻ｔ７０９で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、ＶＲＡＭＰ≦Ｖａの関係になると、比較部の出力信号である比較部出力ＣｏがＨｉｇｈとなる。カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化したこのタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＡ信号メモリ６１３に保持される。

時刻ｔ７０９から一定遅延時間Ｔｄ１後の時刻ｔ７１０で、信号パルス生成部１３１は、比較部出力ＣｏがＨｉｇｈに変化したことを受けて、信号パルスＰＴＸＢを駆動する。時刻ｔ７１０で、信号パルス生成部１３１が、信号パルスＰＴＸＢをＨｉｇｈにすると、第１の転送スイッチ６０６がＯＮとなり、Ｂ信号電荷が第２の電荷保持部６０５から第１の電荷保持部６０７に転送されて、電圧ＶａがＡ＋Ｂ信号の電荷に応じた電圧に変化する。また、時刻ｔ７１０で信号パルスＰＴＸＢがＨｉｇｈになると、メモリ選択部６１１は、カウンタ１３３のＡＤ変換出力先を、Ａ信号メモリ６１３からＡ＋Ｂ信号メモリ６１４に切り替える。

時刻ｔ７１１で、電圧Ｖａと、ランプ信号ＶＲＡＭＰの大小関係が逆転して、Ｖａ＜ＶＲＡＭＰの関係になると、比較部出力ＣｏがＨｉｇｈからＬｏｗに戻る。時刻ｔ７１１から一定遅延時間Ｔｄ１後の時刻ｔ７１２で、信号パルス生成部１３１は、比較部出力Ｃｏに応じて、信号パルスＰＴＸＢをＬｏｗにする。

次に、ＡＤ変換部１３０は、Ａ＋Ｂ信号レベルのＡＤ変換を続けて行う。この時、カウンタ１３３はカウント値をリセットせずにカウントを継続している。時刻ｔ７１３で、ランプ信号ＶＲＡＭＰと電圧Ｖａの大小関係が逆転して、ＶＲＡＭＰ≦Ｖａの関係となると、比較部出力ＣｏがＨｉｇｈとなる。カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化したこのタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＡ＋Ｂ信号メモリ６１４に保持される。同時に、カウンタ１３３は、カウント動作を止める。

時刻ｔ７１４で、ＡＤ変換部１３０はＡＤ変換を終了する。ＴＧ１７０は、カウンタクロック信号１とクロック信号２のクロック動作を止める。また、ＴＧ１７０は、カウンタリセット信号１をＬｏｗからＨｉｇｈにして、カウンタ１３３をリセット状態とする。

時刻ｔ７１５で、信号パルスＰＳＥＬがＬｏｗになると、選択スイッチ２０８がＯＦＦとなり、垂直走査部１２０によって選択された行の各画素信号の一連の信号読み出し駆動を終える。垂直走査部１２０は、撮像素子１００の各行を順次選択することによって、上記の読み出し駆動を繰り返す。

上記のように、第３の実施形態では、画素１１１からＮ信号と、Ａ信号と、Ａ＋Ｂ信号とを順次ＡＤ変換して読み出す。そして、焦点検出用の信号を得る時は、後段の回路（例えば、ＤＦＥ１６０）で、Ａ信号とＮ信号の差分信号、およびＡ＋Ｂ信号とＡ信号との差分信号を、それぞれ演算することで、画素のリセットノイズをキャンセルした、Ａ信号とＢ信号が得られる。また画像用の信号を得るときは、Ａ＋Ｂ信号とＮ信号の差分信号を演算して、画素のリセットノイズをキャンセルしたＡ＋Ｂ信号を得る。

また、図８には明示していないが、Ｎ信号のＡＤ変換以前のタイミングと、Ｎ信号のＡＤ変換終了からＡ信号のＡＤ変換開始までのタイミングに、比較部１３２のキャリブレーション処理をそれぞれ行っても良い。比較部１３２のキャリブレーションを行うことによって、列間ばらつきに起因するオフセットをキャンセルすることができる。

第３の実施形態では、Ａ信号のＡＤ変換における比較部１３２の出力を受けて、信号パルス生成部１３１が信号パルスＰＴＸＢを生成し、さらに信号パルスＰＴＸＢによって列毎に第１の転送スイッチ６０６を駆動制御している。そして、Ａ信号のＡＤ変換と、Ａ＋Ｂ信号のＡＤ変換を、同一のカウント動作の中で連続的に処理することができる。従ってＡ信号とＡ＋Ｂ信号のＡＤ変換処理時間を短縮することができる。

なお、第３の実施形態では、各画素が２つのＰＤを備える構成について説明したが、本発明はこれに限定されず、例えば、各画素が４つのＰＤを備える構成でもよいし、さらに多くのＰＤを備える構成でもよい。すなわち、一つの画素から、重畳された複数の信号を順次読み出す場合に、本発明を適用することで、ＡＤ変換処理時間を短縮することができる。

ところで、Ｎ信号は、リセットノイズ成分に基づく小さいレベルの信号であるため、少ないビット数（例えば１０ビット）でＡＤ変換すればよい。また、Ａ信号とＡ＋Ｂ信号は、ＰＤ６０１およびＰＤ６０２で生成された信号電荷に基づく広いレベル幅をもつ信号であるため、どちらも多ビット数（例えば１４ビット）でＡＤ変換する必要がある。当然ながら、多ビットのＡＤ変換の方が、時間を多く要する。

従って、特にこの第３の実施形態の撮像素子は、従来の撮像素子に対して、ＡＤ変換において大きな処理時間短縮効果が得られる。なぜなら、上記の例として挙げたビット数を用いて説明すると、従来の撮像素子の場合、Ｎ信号、Ａ信号、Ａ＋Ｂ信号のＡＤ変換に、１０ビット＋１４ビット＋１４ビット分のカウント動作時間がそれぞれ必要であった。一方、本実施形態の撮像素子では、Ｎ信号、Ａ信号、Ａ＋Ｂ信号のＡＤ変換に、１０ビット＋１４ビット分のカウント動作時間で済む。これにより、上記の例では、１４ビット分のカウント動作時間が短縮できることになる。

さらに、第３の実施形態の変形例として、第１及び第２の実施形態で説明した読み出し駆動方法と同様に、Ｎ信号のＡＤ変換をも、同一のカウント動作の中で処理することもできる。すなわち、Ｎ信号、Ａ信号、Ａ＋Ｂ信号の３つのＡＤ変換を、同一のカウント動作の中で処理することによって、ＡＤ変換処理時間をさらに短縮できる。このような読み出し駆動が可能な画素１１１の構成を図９に示す。

図９に示すように、第３の実施形態の変形例における画素１１１とＡＤ変換部１３０と列メモリ１４０の構成は、前述の第３の実施形態の構成に、第３の電荷保持部１２０２と、第４の転送スイッチ１２０３と、各列に垂直制御線１２０４を追加した構成である。信号パルス生成部１３１は、比較部出力Ｃｏに応じて、信号パルスＰＴＸＣを生成して出力する。信号パルスＰＴＸＣは、各列の画素１１１に接続された垂直制御線１２０４を介して、各画素の第４の転送スイッチ１２０３を駆動する。

より具体的には、信号パルス生成部１３１は、まず画素１１１のＮ信号レベルのＡＤ変換を行い、比較部出力ＣｏがＨｉｇｈに変化したことを受けて、信号パルスＰＴＸＣをＨｉｇｈに制御する。信号パルスＰＴＸＣがＨｉｇｈになると、第４の転送スイッチ１２０３がＯＮとなり、Ａ信号電荷が第１の電荷保持部６０７に転送されて、電圧ＶａがＡ信号の電荷に応じた電圧に変化する。そして、ＡＤ変換部１３０は、Ａ信号レベルのＡＤ変換を続けて行う。

次に、Ａ信号レベルのＡＤ変換で比較部出力ＣｏがＨｉｇｈに変化すると、信号パルス生成部１３１は信号パルスＰＴＸＢをＨｉｇｈに制御する。信号パルスＰＴＸＢがＨｉｇｈになると、第１の転送スイッチ６０６がＯＮとなり、Ｂ信号電荷が第１の電荷保持部６０７に転送されて、電圧ＶａがＡ＋Ｂ信号の電荷に応じた電圧に変化する。そして、ＡＤ変換部１３０は、Ａ＋Ｂ信号レベルのＡＤ変換を続けて行う。

上記のように、第３の実施形態の変形例では、Ｎ信号、Ａ信号、Ａ＋Ｂ信号の３つのＡＤ変換を、同一のカウント動作の中で連続的に処理することによって、第３の実施形態のＡＤ変換処理時間から、さらにＮ信号のＡＤ変換（１０ビット）分のカウント動作時間を短縮できる。

（第４の実施形態）
次に、図１０、図１１を参照して、本発明の第４の実施形態について説明する。なお、第３の実施形態と同様の構成部分に関しては同じ記号を付し、第３の実施形態と異なる部分についてのみ説明する。

図１０は、第４の実施形態における画素１１１とＡＤ変換部１３０と列メモリ１４０の構成を示す等価回路図である。説明を分かりやすくするために、一つの画素１１１と、画素１１１に関わる信号線のみを示している。

第４の実施形態は、ＡＤ変換部１３０が、ランプ選択部８０１を各列に１つ備えている点が第３の実施形態と異なる。また、第４の実施形態のランプ生成部１８０は、２種類のランプ信号ＶＲＡＭＰ１とランプ信号ＶＲＡＭＰ２を生成して出力する機能を備える。そして、ランプ選択部８０１は、ランプ生成部１８０が生成した２種類のランプ信号のどちらかを、信号パルス生成部１３１の出力に応じて選択して、選択したランプ信号をＶＲＡＭＰ０として比較部１３２に出力する機能を備える。

図１１は、第４の実施形態の撮像素子の信号読み出し方法を示すタイミングチャートである。第４の実施形態の信号読み出し方法では、第３の実施形態と同様に、Ａ信号のＡＤ変換と、Ａ＋Ｂ信号のＡＤ変換を同一のカウンタ動作の中で連続的に行う。この第４の実施形態は、Ａ信号とＡ＋Ｂ信号のＡＤ変換において、２種類のランプ信号を切り替えて用いることに特徴がある。以下に、この駆動方法について図１１を用いて説明する。

図１１において、時刻ｔ９０２から時刻ｔ９０７までの期間は、画素１１１の第１の電荷保持部６０７をリセットして、さらにＮ信号をＡＤ変換する期間であり、図８の第３の実施形態における時刻ｔ７０２から時刻ｔ７０７までの期間と同様の動作をする。なお、Ｎ信号のＡＤ変換期間においては、ランプ生成部１８０は、１つのランプ信号ＶＲＡＭＰ１を生成して出力する。そして、ランプ選択部８０１はランプ信号ＶＲＡＭＰ１を選択することによって、比較部１３２に電圧ＶＲＡＭＰ０（＝ＶＲＡＭＰ１）を供給するように動作する。

次に、時刻ｔ９０８において、ランプ生成部１８０は、再びランプ信号ＶＲＡＭＰ１を初期電圧から一定の比率で変化させて出力する。さらに、ランプ生成部１８０は、時刻ｔ９０８から一定時間Ｔｄ２後の時刻ｔ９０９から、単位時間当たりの電圧変化がランプ信号ＶＲＡＭＰ１と同じであるランプ信号ＶＲＡＭＰ２を生成して出力する。また、ランプ選択部８０１は、Ｎ信号のＡＤ変換期間から時刻ｔ９１１まで、引き続きランプ信号ＶＲＡＭＰ１を選択することによって、比較部１３２に電圧ＶＲＡＭＰ０（＝ＶＲＡＭＰ１）を供給するように動作する。

時刻ｔ９１０で比較部出力ＣｏがＨｉｇｈに変化すると、カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化するタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＡ信号メモリ６１３に保持される。

さらに一定遅延時間Ｔｄ１後の時刻ｔ９１１で、信号パルス生成部１３１は信号パルスＰＴＸＢをＨｉｇｈにする。また時刻ｔ９１１で、ランプ選択部８０１は、選択するランプ信号をＶＲＡＭＰ１からＶＲＡＭＰ２へ切り替えて出力する。このランプ選択部８０１では、時刻ｔ９１１以降のＡＤ変換でＶＲＡＭＰ２を選択し続けるように動作する。

ところで、このＶＲＡＭＰ２はＶＲＡＭＰ１より一定時間Ｔｄ２遅れて（時間的に遅れて）電位変化を開始しているので、時刻ｔ９１１でランプ信号が切り替わると、電圧ＶＲＡＭＰ０は瞬時に上昇する。すると、ＶａとＶＲＡＭＰ０の関係はＶａ＜ＶＲＡＭＰ０となり、比較部出力ＣｏがＬｏｗに変化する。

時刻ｔ９１１から一定遅延時間Ｔｄ１後の時刻ｔ９１２で、信号パルス生成部１３１は、比較部出力Ｃｏに応じて、信号パルスＰＴＸＢをＬｏｗにする。時刻ｔ９１３では、電圧Ｖａが、ＶＲＡＭＰ０（すなわち、ランプ選択部８０１が選択し出力しているＶＲＡＭＰ２）以上になり、ＶＲＡＭＰ０≦Ｖａの関係になると、再び比較部出力ＣｏがＨｉｇｈに変化する。カウンタ１３３は、比較部出力ＣｏがＨｉｇｈに変化するタイミングのカウント値をＡＤ変換出力として列メモリ１４０に出力し、そのＡＤ変換出力はＡ＋Ｂ信号メモリ６１４に保持される。

但し、第４の実施形態における、Ａ信号のデジタル信号値は、言わばＶＲＡＭＰ１を用いてＡＤ変換された信号値であり、Ａ＋Ｂ信号のデジタル信号値は、言わばＶＲＡＭＰ２を用いてＡＤ変換された信号である。そして、ＶＲＡＭＰ２は、ＶＲＡＭＰ１に対して一定期間Ｔｄ２だけ遅れて電位変化を開始した信号であるため、Ａ信号のデジタル信号値を基準にすると、Ａ＋Ｂ信号のデジタル信号値は、期間Ｔｄ２に相当するデジタルカウント値分だけオフセットしている。従って、ＤＦＥ１６０などの後段のデジタル信号処理回路では、列メモリ１４０に保持されたＡ＋Ｂ信号のデジタル信号値に対して、期間Ｔｄ２に相当するデジタル信号値を減算する必要がある。

このようにして、第４の実施形態では、画素１１１からＮ信号と、Ａ信号と、Ａ＋Ｂ信号とを順次ＡＤ変換して読み出す。そして、第３の実施形態の説明でも述べた様に、焦点検出用の信号を得るときは、後段の回路（例えば、ＤＦＥ１６０）で、Ａ信号とＮ信号の差分信号、およびＡ＋Ｂ信号とＡ信号との差分信号を、それぞれ演算する。これにより、画素のリセットノイズをキャンセルした、Ａ信号とＢ信号が得られる。また画像用の信号を得るときは、Ａ＋Ｂ信号とＮ信号の差分信号を演算して、画素のリセットノイズをキャンセルしたＡ＋Ｂ信号を得る。

上記のように、第４の実施形態の構成によれば、Ａ信号とＡ＋Ｂ信号のＡＤ変換を同一のカウンタ動作の中で連続的に行い、第３の実施形態と同様にＡＤ変換処理時間を短縮することができる。さらに、第４の実施形態では、信号パルスＰＴＸＢがＨｉｇｈに変化することに応じて２種類のランプ信号を切り替えることによって、比較部出力ＣｏをＬｏｗに変化させることができる。このように構成することで、例えば図１１のような、Ａ信号とＡ＋Ｂ信号のレベル差が小さい（あるいは差が０である）条件下でも、Ａ＋Ｂ信号のＡＤ変換を連続処理し易くなる。但し、第４の実施形態において、ＡＤ変換処理時間の短縮効果は、第３の実施形態に対して期間Ｔｄ２の時間分だけ減少する。

また、この第４の実施形態で説明したような、ランプ生成部１８０が２種類のランプ信号を生成して、ランプ選択部８０１がこれら２種類のランプ信号を選択して出力する構成を、第１または第２の実施形態に適用してもよい。そのように構成することで、Ｎ信号とＳ信号のレベル差が０または極めて小さい条件下でも、Ｓ信号のＡＤ変換をより確実に処理することが可能となる。

最後に、図１２を参照して、前述した各実施形態の撮像素子１００を備えた撮像装置１１１０の構成について説明する。図１２は、上記の各実施形態の撮像素子を備えた撮像装置全体の構成を示すシステムブロック図である。

光学系１１１１は、フォーカスレンズを含み、更にはズームレンズ、絞りなどを備えて構成されている。撮像素子１００は、光学系１１１１で結像された被写体像を光電変換し、さらにそのアナログ信号をデジタル信号に変換して出力する。画像処理部１１１２は、撮像素子１００からのデジタル信号出力を受けて、欠陥画素の補正、ノイズリダクション、色変換、ホワイトバランス補正、ガンマ補正等の画像処理、解像度変換処理、画像圧縮処理などを行う。記憶部１１１３は、画像処理部１１１２の演算処理用メモリであり、連続撮影等においてはバッファメモリとしても使用される。全体制御・演算部１１１４は、周知のＣＰＵなどを内蔵し、撮像装置１１１０全体を統括的に制御する。また、全体制御・演算部１１１４は、画像処理部１１１２で処理された後の画像信号を記録部１１１７や表示部１１１６に出力する。

操作部１１１５は、ボタン、スイッチ、電子ダイヤルなどの操作部材からの入力を電気的に受け付ける部分である。表示部１１１６は、全体制御・演算部１１１４から受けた画像信号を表示する。記録部１１１７は、メモリカードやハードディスクなどの記録媒体である。光学系駆動部１１１８は、光学系１１１１のフォーカスレンズ位置や、絞りを制御する。

以上、本発明の好ましい実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形および変更が可能である。

（その他の実施形態）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。

１００：撮像素子、１１０：画素部、１１１：画素、１１２：水平制御線、１１３：列信号線、１１４：垂直制御線、１２０：垂直走査部、１３０：ＡＤ変換部、１３１：信号パルス生成部、１３２：比較部、１３３：カウンタ、１４０：列メモリ、１４１：メモリ選択部、１４２：Ｎ信号メモリ、１４３：Ｓ信号メモリ、１８０：ランプ生成部、２０１：ＰＤ、２０２：第２の転送スイッチ、２０３：第２の電荷保持部、２０４：第１の転送スイッチ、２０５：第１の電荷保持部、２０６：リセットスイッチ、２０７：信号出力部、２０８：選択スイッチ、２０９：定電流源

Claims (16)

1. 光を受光して電荷を生成する少なくとも１つの光電変換部と、該光電変換部の電荷を保持する第１の電荷保持部と、前記光電変換部の電荷を前記第１の電荷保持部へ転送する第１の転送スイッチと、前記第１の電荷保持部に保持された電荷に基づく画素信号を出力する信号出力部とを含む画素が、行列状に複数配置された画素部と、
   時間に対して一定の比率で電圧が変化するランプ信号を生成するランプ生成部と、
   前記画素部の各列に設けられ、前記画素信号をＡＤ変換する複数のＡＤ変換部と、を備え、
   前記ＡＤ変換部は、１つの前記画素から順次出力される複数種類の前記画素信号と前記ランプ信号とを順次比較することにより前記画素信号をＡＤ変換するとともに、前記画素信号と前記ランプ信号とを比較した結果に基づいて前記第１の転送スイッチのオンとオフを制御する制御信号を生成することを特徴とする撮像素子。
2. 前記ＡＤ変換部は、前記画素信号のレベルと前記ランプ信号のレベルとを比較し、その大小関係が変化したタイミングに基づいて前記制御信号を生成することを特徴とする請求項１に記載の撮像素子。
3. 前記ＡＤ変換部は、前記１つの画素から出力される前記複数種類の画素信号のうちの第１の種類の画素信号のＡＤ変換において、前記第１の種類の画素信号のレベルと前記ランプ信号のレベルの大小関係が変化したタイミングに基づいて前記制御信号を生成し、該制御信号により前記第１の転送スイッチをオンにした後に、前記第１の種類の信号に続いて前記１つの画素から出力される第２の種類の画素信号をＡＤ変換することを特徴とする請求項２に記載の撮像素子。
4. 前記第１の種類の画素信号は、前記第１の電荷保持部のリセットノイズに基づく画素信号であり、前記第２の種類の画素信号は、前記リセットノイズと前記光電変換部の電荷とを重畳した電荷に基づく画素信号であることを特徴とする請求項３に記載の撮像素子。
5. 前記ＡＤ変換部は、前記第１の電荷保持部のリセットノイズに基づく画素信号をＡＤ変換した後に、該リセットノイズに基づく画素信号のＡＤ変換値をリセットし、続けて前記リセットノイズと前記光電変換部の電荷とを重畳した電荷に基づく画素信号をＡＤ変換することを特徴とする請求項４に記載の撮像素子。
6. 前記画素は、前記少なくとも１つの光電変換部として第１の光電変換部を有し、さらに前記第１の光電変換部の電荷を保持する第２の電荷保持部と、前記第１の光電変換部の電荷を前記第２の電荷保持部へ転送する第２の転送スイッチと、前記第２の電荷保持部の電荷を前記第１の電荷保持部へ転送する前記第１の転送スイッチとを有することを特徴とする請求項１乃至５のいずれか１項に記載の撮像素子。
7. 前記第２の転送スイッチを行ごとに順にオンする垂直走査部をさらに備えることを特徴とする請求項６に記載の撮像素子。
8. 前記画素は、前記少なくとも１つの光電変換部として、第１の光電変換部と、第２の光電変換部とを有し、さらに前記第１の光電変換部の電荷を保持する第２の電荷保持部と、前記第１の光電変換部の電荷を前記第２の電荷保持部へ転送する第２の転送スイッチと、前記第２の電荷保持部の電荷を前記第１の電荷保持部へ転送する前記第１の転送スイッチと、前記第２の光電変換部の電荷を前記第１の電荷保持部へ転送する第３の転送スイッチと、を有することを特徴とする請求項１に記載の撮像素子。
9. 前記ＡＤ変換部は、前記画素信号のレベルと前記ランプ信号のレベルとを比較し、その大小関係が変化したタイミングに基づいて前記制御信号を生成することを特徴とする請求項８に記載の撮像素子。
10. 前記第３の転送スイッチを行ごとに順にオンする垂直走査部をさらに備え、前記ＡＤ変換部は、前記第３の転送スイッチがオンされて前記第２の光電変換部から前記第１の電荷保持部に転送された電荷に基づく画素信号をＡＤ変換する際に、前記画素信号のレベルと前記ランプ信号のレベルの大小関係が変化したタイミングに基づいて、前記第１の転送スイッチをオンにする前記制御信号を生成することを特徴とする請求項９に記載の撮像素子。
11. 前記ＡＤ変換部は、前記１つの画素から出力される前記複数種類の画素信号のうちの第１の種類の画素信号のＡＤ変換において、前記第１の種類の画素信号のレベルと前記ランプ信号のレベルの大小関係が変化したタイミングに基づいて前記制御信号を生成し、該制御信号により前記第１の転送スイッチをオンにした後に、前記第１の種類の信号に続いて前記１つの画素から出力される第２の種類の画素信号をＡＤ変換することを特徴とする請求項９または１０に記載の撮像素子。
12. 前記第１の種類の画素信号は、前記少なくとも１つの光電変換部の電荷に基づく画素信号であり、前記第２の種類の画素信号は、前記第１の種類の画素信号よりも多くの光電変換部の電荷に基づく画素信号であることを特徴とする請求項１１に記載の撮像素子。
13. 前記第１の種類の画素信号は、前記少なくとも１つの光電変換部の電荷に基づく画素信号であり、前記第２の種類の画素信号は、前記１つの画素に含まれる全ての光電変換部の電荷を混合した電荷に基づく画素信号であることを特徴とする請求項１２に記載の撮像素子。
14. 前記ランプ生成部は、第１のランプ信号と、該第１のランプ信号よりも時間的に遅れた第２のランプ信号を生成し、前記ＡＤ変換部は、前記第１の種類の画素信号を前記第１のランプ信号を用いてＡＤ変換し、前記第２の種類の画素信号を前記第２のランプ信号を用いてＡＤ変換することを特徴とする請求項１２または１３に記載の撮像素子。
15. 前記第１のランプ信号と前記第２のランプ信号の時間的な差に基づくＡＤ変換値の差を補正する補正手段をさらに備えることを特徴とする請求項１４に記載の撮像素子。
16. 光を受光して電荷を生成する少なくとも１つの光電変換部と、該光電変換部の電荷を保持する第１の電荷保持部と、前記光電変換部の電荷を前記第１の電荷保持部へ転送する第１の転送スイッチと、前記第１の電荷保持部に保持された電荷に基づく画素信号を出力する信号出力部とを含む画素が、行列状に複数配置された画素部を備える撮像素子を制御する方法であって、
    時間に対して一定の比率で電圧が変化するランプ信号を生成するランプ生成工程と、
    前記画素部の各列に設けられ、前記画素信号をＡＤ変換する複数のＡＤ変換工程と、を有し、
    前記ＡＤ変換工程では、１つの前記画素から順次出力される複数種類の前記画素信号と前記ランプ信号とを順次比較することにより前記画素信号をＡＤ変換するとともに、前記画素信号と前記ランプ信号とを比較した結果に基づいて前記第１の転送スイッチのオンとオフを制御する制御信号を生成することを特徴とする撮像素子の制御方法。

Images