JP4442695B2 - 固体撮像装置及びカメラ装置 - Google Patents

Description

本発明は、固体撮像装置及びその固体撮像装置を備えたカメラ装置に関し、特に単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換して読み出す構成の固体撮像装置及びカメラ装置に関する。

固体撮像装置として、近年、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ・デジタル変換器（以下、ＡＤＣ(Analog-Digital Converter)と略す）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサが報告されている。

図８は、従来例に係る列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１０の構成を示すブロック図である。
図８において、単位画素１０１は、フォトダイオード及び画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２の行列状の画素配置に対して、行毎に行制御線１０３（１０３−１，１０３−２，…）が配線され、列毎に列信号線１０４（１０４−１，１０４−２，…）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１，１０３−２，…を介して行われる。

列信号線１０４−１，１０４−２，…の一端側には、これら列信号線１０４−１，１０４−２，…毎にＡＤＣ１０６が配置されてカラム処理部（列並列ＡＤＣブロック）１０７を構成している。また、ＡＤＣ１０６の各々に対して、ランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成するデジタル・アナログ変換器（以下、ＤＡＣ(Digital-Analog Converter)と略す）１０８を備える。さらに、ＡＤＣ１０６の各々に対して、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器１１０で比較動作が行われる時間を計測するカウンタ１０９が設けられている。

ＡＤＣ１０６は、行制御線１０３−１，１０３−２，…毎に、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られるアナログ信号を、ＤＡＣ１０８で生成されるランプ波形である参照電圧Ｖｒｅｆと比較する比較器１１０を備える。またＡＤＣ１０６は、比較器１１０の比較出力に応答してカウンタ１０９のカウント値を保持するメモリ１１１を備え、単位画素１０１から与えられるアナログ信号をＮビットのデジタル信号に変換する機能を有している。

カラム処理部１０７のＡＤＣ１０６の各々に対する列アドレスや列走査の制御は、列走査回路１１２によって行われる。すなわち、ＡＤＣ１０６の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路１１２による列走査によって順に２Ｎビット幅の水平出力線１１３に読み出され、当該水平出力線１１３によって信号処理回路１１４まで伝送される。信号処理回路１１４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路及び出力回路などによって構成されている。

タイミング制御回路１１５は、マスタークロックＭＣＫに基づいて行走査回路１０５、ＡＤＣ１０６、ＤＡＣ１０８、カウンタ１０９及び列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成する。これら生成したクロック信号やタイミング信号を該当する回路部分に供給する。

次に、図８に示したＣＭＯＳイメージセンサ１０の動作の概要を、図９のタイミングチャートを用いて説明する。
図９（ａ）は、垂直同期信号（Ｈ同期）を示し、図９（ｂ）は、ＤＡＣ１０８及びカウンタ１０９に供給するクロックを示し、図９（ｃ）は、ＤＡＣ１０８から出力されるランプ波形である参照電圧Ｖｒｅｆを示す。
ランプ波形は、クロックの発生に連動して電圧が変化し、そのランプ波形の電圧値と単位画素の出力とが比較されて、その比較で検出された単位画素の電圧位置に応じたカウント値が、メモリ１１１に記憶される。そのメモリ１１１に記憶されたカウント値が、単位画素のデジタル値となり、出力される。

図１０は、より詳細な動作例を示したタイミングチャートである。
図１０に基づいて説明すると、ある選択行の単位画素１０１からの列信号線１０４−１，１０４−２，…への１回目の読み出し動作が安定した後、ＤＡＣ１０８から図１０（ａ）に示すランプ波形の参照電圧Ｖｒｅｆを比較器１１０に与える。このことで、比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。この比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力の極性が反転する。この比較器１１０の反転出力を受けて、メモリ１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ１が保持される。図１０（ｃ）はカウント値を生成させるクロックであり、図１０（ｄ）はそのカウント値Ｎの変化を示す。

この１回目の読み出し動作では、図１０（ｅ）に示すように、単位画素１０１のリセット成分ΔＶの読み出しが行われる。このリセット成分ΔＶ内には、単位画素１０１毎にばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分ΔＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるため、１回目の読み出し時の列信号線１４の信号電圧Ｖｘはおおよそ既知である。したがって、１回目のリセット成分ΔＶの読み出し時には、ランプ波形の参照電圧Ｖｒｅｆを調整することにより、比較器１１０での比較期間を短くすることが可能である。

２回目の読み出しでは、リセット成分ΔＶに加え単位画素１０１毎の入射光量に応じた信号成分の読み出しが、１回目の読み出しと同様の動作によって行われる。すなわち、ある選択行の単位画素１０１から列信号線１０４−１，１０４−２，…への２回目の読み出し動作が安定した後、ＤＡＣ１０８からランプ波形の参照電圧Ｖｒｅｆを比較器１１０に与える。このことで、当該比較器１１０において列信号線１０４−１，１０４−２，…の信号電圧Ｖｘと参照電圧Ｖｒｅｆとの比較動作が行われる。

参照電圧Ｖｒｅｆが比較器１１０に与えられると同時に、カウンタ１０９で２回目のカウントがなされる。そして、２回目の比較動作において、参照電圧Ｖｒｅｆと信号電圧Ｖｘとが等しくなったときに、比較器１１０の出力の極性が反転する。この比較器１１０の反転出力を受けて、図１０（ｆ）に示すように、メモリ１１１には比較器１１０での比較時間に応じたカウンタ１０９のカウント値Ｎ２が保持される。このとき、１回目のカウント値Ｎ１と２回目のカウント値Ｎ２とは、メモリ１１１内の異なった場所に保持される。

上述した一連のＡＤ変換動作の終了後、列走査回路１１２による列走査により、メモリ１１１に保持された１回目と２回目のそれぞれＮビットのデジタル信号が２Ｎ本の水平出力線１１３を経て信号処理回路１１４に供給され、当該信号処理回路１１４内の減算回路（図示せず）において（２回目の信号）−（１回目の信号）の減算処理がなされた後に外部へ出力される。その後、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。

特許文献１には、図６に示した構成の固体撮像装置の例についての記載がある。
特開２００５−２７８１３５号公報

ところで、高速撮像のために、画素情報を間引き読み出し（飛ばし読み出し）することによってフレームレートを向上させる手法が採られる場合がある。この手法を採ることにより、例えば、１フレームで全画素の信号を読み出す全画素読み出し方式では３０フレーム/秒のフレームレートのところを、間引いた読み出し方式とすることで、６０フレーム/秒のフレームレートを実現できる構成のものがある。すなわち、出力する画素情報を行単位で間引いて読み出し、読み出し行数を例えば１／２にすれば、フレームレートを２倍にすることができる。

画素の間引きを行う際には、例えば垂直方向の画素の間引きと、垂直方向の画素加算を併用して、垂直方向の解像度を落とすようにしてある。
具体的には、例えば図１１に示すように、ＣＭＯＳイメージセンサ１０の単位画素１０１の垂直方向の配列として、ある垂直列では、赤色フィルタが配された画素Ｒと、緑色フィルタが配された画素Ｇとが、１画素単位で交互に並んでいるとする。この配列は色フィルタが原色ベイヤ配列の例である。ここで、垂直方向の画素数を１／２に間引く例を考えると、隣接する２つの画素Ｒの信号どうしを単純加算して、加算画素信号Ｒｘを生成させる。同様に、隣接する２つの画素Ｇの信号どうしを単純加算して、加算画素信号Ｇｘを生成させる。加算画素信号Ｒｘと加算画素信号Ｇｘとの空間的な重心位置は、図１１の右側の列に示すように、加算した２つの画素Ｒ又は画素Ｇの中間の位置となる。但し、赤色の画素Ｒと緑色の画素Ｇとは、１画素ごとの交互の配列であるため、加算画素信号Ｒｘと加算画素信号Ｇｘとの空間的な重心位置の並び状態は、不均一な並びとなる。

即ち図１１の右側の、加算画素信号Ｒｘと加算画素信号Ｇｘとの空間的な重心位置の並び状態を上から見ると、信号Ｒｘと信号Ｇｘとの間隔は短く、その下の信号Ｇｘと信号Ｒｘとの間隔は長く、以下同様に短・長・短・長・・・・と繰り返される。

このような垂直方向の２画素の単純加算を行うと、加算後の画像信号に偽色が発生する問題がある。偽色が発生する例については、後述する実施の形態の中で説明するが、簡単に説明すると、複数の画素信号を加算することにより、色の変化が大きい箇所で、本来の色と異なる偽色となることである。
このような偽色が発生すると、イメージセンサの出力で得られる画像信号の画質の劣化につながる問題があった。

本発明はかかる点に鑑みてなされたものであり、画素信号の加算時の偽色の発生の問題を解決することを目的とする。

本発明の固体撮像装置は、画素アレイ部と、行走査部と、アナログ・デジタル変換部と、変換用クロック供給部と、加算部とを備える。
画素アレイ部は、光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる。
行走査部は、画素アレイ部の各単位画素を行毎に選択制御する。
アナログ・デジタル変換部は、行走査部によって選択制御された行の単位画素から列信号線を介して出力されるアナログ信号をデジタル信号に変換する。
変換用クロック供給部は、アナログ・デジタル変換部に供給する変換用クロックを、第１のクロック周期と第２のクロック周期で切り替えて生成させて供給する。
加算部は、アナログ・デジタル変換部で、第１のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号と、第２のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号とを加算する。

また本発明のカメラ装置は、上記固体撮像装置の出力部から出力されるデジタル信号を所定のフォーマットの画像信号とする画像信号処理部を備える。

これら本発明によると、アナログ・デジタル変換部で単位画素の信号をデジタル変換する際に、第１のクロック周期のクロックでアナログ・デジタル変換部を駆動させて変換した画素信号と、第１のクロック周期とは異なる第２のクロック周期のクロックでアナログ・デジタル変換部を駆動させて変換した画素信号とが、切り替え順序に応じて交互に得られるようになる。ここで、クロック周期を切り替えることは、デジタル変換時の重み付けが異なることになる。従って、加算部で、第１のクロック周期でデジタル変換された信号と、第２のクロック周期でデジタル変換された信号とを加算することで、デジタル変換時の重み付けが異なる複数の画素信号を加算することになり、加算された信号の重心位置を、単純加算による重心位置からずらすことが可能となる。

本発明によると、加算部で複数の画素信号を加算する際に、第１のクロック周期でデジタル変換された信号と、第２のクロック周期でデジタル変換された信号とを加算することで、デジタル変換時の重み付けが異なる複数の画素信号を加算することになり、加算された信号の重心位置を、単純加算による重心位置からずらすことが可能となる。従って、加算後の画素信号の重心位置の配列として、偽色の発生を防いだ配列とすることが可能となる。このため、フレームレートを高くするなどのために、読み出す画素数を間引く処理を行う際の、画質向上に貢献する。

以下、本発明の第１の実施の形態を、図１〜図６を参照して説明する。この図１〜図６において、従来例として説明した図８〜図１１と同一の構成の部分については同一の符号を付す。

図１は、本実施の形態の固体撮像装置の構成例を示した図である。
本実施の形態の例の固体撮像装置は、従来例として図８に示した固体撮像装置と同様に、単位画素の行列状（マトリックス状）の配列に対して列毎にアナログ・デジタル変換部（ＡＤＣ）を配置してなる列並列ＡＤＣ搭載のＣＭＯＳイメージセンサである。

本実施の形態の列並列ＡＤＣ搭載のＣＭＯＳイメージセンサ１００は、それぞれが画素を構成する単位画素１０１を備える。単位画素１０１は、フォトダイオード及び画素内アンプを有し、行列状に２次元配置されることによって画素アレイ部１０２を構成している。この画素アレイ部１０２の行列状の画素配置に対して、行毎に行制御線１０３（１０３−１，１０３−２，…）が配線され、列毎に列信号線１０４（１０４−１，１０４−２，…）が配線されている。画素アレイ部１０２の行アドレスや行走査の制御は、行走査回路１０５により行制御線１０３−１，１０３−２，…を介して行われる。

列信号線１０４−１，１０４−２，…の一端側には、これら列信号線１０４−１，１０４−２，…毎にＡＤＣ１２０が配置されてカラム処理部（列並列ＡＤＣブロック）１０７を構成している。また、ＡＤＣ１２０の各々に対して、ランプ（ＲＡＭＰ）波形の参照電圧Ｖｒｅｆを生成するデジタル・アナログ変換器（以下、ＤＡＣと略す）１０８を備える。
ＤＡＣ１０８の出力が供給される各列毎のＡＤＣ１２０は、それぞれ比較器１１０と、比較器１１０で比較動作が行われる時間を計測するカウンタ１２１とを備える。各列の比較器１１０は、ＤＡＣ１０８からのランプ（ＲＡＭＰ）波形と、各単位画素の信号とを比較する。カウンタ１２１は、後述する分周器１１６から供給されるクロックＣＫに同期してカウント動作を行うことにより、比較器１１０で比較動作が行われる時間を計測し、その計測時間のカウント値Ｎをラッチして、出力する。
なお、ここではカウンタ１２１でカウント動作とラッチ動作を行うものとしてあるが、カウンタとは別に、そのカウンタのカウント出力を保持するラッチ回路又はメモリ回路を別に設ける構成としてもよい。

本実施の形態においては、デジタル変換用のクロック供給部を構成するタイミング制御回路１１５から、分周器１１６を介して、ＤＡＣ１０８及びカウンタ１２１にクロックを供給する。分周器１１６は、タイミング制御回路１１５からの制御で、クロックを分周してクロック周期を変換する処理を、選択的に行う。分周器１１６では、例えばタイミング制御回路１１５から出力されるクロック信号を、２の巾乗の周波数のクロック信号にする処理を、クロック信号の分周で行う。２の巾乗以外の分周で、周波数変換を行う構成としてもよい。

分周器１１６でのクロック周波数の変換を行う状態と、クロック周波数を変換しない状態とは、タイミング制御回路１１５からの制御で、各単位画素１０１の読み出し期間ごとに設定する。但し、このクロック周波数を可変させる処理は、単位画素の信号を垂直方向に間引く際に実行し、単位画素の信号を垂直方向に間引かない際には、高速のクロック周波数に固定させる。このクロック周波数を変化させる状態については後述する。
このようにして生成されたクロックを、ＤＡＣ１０８に、ランプ波形発生用のクロックとして供給すると共に、各列のカウンタ１２１に、カウント動作を行うクロックとして供給する。

列ごとに用意されたＡＤＣ１２０は、行制御線１０３−１，１０３−２，…毎に、選択行の単位画素１０１から列信号線１０４−１，１０４−２，…を経由して得られるアナログ信号を、参照電圧Ｖｒｅｆと比較する比較器１１０を備える。またＡＤＣ１２０は、分周器１１６から供給されるクロックＣＫに同期してカウント動作を行うカウンタ１２１を備える。このカウンタ１２１で、比較器１１０で比較動作が行われる時間を計測し、その計測時間のカウント値Ｎをラッチして出力することで、単位画素１０１から与えられるアナログ信号をＮビットのデジタル信号に変換する。

カラム処理部１０７のＡＤＣ１２０の各々に対する列アドレスや列走査の制御は、列走査回路１１２によって行われる。すなわち、ＡＤＣ１２０の各々でＡＤ変換されたＮビットのデジタル信号は、列走査回路１１２による列走査によって順に２Ｎビット幅の水平出力線１１３に読み出され、当該水平出力線１１３によって信号処理回路１１４まで伝送される。信号処理回路１１４は、２Ｎビット幅の水平出力線１１３に対応した２Ｎ個のセンス回路、減算回路及び出力回路などによって構成されている。信号処理回路１１４で処理された画像信号は、出力部１１７から出力される。

タイミング制御回路１１５は、マスタークロックＭＣＫに基づいて、上述したＤＡＣ１０８及びカウンタ１２１に供給するクロックの他に、行走査回路１０５、ＡＤＣ１０６、及び列走査回路１１２などの各動作に必要なクロック信号やタイミング信号を生成する。そして、これら生成したクロック信号やタイミング信号を該当する回路部分に供給する。

図２は、ＣＭＯＳイメージセンサ１００の単位画素１０１の配列の例を示した図である。図２は単位画素１０１の配列の一部を示してあり、この図２の配列が画素数の数だけ繰り返される。
図２に示した色フィルタ配列は、原色ベイヤ配列における各画素から得られる信号レベルを示した例である。図２に示した各四角形が単位画素の位置を示しており、各四角形の中に記述されたＲ，Ｇ，Ｂはその単位画素に配置されている赤，緑，青の色フィルタの種類を示している。また、各四角形の中に記述されたＲ、Ｇ、Ｂの文字の右に並んで記述されている２つの数値は、その画素の位置を示している。左側の数値が、垂直方向に上から数えたときのその画素の位置を示しており、右側の数値が、水平方向に左から数えたときのその画素の位置を示している。例えば、「Ｒ３５」と記述されている画素は、その色フィルタが赤であり、垂直方向に上から３番目、水平方向に左から５番目の画素であることを意味している。

また、図２の例では、各単位画素でＲ、Ｇ、Ｂの下に記述されている数値は、各単位画素に受光した信号レベルをそれぞれ表している。ここでの信号レベルは、図１のＡＤＣ１０６でデジタル変換した後の値を示している。例えば、ＡＤＣ１０６として８ビット精度の変換器である場合、各単位画素からの信号レベルは“０”〜“２５５”の範囲の値をとる。図２では、信号レベル“０”の単位画素と信号レベル“１００”の単位画素とがある状態を示している。

この図２に示すような状態の場合、水平方向の左から３番目の画素と４番目の画素の間で信号レベルが“１００”から“０”に大きく変化している。このような信号レベルの変化が大きい領域があると、画素信号の間引き及び加算で、補間を正確に行えず、発明が解決しようとする課題の欄で既に説明した偽色が発生しやすい。図２の例では水平方向に信号レベルの変化がある例を示しているが、垂直方向に信号レベルの変化がある場合には、より偽色が発生しやすい。
ここで本実施の形態においては、図１に示した構成により、この偽色の発生を効果的に防止できる処理を実現したものである。以下、その偽色の発生を防止できることを、動作例を説明して示す。

図３は、図１に示したＣＭＯＳイメージセンサ１００の動作状態を示したタイミングチャートである。この図３のタイミングチャートは、垂直方向の画素間引きを行う場合の動作例である。
図３（ａ）は、垂直同期信号（Ｈ同期）を示し、図３（ｂ）は、ＤＡＣ１０８及びカウンタ１０９に供給するクロックを示し、図３（ｃ）は、ＤＡＣ１０８及びカウンタ１２１に供給するクロックの種類（ｄ１又はｄ２）を示したものである。図３（ｄ）は、ＤＡＣ１０８から出力されるランプ波形である参照電圧Ｖｒｅｆを示す。
ランプ波形は、クロックの発生に連動して電圧が変化し、そのランプ波形の電圧値と単位画素の出力とが比較されて、その比較で検出された単位画素の電圧位置に応じたカウント値が、カウンタ１２１で保持される。そのカウンタ１２１で保持されたカウント値が、単位画素のデジタル値となり、出力される。図３ではカウンタ１２１のカウント値の変化は示していないが、例えば図１０に示したカウント値の変化処理が適用可能である。即ち、図１０（ｄ）に示したように、リセット成分の検出期間と、画素信号成分の検出期間とのそれぞれで、カウント値をアップさせる、アップカウントを１水平同期期間内に２回行う構成が適用可能である。或いは、他のカウント値変化も適用可能である。他のカウント値変化の例については後述する。

図３の説明に戻ると、図３（ｃ）に示すように、分周器１１６の出力として、第１のクロック周期のクロックｄ１と、第２のクロック周期のクロックｄ２とに、水平周期ごとにいずれかを選択して切り替える構成としてある。図３（ｃ）の例では、２水平同期期間、第１のクロック周期とし、次の２水平同期期間、第２のクロック周期とするように、分周器１１６を切り替えた例としてある。
従って、ＤＡＣ１０８及びカウンタ１２１に供給されるクロックが、図３（ｂ）に示すように、周波数の高いクロックのときと、周波数の低いクロックのときとがある状態となる。ランプ波形についても、そのクロックの周波数の切り替えに連動して、分解能が高いランプ信号の場合と、分解能が低いランプ信号の場合とがある。但し、行毎にＤ相レンジが変化しないように設定して、分解能だけが変化するようにしてある。

このようにランプ波形を各ＡＤＣ１２０内の比較器１１０に供給し、各単位画素の信号と比較して、その比較出力が反転した時点のカウンタ１２１のカウント値を保持させることで、その保持された値が、クロック周期に対応して重みづけられた信号となる。このカウンタ１２１に保持された値が、各単位画素のデジタル値として出力され、その出力が信号処理回路１１４側で同じ色フィルタの隣接画素どうしを加算して、出力部１１７から出力されることになる。

図３の例では、左端の最初の水平同期期間に、ある列の各ＡＤＣ１２０で赤Ｒの単位画素の信号を扱い、以下順に、緑Ｇの単位画素の信号，赤Ｒの単位画素の信号，・・・と処理すると想定する。その場合、図３（ｅ）に示すように、１水平同期期間あけた２つの赤Ｒの単位画素の信号が加算され、１水平同期期間あけた２つの緑Ｇの単位画素の信号が加算される。その２つの加算信号は、それぞれ異なる分解能でデジタル変換された信号であり、加算に重み付けされた状態となる。

なお、画素アレイ部１０２の全ての単位画素１０１の信号を読み出す処理時（即ち画素加算をしない処理時）には、図３（ｂ）に示したクロックは、クロック周波数が高いクロックに固定された状態で、処理される。従って、この場合には、ランプ波形の分解能についても変化しない。

図４は、本例における垂直方向の加算状態の例を示した図である。ＣＭＯＳイメージセンサ１００の単位画素１０１の垂直方向の配列として、ある垂直列では、赤色フィルタが配された画素Ｒと、緑色フィルタが配された画素Ｇとが、１画素単位で交互に並んでいるとする。この配列は、図１１に示したものと同じである。
垂直方向の画素数を１／２に間引くとすると、隣接する２つの画素Ｒの信号どうしを加算して、加算画素信号Ｒａを生成させる。同様に、隣接する２つの画素Ｇの信号どうしを加算して、加算画素信号Ｇａを生成させる。
ここで、加算前の２つの画素信号の重み付けが異なるので、加算画素信号Ｒａと加算画素信号Ｇａとの空間的な重心位置は、図１１に示した単純加算された重心位置からずれたものになる。

この図４に右側に示した、加算画素信号Ｒａと加算画素信号Ｇａとの空間的な重心位置をシフトさせた例では、加算画素信号Ｒａと加算画素信号Ｇａとの空間的な重心位置の間隔Ｌが、ほぼ均等となるようにしてある。
このようにほぼ均等となるように、分周器１１６が出力する２つのクロック周波数を適切に選定する必要がある。但し、空間的な重心位置の間隔Ｌは、従来例として図１１に示した不均一な間隔よりも、等間隔に近くなるようにすれば、それなりに偽色の防止効果はあり、等間隔であることが本実施の形態の効果が得られる条件ではない。

このように、本実施の形態によると、画素加算を行う際に、加算後の画素信号の重心位置を、ほぼ均等な配列となるようにしたので、偽色の発生を効果的に防止でき、撮像信号の高画質化に貢献する。この場合、ＣＯＭＳイメージセンサ１００の構成としては、従来のイメージセンサに分周器１１６を設けて、その分周器１１６での分周を制御する構成を設けるだけでよく、比較的簡単な構成で実現可能である。

なお、ここまでの実施の形態で説明した単位画素を加算する配置位置は、一例を示したものであり、この加算構成に限定されるものではない。また、クロック周期（クロック周波数）を変化させる変化状態についても、２種類のクロック周期を用意した例とした。これに対して、３種類或いはそれ以上のクロック周期を用意して、加算後の画像の空間的な位置がほぼ均等となるように、その３種類のクロック周期を適正に切り替える構成としてもよい。

また、上述した図３の説明中で、カウンタ１２１のカウント状態として、リセット成分検出期間と画素信号検出期間のそれぞれで、ダウンカウントを行う構成として説明したが、その他のカウント状態を選定してもよい。
例えば、リセット成分検出期間と画素信号検出期間のそれぞれで、カウント値を上昇させるアップカウントを行うようにしてもよい。
或いはまた、リセット成分検出期間でダウンカウントして、画素信号検出期間でアップカウントを行う構成としてもよい。
さらにまた、複数の垂直同期期間で連続して、連続してアップカウントやダウンカウントを行う構成としてもよい。

また、上述した説明では、ＡＤＣ１２０内のカウンタ１２１からの出力を、信号処理回路１１４まで読み出して、その信号処理回路１１４で複数の単位画素の信号を加算する構成と説明したが、複数の単位画素の信号の加算処理をＡＤＣ１２０内（又はＡＤＣ１２０から出力された直後）に行う構成としてもよい。例えば、カウンタ１２１が備えるラッチ部で複数の画素の信号を保持できる構成のものとし、そのラッチ部での処理で加算する構成としてもよい。

次に、本実施の形態で説明したＣＯＭＳイメージセンサ１００を組み込んだカメラ装置の構成例を、図５を参照して説明する。
この例では、レンズなどの光学系２０１を介してＣＯＭＳイメージセンサ１００に入射した像光に基づいて、ＣＯＭＳイメージセンサ１００で撮像信号を得る。得られた撮像信号は、信号処理回路１１４で出力できる信号として、後段の画像信号処理部に供給する。
この例では、信号処理回路１１４から出力される画像信号を、静止画信号処理部２０２と、動画信号処理部２０３に供給し、それぞれの信号処理部２０２，２０３で、静止画像用又は動画像用の所定のフォーマットの画像信号とする画像信号処理を行う。そして、いずれかの処理部２０２又は２０３で処理された画像信号を記憶部（記録部）２０４で記憶させる。これらの撮像から記憶までの動作は、制御部２０５の制御で実行される。

図６のフローチャートは、この図５に示したカメラ装置の制御部２０５が、撮像するモードにより、ＣＯＭＳイメージセンサ１００内の動作を制御する例を示した図である。
まず、撮像を開始する際には、現在の撮像モードが、静止画撮影を行う低フレームレート（例えば３０ｆｐｓ）のモードであるか、或いは、動画撮影を行う高フレームレート（例えば６０ｆｐｓ）のモードであるか、判断する（ステップＳ１１）この判断で、低フレームレートのモードである場合には、ＤＡＣ１０８及びカウンタ１２１に供給するクロックの周期を固定し（ステップＳ１２）、全ての単位画素の信号を出力させて、画像信号を得る（ステップＳ１３）。

また、高フレームレートのモードである場合には、ＤＡＣ１０８及びカウンタ１２１に供給するクロックの周期を可変させ（ステップＳ１４）、加算により間引きを行った単位画素の信号を出力させて、画像信号を得る（ステップＳ１５）。

このように、カメラ装置に設定されるモードにより、ＣＯＭＳイメージセンサ１００内のクロックの周波数を変化させることで、それぞれのモードで適正な撮像が行える効果を有する。

次に、本発明の第２の実施の形態の例を、図７を参照して説明する。この図７において、既に説明した図１及び図８に対応する部分には同一符号を付す。
本実施の形態では、いわゆる上下読み出し型のＣＯＭＳイメージセンサとして構成したものである。
即ち、画素アレイ部１０２の上側にカラム処理部１０７ａを設け、画素アレイ部１０２の下側にカラム処理部１０７ｂを設けた例である。
上側のカラム処理部１０７ａは、１垂直ラインおきの信号をデジタル変換するＡＤＣ１２０ａを備え、そのＡＤＣ１２０ａ内の比較器１１０ａ及びカウンタ１２１ａでの処理でデジタル変換を行う。
下側のカラム処理部１０７ｂは、上側のカラム処理部１０７ａに供給されない１垂直ラインおきの信号をデジタル変換するＡＤＣ１２０ｂを備え、そのＡＤＣ１２０ｂ内の比較器１１０ｂ及びカウンタ１２１ｂでの処理でデジタル変換を行う。

上側のカラム処理部１０７ａ内の比較器１１０ａと、下側のカラム処理部１０７ｂ内の比較器１１０ｂには、ＤＡＣ１０８が出力するランプ波形を供給する。また、上側のカラム処理部１０７ａ内のカウンタ１２１ａと、下側のカラム処理部１０７ｂ内のカウンタ１２１ｂには、分周器１１６が出力するクロックを供給する。ＤＡＣ１０８とカウンタ１２１に供給されるクロックについては、分周器１１６を介して供給する構成としてあり、分周器１１６を作動させる条件については、第１の実施の形態で説明した例と同じである。また本例では、列走査回路１１２ａ，１１２ｂについても、上側と下側とで個別に用意した構成としてある。
そして、上側のカラム処理部１０７ａ側の水平出力線１１３から出力される信号と、下側のカラム処理部１０７ｂ側の水平出力線１１３から出力される信号とを、信号処理回路１１４′に供給して、１フレームの画像信号とする。信号処理回路１１４′で処理された画像信号は、出力部１７から出力させる。
その他の構成については、図１に示したＣＯＭＳイメージセンサ１００と同様に構成する。

このような上下読み出し型のＣＯＭＳイメージセンサとして構成させた場合にも、画素加算に応じて、クロック周波数を切り替えることで、上述した第１の実施の形態と同様の効果が得られ、偽色の防止効果を持たすことができ、高画質化に貢献する。
なお、図７に示した上下読み出しの構成は、一例であり、この図７の構成に限定されるものではない。即ち、図７の例では、１列（１垂直ライン）ごとに上下で交互に読み出す構成としたが、既に提案又は実用化されている各種上下読み出し構成が適用可能である。

本発明の第１の実施の形態による固体撮像装置の例を示す構成図である。 本発明の第１の実施の形態による固体撮像装置の画素配列例を示す説明図である。 本発明の第１の実施の形態による固体撮像装置の信号出力動作例を示すタイミングチャートである。 本発明の第１の実施の形態による画素加算例を示す説明図である。 本発明の第１の実施の形態によるカメラ装置の例を示す構成図である。 本発明の第１の実施の形態によるカメラ装置のモードによる処理例を示すフローチャートである。 本発明の第２の実施の形態による固体撮像装置の例を示す構成図である。 従来の固体撮像装置の一例を示す構成図である。 図８例の固体撮像装置の信号出力動作例を示すタイミングチャートである。 図８例の固体撮像装置の信号出力動作のより詳しい例を示すタイミングチャートである。 従来の画素加算例を示す説明図である。

符号の説明

１０，１００…ＣＯＭＳイメージセンサ、１０１…単位画素、１０１Ｒａ，１０１Ｇａ…加算画素信号、１０２…画素アレイ部、１０３−１〜１０３−ｎ…行制御線、１０４−１〜１０４−ｍ…列信号線、１０５…行走査回路、１０６ＡＤＣ（アナログ・デジタル変換部）、１０７…カラム処理部、１０８…ＤＡＣ（デジタル・アナログ変換部）、１１０…比較器、１１１…メモリ、１１２…列走査回路、１１３…水平出力線、１１４…信号処理部、１１５…タイミング制御回路、１１６…分周器、１１７…出力部、１２０…ＤＡＣ、１２１…カウンタ、２０１…光学系、２０２…静止画信号処理部、２０３…動画信号処理部、２０４…記憶部、２０５…制御部

Claims (6)

1. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査部と、
   前記行走査部によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換するアナログ・デジタル変換部と、
   前記アナログ・デジタル変換部に供給する変換用クロックを、第１のクロック周期と第２のクロック周期で切り替えて生成させて供給する変換用クロック供給部と、
   前記アナログ・デジタル変換部で、前記第１のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号と、前記第２のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号とを加算し、加算された画素信号を出力する加算部と
   を備えた固体撮像装置。
2. 請求項１項記載の固体撮像装置において、
   前記画素アレイ部は、複数の色の色フィルタが単位画素ごとに所定の順序で配され、
   前記加算部で加算する第１のクロック周期の変換用クロックで変換された単位画素のデジタル信号と、第２のクロック周期の変換用クロックで変換された単位画素のデジタル信号は、同じ色の色フィルタが配された単位画素である
   固体撮像装置。
3. 請求項２項記載の固体撮像装置において、
   前記加算部で加算された第１の色の色フィルタが配された単位画素の加算信号の空間的な仮想位置と、前記加算部で加算された第２の色の色フィルタが配された単位画素の加算信号の空間的な位置との配列を、ほぼ均等な間隔での配列状態とした
   個体撮像装置。
4. 請求項３項記載の固体撮像装置において、
   前記変換用クロック供給部は、前記第１のクロック周期の変換用クロックを、前記第２のクロック周期の変換用クロックに変換する分周器を備えた
   固体撮像装置。
5. 光電変換素子を含む単位画素が行列状に２次元配置されるとともに、当該単位画素の行列状配置に対して列毎に列信号線が配線されてなる画素アレイ部と、
   前記画素アレイ部の各単位画素を行毎に選択制御する行走査部と、
   前記行走査部によって選択制御された行の単位画素から前記列信号線を介して出力されるアナログ信号をデジタル信号に変換するアナログ・デジタル変換部と、
   前記アナログ・デジタル変換部に供給する変換用クロックを、第１のクロック周期と第２のクロック周期で切り替えて生成させて供給する変換用クロック供給部と、
   前記アナログ・デジタル変換部で、前記第１のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号と、前記第２のクロック周期の変換用クロックの供給で変換された単位画素のデジタル信号とを加算して、加算された画素信号を出力する加算部と、
   前記加算部から出力されたデジタル信号を所定のフォーマットの画像信号とする画像信号処理部と
   を備えたカメラ装置。
6. 請求項５項記載のカメラ装置において、
   前記加算部で加算をしない場合に、前記変換用クロック供給部から前記アナログ・デジタル変換部に供給するクロックを第１のクロック周期に固定し、
   前記加算部で加算をする場合に、前記変換用クロック供給部で前記第１のクロック周期のクロックと前記第２のクロック周期のクロックとを切り替えて生成させる
   カメラ装置。

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