JP2012249134A - 固体撮像素子およびその駆動方法、カメラシステム - Google Patents

固体撮像素子およびその駆動方法、カメラシステム Download PDF

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Abstract

【課題】レート変換のためにバッファが不要で、低回路規模化、低消費電力化を図ることが可能な固体撮像素子およびその駆動方法、カメラシステムを提供する。
【解決手段】レート変換情報に応じて、カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部を有し、レート変換制御部は、第２の周波数の第２のクロックである基準クロックを基に、第１のクロックを生成してカラム処理部に供給する第１のレート変換器と、第２の周波数の第２のクロックである基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、カラム処理部で処理されたデータのレートを加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、第３のクロックに同期してデータレート変換部による第２のデータを出力するデータ出力部と、を含む。
【選択図】図３

Description

本技術は、固体撮像素子およびその駆動方法、カメラシステムに関するものである。
ＣＭＯＳ（Complimentary Metal Oxide Semiconductor）イメージセンサ（ＣＩＳ）は、ＣＣＤ（Charge Coupled Devise）イメージセンサに対して、比較的自由に読み出しアドレスを設定できるという特徴を持つ。
たとえば、センサの全ての画素を読み出す以外に、複数の画素の信号を同時に読み出す「加算」、行や列を飛ばしながら間欠的に読み出す「間引き」、一部の画素からのみ読み出す「切り出し」などの機能を備えたイメージセンサが広く使用されている。
「加算」、「間引き」、「切り出し」は同時に行われる場合もある。
イメージセンサは、画像データを出力する際にデータを間引くことや、加算することでデータを変換することが可能である。
図１は、一般的なＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、行走査回路１２、カラム処理部（読み出し回路）１３、列走査回路１４、タイミング制御回路１５、および出力インタフェース（ＩＦ）回路１６を有する。
画素アレイ部１１は、複数の画素回路１１Ａ−００〜１１Ａ−ｓｔがｓ行×ｔ列の２次元状（マトリクス状）に配列されている。
図１のＣＭＯＳイメージセンサ１０において、行走査回路１２が、タイミング制御回路１５のシャッタ制御部および読み出し制御部の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。
カラム処理部（読み出し回路）１３は、出力信号線ｌｓｇｎに出力された信号ｖｓｌを読み取り、列走査回路１４の列走査に従って転送線ｌｔｒｆに読み取り信号を出力し、出力ＩＦ回路１６により外部に出力する。
図１の例では、カラム処理部（読み出し回路）１３は、カラム（列）ごとにＡＤコンバータ（ＡＤＣ：Analog Digital Converter）１３−１が配置されたカラムＡＤＣ部として構成されている。
カラムＡＤＣ部では列単位でＡＤ変換を行い、ＡＤ変換後のデータを列走査回路１４の走査に従って転送線ｌｔｒｆに読み取り信号を出力し、出力ＩＦ回路１６により外部に出力する。
図２は、図１のＣＭＯＳイメージセンサのカラム処理部以降の画像データの出力系を含むデータ変換制御部の構成例を示すブロック図である。
図２のデータ変換制御部２０は、出力ＩＦ回路１６は、ラインバッファ１７、基準クロックレート変換器１８、およびデータ出力部１９を含んで構成されている。
このように、図２のＣＭＯＳイメージセンサ１０においては、カラム処理部１３のＡＤ変換処理後のデータをラインバッファ１７用いることでレート変換を行っている。
なお、ラインバッファ１７は、ＦＩＦＯやＳＲＡＭ等により形成される。
上述したように、イメージセンサは画像データを出力する際にデータを間引くことや、加算することでデータレートを変換することが可能である。
レート変換率が１／２ｎ（１／２，１／４，１／８・・・)の変換であればデータを一時保存するバッファ（メモリ等）が不要であるが、それ以外のデータレート変換ではデータを一時保存するバッファが必要となる。
ＦＩＦＯやＳＲＡＭなどのラインバッファは、面積、消費電力が大きく、回路規模や消費電力の増大につながっていた。
現在の携帯電話のカメラシステムではイメージセンサ側でのデジタルスケーリングが（ｍ／ｎの自在な縮小）求められる一方、低消費電力かつ小さいイメージセンサが求められている。
本技術は、レート変換のためにバッファが不要で、低回路規模化、低消費電力化を図ることが可能な固体撮像素子およびその駆動方法、カメラシステムを提供することにある。
本技術の第１の観点の固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む。
本技術の第２の観点の固体撮像素子の駆動方法は、光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理ステップと、レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、上記レート変換制御ステップにおいては、第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理ステップに供給する第１のレート変換ステップと、上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換ステップと、上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換ステップと、上記第３のクロックに同期して、上記データレート変換ステップによる上記第２のデータを出力するデータ出力ステップと、を含む。
本技術の第３の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、上記固体撮像素子は、光電変換素子を含む複数の画素が行列状に配列された画素部と、上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、上記レート変換制御部は、第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む。
本技術によれば、レート変換のためにバッファが不要で、低回路規模化、低消費電力化を図ることができる。
一般的なＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 図１のＣＭＯＳイメージセンサのカラム処理部以降の画像データの出力系を含むデータ変換制御部の構成例を示すブロック図である。 本技術の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係る画素回路の一例を示す図である。 本実施形態に係るカラムＡＤＣ部の構成例を示す図である。 本実施形態に係るレート変換制御部の構成例を示す図である。 本実施形態に係るレート変換制御部におけるクロックレート変換系とデータレート変換系を系列に分けて模式的に示す図である。 本実施形態に係るデータレート変換回路の構成例を示す図である。 レート変換率が［２（＝ｎ）／３（＝ｍ）］の場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、選択信合ＳＬＴ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。 水平２／３間引きの場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。 水平３／５間引きの場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。 本技術の第２の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
以下、本技術の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（ＣＭＯＳイメージセンサ(固体撮像素子)の構成例）
２．第２の実施形態（カメラシステムの構成例）
＜１．第１の実施形態＞
図３は、本技術の第１の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。
本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、行走査回路１２０、カラム処理部（読み出し回路）１３０、列走査回路１４０、タイミング制御回路１５０、および出力インタフェース（ＩＦ）回路１６０を有する。
なお、列走査回路１４０、タイミング制御回路１５０、出力ＩＦ回路１６０を含んでレート変換制御部２００が構成される。
本実施形態におけるレート変換制御部２００は、カラム処理部（読み出し回路）１３０が一定のタイミングで動作するように、あらかじめ選定された第１の周波数ｆ１の第１のクロックＣＬＫｓをカラム処理部１３０に供給する。
カラム処理部１３０は、たとえばカラム（列）ごとにＡＤコンバータ（ＡＤＣ：Analog Digital Converter）１３１が配置されたカラムＡＤＣ部として構成されている。
本技術では、ＡＤＣ制御の時間を変えないということが重要である。現在のカラムＡＤＣのシステムはタイムトゥーデジタルコンバータ（Time to Digital Converter）方式であるため、制御タイミングを変更すると回路制御が複雑化しコストが大幅に増加する。
そのため、本技術では、ＡＤＣ制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換（変更）、データの加算によってデータレート変換（変更）を実現している。
本技術により、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファ（ラインメモリ）不要で、クロックレートの変更によるＡＤＣパラメータ変更のための制御回路が不要となる。
レート変換制御部２００は、このような構成を実現するために、基本的に以下のような構成を有する。
レート変換制御部２００は、間引きや加算等のレート変換情報に応じて、カラム処理部１３０で処理されたデータのレート変換制御を行う機能を有している。
レート変換制御部２００は、第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、第１のクロックＣＬＫｓを生成してカラム処理部１３０に供給する。
レート変換制御部２００は、第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、データレートに応じて変化する第３の周波数ｆ３の第３のクロックＣＬＫｏを生成する。
レート変換制御部２００は、カラム処理部１３０で処理されたデータＤ１のレートを、加算処理および平均化処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータＤ２として出力するデータレート変換部を含む。このデータレート変換部は出力ＩＦ回路１６０に含まれる。
レート変換制御部２００は、第３のクロックＣＬＫｏに同期して、データレート変換部による第２のデータＤ２を出力ＩＦ回路１６０から出力する。
レート変換率がｎ／ｍである場合、レート変換制御部２００は、第２のクロックである基準クロックＣＬＫｄの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、第３のクロックＣＬＫｏの第３の周波数ｆ３を、ｆ２／ｎに設定する。
レート変換制御部２００は、基準クロックＣＬＫｄに位相同期した第４の周波数ｆ４の第４のクロックＣＬＫｐを出力する位相同期回路（ＰＬＬ）を含み、ＰＬＬによる第４のクロックＣＬＫｐを分周して第２の周波数ｆ２の基準クロックＣＬＫｄを生成する。
第４のクロックＣＬＫｐの第４の周波数ｆ４は、基準クロックＣＬＫｄの第２の周波数ｆ２のｐ倍であり、第３のクロックＣＬＫｏの第３の周波数ｆ３の（ｐ・ｎ）倍である。
このレート変換制御部２００の構成および機能については、後で詳述する。
画素アレイ部１１０は、複数の画素回路１１０Ａ−００〜１１０Ａ−ｓｔがｓ行×ｔ列の２次元状（マトリクス状）に配列されている。
図４は、本実施形態に係る画素回路の一例を示す回路図である。
この画素回路１１０Ａ（００〜ｓｔ）は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）を有する。
そして、この１個の光電変換素子ＰＤに対して、転送トランジスタＴＲＧ−Ｔｒ、リセットトランジスタＲＳＴ−Ｔｒ、増幅トランジスタＡＭＰ−Ｔｒ、および選択トランジスタＳＥＬ−Ｔｒをそれぞれ一つずつ有する。
光電変換素子ＰＤは、入射光量に応じた量の信号電荷（ここでは電子）を発生し、蓄積する。
以下、信号電荷は電子であり、各トランジスタがＮ型トランジスタである場合について説明するが、信号電荷がホールであったり、各トランジスタがＰ型トランジスタであっても構わない。
また、本実施形態は、複数の光電変換素子間で、各トランジスタを共有している場合や、選択トランジスタを有していない３トランジスタ（３Ｔｒ）画素を採用している場合にも有効である。
転送トランジスタＴＲＧ−Ｔｒは、光電変換素子ＰＤとＦＤ（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）の間に接続され、制御線ＴＲＧを通じて制御される。
転送トランジスタＴＲＧ−Ｔｒは、制御線ＴＲＧがハイレベル（Ｈ）の期間に選択されて導通状態となり、光電変換素子ＰＤで光電変換された電子をＦＤに転送する。
リセットトランジスタＲＳＴ−Ｔｒは、電源線ＶＲｓｔとＦＤの間に接続され、制御線ＲＳＴを通して制御される。
リセットトランジスタＲＳＴ−Ｔｒは、制御線ＲＳＴがＨの期間に選択されて導通状態となり、ＦＤを電源線ＶＲｓｔの電位にリセットする。
増幅トランジスタＡＭＰ−Ｔｒと選択トランジスタＳＥＬ−Ｔｒは、電源線ＶＤＤと出力信号線ＬＳＧＮの間に直列に接続されている。
増幅トランジスタＡＭＰ−ＴｒのゲートにはＦＤが接続され、選択トランジスタＳＥＬ−Ｔｒは制御線ＳＥＬを通じて制御される。
選択トランジスタＳＥＬ−Ｔｒは、制御線ＳＥＬがＨの期間に選択されて導通状態となる。これにより、増幅トランジスタＡＭＰ−ＴｒはＦＤの電位に応じた信号ＶＳＬを出力信号線ＬＳＧＮに出力する。
画素アレイ部１１０には、画素回路１１０Ａがｓ行×ｔ列配置されているので、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧはそれぞれｓ本、信号ＶＳＬの出力信号線ＬＳＧＮはｔ本ある。
図２においては、各制御線ＳＥＬ、ＲＳＴ、ＴＲＧを１本の行走査制御線１０１−０〜１０１−ｓとして表している。
行走査回路１２０は、タイミング制御回路１５０のシャッタ制御部および読み出し制御部の制御に応じてシャッタ行および読み出し行において行走査制御線を通して画素の駆動を行う。
行走査回路１２０は、アドレス信号に従い、信号の読み出しを行うリード行と、光電変換素子ＰＤに蓄積された電荷をはき捨ててリセットするシャッタ行の行アドレスの行選択信号ＲＤ、ＳＨＲを出力する。
カラム処理部１３０は、図示しないセンサコントローラからの制御信号に従い、出力信号線ＬＳＧＮに出力された信号ＶＳＬを読み取り、列走査回路１４０の列走査に従って転送線ＬＴＲＦに読み取り信号を出力し、出力ＩＦ回路１６０により外部に出力する。
カラム処理部１３０は、行走査回路１２０の駆動により選択された読み出し行の各画素回路１１０Ａからの出力信号線ＬＳＧＮを通して出力される信号ＶＳＬに対して所定の処理を行い、たとえば信号処理後の画素信号を一時的に保持する。
カラム処理部１３０は、たとえば出力信号線ＬＳＧＮを通して出力される信号をサンプルホールドするサンプルホールド回路を含む回路構成を適用可能である。
あるいはカラム処理部１３０は、サンプルホールド回路を含み、ＣＤＳ（相関二重サンプリング）処理により、リセットノイズや増幅トランジスタの閾値ばらつき等、画素固有の固定パターンノイズを除去する機能を含む回路構成が適用可能である。
また、カラム処理部１３０は、アナログデジタル（ＡＤ）変換機能を持たせ、信号レベルをデジタル信号とする構成を適用可能である。
図３の例では、カラム処理部１３０は、カラム（列）ごとにＡＤコンバータ（ＡＤＣ：Analog Digital Converter）１３１が配置されたカラムＡＤＣ部として構成されている。
カラムＡＤＣ部では列単位（カラム単位）でＡＤ変換を行い、ＡＤ変換後のデータを列走査回路１４０の走査に従って転送線ＬＴＲＦに読み取り信号を出力し、出力ＩＦ回路１６０により外部に出力する。
図５は、本実施形態に係るカラムＡＤＣ部の構成例を示す図である。
各ＡＤＣ１３１は、ＤＡＣ１７０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から出力信号線ＬＳＧＮを経由して得られるアナログ信号ＶＳＬとを比較する比較器１３２を有する。
各ＡＤＣ１３１は、比較器１３２の比較時間をカウントするカウンタ１３３と、カウンタ１３３のカウント結果を保持するメモリ（ラッチ）１３４を有する。
カラム処理部１３０は、複数ビット、たとえば１０ビットデジタル信号変換機能を有し、各出力信号線（垂直信号線）ＬＳＧＮ毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１３４の出力は、複数ビット幅の転送線ＬＴＲＦに接続されている。
カラム処理部１３０においては、出力信号線ＬＳＧＮに読み出された信号ＶＳＬはカラム毎（列毎）に配置された比較器１３２で比較される。
このとき、比較器１３２と同様にカラム毎に配置されたカウンタ１３３が動作しており、ランプ波形である参照電圧Ｖｓｌｏｐとカウント値が一対一の対応をとりながら変化することで、出力信号線ＬＳＧＮのアナログ信号電位ＶＳＬをデジタル信号に変換する。
ＡＤＣ１３１は、参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間に変化に変換するものであり、その時間をある周期（クロック）で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器１３２の出力が反転し、カウンタ１３３の入力クロックを停止し、または入力を停止していたクロックをカウンタ１３３に入力し、ＡＤ変換を完了する。
本実施形態におけるカラム処理部（読み出し回路）１３０は、一定のタイミングで動作するように、レーと変換制御部２００から供給される、あらかじめ選定された第１の周波数ｆ１の第１のクロックＣＬＫｓに同期してＡＤ変換処理を行う。
タイミング制御回路１５０は、画素アレイ部１１０、行走査回路１２０、カラム処理部１３０、列走査回路１４０、出力ＩＦ回路１６０等の処理に必要なタイミングを制御する生成する。
図３のＣＭＯＳイメージセンサ１００において、画素アレイ部１１０は列単位で制御される。このため、たとえば行走査制御線１０１−０によって１１０Ａ−００〜１１０Ａ−０ｔまでｔ＋１の画素が同時並列的に制御され、画素アレイ部１１０に接続された出力信号線ＬＳＧＮを介しカラムＡＤＣ部に入力される。
カラムＡＤＣ部では列単位でＡＤ変換を行い、ＡＤ変換後のデータを列走査回路１４０によって出力ＩＦ回路１６０に転送する。出力ＩＦ回路１６０は後段の信号処理回路が受信できる形にフォーマットし、データを出力する。
このようなイメージセンサについて本技術は適用することが可能である。また、前記のようなイメージセンサは一例であり、前記の構成に限らず適用することが可能である。
［レート変換制御］
次に、間引きや加算等のモードにおけるレート変換制御を行うレート変換制御部２００の構成および機能について具体的に説明する。
図６は、本実施形態に係るレート変換制御部の構成例を示す図である。
図７は、本実施形態に係るレート変換制御部におけるクロックレート変換系とデータレート変換系を系列に分けて模式的に示す図である。
レート変換制御部２００は、図３の構成のうち、列走査回路１４０、タイミング制御回路１５０、出力ＩＦ回路１６０を含んで構成される。
レート変換制御部２００は、間引きや加算等のレート変換情報に応じて、カラム処理部１３０で処理されたデータのレート変換制御を行う機能を有している。
図６のレート変換制御部２００は、第１のレート変換器としてＡＤＣ制御レート変換器２１０、列走査レート変換器２２０、第２のレート変換器としての基準クロックレート変換器２３０、およびデータレート変換回路（加算回路）２４０を有する。
レート変換制御部２００は、さらに、データ出力部２５０、レート変換情報供給部２６０、および基準タイミング生成部２７０を有する。
これの構成要素のうち、たとえば基準クロックレート変換器２３０、データレート変換回路２４０、およびデータ出力部２５０は、図３の出力ＩＦ回路１６０に含んで構成される。
また、ＡＤＣ制御レート変換器２１０や列走査レート変換器２２０は、タイミング制御回路１５０内にあるいは別個に配置される。
また、レート変換情報供給部２６０や基準タイミング生成部２７０も、タイミング制御回路１５０内にあるいは別個に配置される。
タイミング制御回路１５０は、レート変換情報供給部２６０から供給される間引きや加算等のレート変換情報および基準タイミング生成部２７０からの第４の周波数ｆ４の第４のクロックＣＬＫｐに応じて、第２の周波数ｆ２の第２のクロックＣＬＫｄを生成する。
タイミング制御回路１５０は、生成した第２のクロックＣＬＫｄを、ＡＤＣ制御レート変換器２１０、列走査レート変換器２２０、および基準クロックレート変換器２３０に供給する。
レート変換情報供給部２６０は、レジスタ等に設定されたレート変換情報を基にタイミング制御回路１５０、基準タイミング生成部２７０にレート変換コマンドを発行する。
レート変換情報供給部２６０は、例として、イメージセンサへのレート変換設定をデコードし、各機能に適したレート変換コマンドを発行する。
レート変換コマンドは各機能毎に内容が異なる。
たとえば、レート変換率がｎ／ｍの場合、基準タイミング生成部２７０には基準となるＰＬＬ２７１の逓倍設定の変更情報となり、タイミング制御回路１５０にはＡＤＣ制御レート変換器２１０、列走査レート変換器２２０の基準クロック制御情報となる。
なお、レート変換情報供給部２６０から出力されるレート変換コマンドは接続先の機能によって内容が異なる。
基準タイミング生成部２７０は、レート変換情報供給部２６０によるレート変換情報に応じて基準信号に位相同期した第４の周波数ｆ４の第４のクロックＣＬＫｐを生成する。
第４のクロックＣＬＫｐの第４の周波数ｆ４は、第２のクロックである基準クロックＣＬＫｄの第２の周波数ｆ２のｐ倍であり、第３のクロックＣＬＫｏの第３の周波数の（ｐ・ｎ）倍である。
基準タイミング生成部２７０は、図７に示すように、ＰＬＬ（位相同期回路）２７１を有し、ＰＬＬ２７１が第４のクロックＣＬＫｐを生成して、タイミング制御回路１５０に出力する。
タイミング制御回路１５０は、図７に示すように、第１の分周器１５１（ｄｉｖ１）を含んで構成されている。
第１の分周器１５１は、ＰＬＬ１７１による第４のクロックＣＬＬｐを分周して第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを生成する。
第１の分周器１５１は、生成した第２のクロックＣＬＫｄを、ＡＤＣ制御レート変換器２１０、列走査レート変換器２２０、および基準クロックレート変換器２３０に供給する。
第１のレート変換器としてのＡＤＣ制御レート変換器２１０は、タイミング制御回路１５０により供給される第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、第１のクロックＣＬＫｓを生成してカラム処理部１３０に供給する。
これにより、カラム処理部１３０は、あらかじめ選定された第１の周波数ｆ１の第１のクロックＣＬＫｓの供給を受けて、データレート変換比率にかかわらず、一定のタイミングで動作する。
本実施形態においては、ＡＤＣ制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換（変更）、データの加算によってデータレート変換（変更）を実現している。これにより、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファ（ラインメモリ）不要で、クロックレートの変更によるＡＤＣパラメータ変更のための制御回路が不要となっている。
第１のレート変換器としてのＡＤＣ制御レート変換器２１０は、図７に示すように、第２の分周器（ｄｉｖ２）２１１を有する。
第２の分周器２１１は、第１の分周器１５１よる基準クロックＣＬＫｄを（ｍ／ｎ２）倍して第１の周波数ｆ１（ｆ２・（ｍ／ｎ２））の第１のクロックＣＬＫｓをカラム処理部１３０に出力する。
列走査レート変換器２２０は、タイミング制御回路１５０により供給される第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、第１のクロックＣＬＫｓを生成して列走査回路１４０に供給する。
列走査レート変換器２２０は、ＡＤＣ制御レート変換器２１０と同様の第２の分周器を含んで構成される。
第２のレート変換器としての基準クロックレート変換器２３０は、第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、データレートに応じて変化する第３の周波数ｆ３の第３のクロックＣＬＫｏを生成し、データ出力部２５０に出力する。
第２のレート変換器としての基準クロックレート変換器２３０は、図７に示すように、第３の分周器（ｄｉｖ３）２３１を有する。
第３の分周器２３１は、第１の分周器１５１による基準クロックＣＬＫｄを（１／ｎ）倍して第３の周波数ｆ３（ｆ２・（１／ｎ）の第３のクロックＣＬＫｏを出力する。
列走査レート変換器２２０と基準クロックレート変換器２３０を組み合わせることで、任意のデータレートの変換が可能である。
データレート変換回路２４０は、カラム処理部１３０で処理された第１のデータＤ１のレートを、加算処理および平均化処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータＤ２として、データ出力部２５０に出力する。
図８は、本実施形態に係るデータレート変換回路の構成例を示す図である。
図８のデータレート変換回路２４０は、変換部２４１およびセレクタ２４２を含んで厚生されている。
変換部２４１は、複数（本例では２個）の画素のデータを加算し、加算結果を平均化してそのデータをセレクタ２４２に出力する。
図８の変換部２４１は、フリップフロップ等により形成される遅延素子２４１１、加算器２４１２、および乗算器２４１３を有する。
変換部２４１では、遅延素子２４１１で遅延された一つ前のデータＤ１と今入力されるデータＤ１とを加算器２４１２で加算し、その加算結果に乗算器２４１３で係数１／２を乗算する。乗算器２４１３は平均化処理を行っている。
この例では、加算するデータが２つであることから、係数は１／２である。加算するデータが３，４・・の場合、乗算する係数は１／３，１／４・・となる。
セレクタ２４２は、選択信号ＳＬＴに応じて変換部２４１の出力データまたはカラム処理部１３０からの入力第１のデータのいずれかを選択して第２のデータＤ２として出力するセレクタ２４２を有する。
たとえば、セレクタ２４２は、選択信号ＳＬＴがハイレベルの場合には、変換部２４１の出力を選択して出力し、ローレベルの場合には入力された第１のデータＤ１を選択して出力する。
セレクタ２４２の選択の組み合わせにより、種々のレート変換（変更）が可能である。
レート変換率がｎ／ｍである場合、セレクタ２４２が変換部２４１の出力データを選択する期間は、データ出力部２５０の出力レートに関係する第３のクロックＣＬＫｏを基準にしてｍ個のデータ当たり、（ｍ−ｎ）個分である。
データ出力部２５０は、第３のクロックＣＬＫｏに同期して、データレート変換回路２４０部による第２のデータＤ２を出力する。
図９は、レート変換率が［２（＝ｎ）／３（＝ｍ）］の場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、選択信合ＳＬＴ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。
このレート変換率が２／３加算の場合の適用例については後で詳述する。
図７に示すように、カラム処理部１３０による第１のデータＤ１のデータレートがＲｄ１である場合、データ出力部２５０から出力される第２のデータＤ２のデータレートＲｄ２はＲｄ１・（ｎ／ｍ）である。
以上説明した図７のクロックとデータレート変換システムとしてのレート変換制御部２００では、センサ制御クロックである第１のクロックＣＬＫｓを一定にする必要があるため、それに合わせＰＬＬの周波数を制御する。
レート変換制御部２００は、第１のクロックＣＬＫｓを一定にするために間引き率によって、ＰＬＬ２７１、第１の分周器（ｄｉｖ１）１５１、第２の分周器（ｄｉｖ２）２１１を調整可能である。
また、レート変換制御部２００は、所望の出力データレートを得るためにＰＬＬ２７１、第３の分周器（ｄｉｖ３）２３１を調整可能である。
本実施形態においては、レート変換率がｎ／ｍである場合、センサ制御クロックである第１のクロックＣＬＫｓの第１の周波数ｆ１は、基準クロックＣＬＫｄの第２の周波数ｆ２を（ｍ／ｎ２）倍した周波数となる。
基準クロックＣＬＫｄの第２の周波数ｆ２は、ＰＬＬ２７１の出力を分周した周波数となる。
データ出力クロックである第３のクロックＣＬＫｏの第３の周波数ｆ３は、基準クロックＣＬＫｄの第２の周波数ｆ２を（１／ｎ）倍した周波数となる。
また、ＰＬＬ２７１の第４のクロックＣＬＫｐの第４の周波数ｆ４は、第３のクロックＣＬＫｏの第３の周波数ｆ３にデータビット数を乗算した周波数となる。
たとえば、出力データ１０ビットの場合、ＣＬＫｐ（ｆ４）＝ＣＬＫｏ（ｆ３）×１０の関係を満たす。
換言すれば、レート変換率がｎ／ｍである場合、レート変換制御部２００は、第２のクロックである基準クロックＣＬＫｄの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、第３のクロックＣＬＫｏの第３の周波数ｆ３を、ｆ２／ｎに設定する。
［水平２／３、３／５間引きの適用例］
以下に、レート変換処理として、ｎ＝２，ｍ＝３の水平２／３、およびｎ＝３、ｍ＝５の水平３／５間引きの適用例について説明する。
［水平２／３間引き］
図１０は、水平２／３間引きの場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。
以下に、この水平２／３間引き処理に関連するクロック周波数演算の例を式１〜式５として示している。
Figure 2012249134
この式の例は、第１のクロックＣＬＫｓの第１の周波数ｆ１が８１ＭＨｚの場合で出力データが１０ビットの場合を例として示している。
本実施形態では、Time to Digital ADCであるため制御タイミングを変更しないため、制約条件としてデータレートにかかわらずＡＤＣを制御する第１のクロックＣＬＫｓを一定の周波数ｆ１とする必要がある。この例では８１ＭＨｚである。
［計算式］
２／３レート変換を実現するために、カラム処理部１３０のＡＤ変換後のデータ２つを演算して１つにし、次のデータをそのまま利用することで、データを２／３にレート変換する。
そのために、データレート変換後のタイミングを示す第３のクロックＣＬＫｏを均一にするために、第１のクロックＣＬＫｓを３／４のタイミングにする必要がある。
したがって、式１に示すように、基準となる基準クロックＣＬＫｄの周波数は第１のクロックＣＬＫｓの周波数の４／３倍となる。この例では、８１×（４／３）＝１０８ＭＨｚとなる。
ＰＬＬ２７１の出力は、第３のクロックＣＬＫｏに同期して出力されるデータ幅の倍数となることが望ましい。第３のクロックＣＬＫｏは基準クロックＣＬＫｄの１／２ｘすることで回路コストを削減できる。
上記の理由より１０ビットデータを扱う場合は、ｐ・ｘ・ｎ＝１０となり、回路コストにより、式２、式３のように、ｐとｎと決定する。
この例では、ＰＬＬ２７１から出力される第４のクロックＣＬＫｐの第４の周波数ｆ４は１０８×５＝５４０ＭＨｚとなる。
第３のクロックＣＬＫｏの第３の周波数ｆ３は、１０８／２＝５４ＭＨｚとなる。
式４に示すように、ＰＬＬ２７１から出力される第４のクロックＣＬＫｐの第４の周波数ｆ４（５４０ＭＨｚ）は、出力データ１０ビットに対応して、第３のクロックＣＬＫｏの第３の周波数ｆ３（＝５４ＭＨｚ）の１０倍となっている（ＯＫ）。
［水平３／４間引き］
図１１は、水平３／５間引きの場合の第１のクロックＣＬＫｓ、第２のクロック（基準クロック）ＣＬＫｄ、第３のクロックＣＬＫｏ、並びに第１のデータＤ１および第２のデータＤ２の関係を示すタイミングチャートである。
以下に、この水平３／５間引き処理に関連するクロック周波数演算の例を式５〜式８として示している。
Figure 2012249134
この式の例も、第１のクロックＣＬＫｓの第１の周波数ｆ１が８１ＭＨｚの場合で出力データが１０ビットの場合を例として示している。
本実施形態では、Time to Digital ADCであるため制御タイミングを変更しないため、制約条件としてデータレートにかかわらずＡＤＣを制御する第１のクロックＣＬＫｓを一定の周波数ｆ１とする必要がある。この例では８１ＭＨｚである。
［計算式］
３／５レート変換を実現するために、カラム処理部１３０のＡＤ変換後の複数のデータを演算して１つにし、次のデータをそのまま利用することで、データを３／５にレート変換する。
そのために、データレート変換後のタイミングを示す第３のクロックＣＬＫｏを均一にするために、第１のクロックＣＬＫｓを３／４のタイミングにする必要がある。
したがって、式１に示すように、基準となる基準クロックＣＬＫｄの周波数は第１のクロックＣＬＫｓの周波数の９／５倍となる。この例では、８１×（９／５）＝１４５．８ＭＨｚとなる。
ＰＬＬ２７１の出力は、第３のクロックＣＬＫｏに同期して出力されるデータ幅の倍数となることが望ましい。第３のクロックＣＬＫｏは基準クロックＣＬＫｄの１／３ｘすることで回路コストを削減できる。
上記の理由より１０ビットデータを扱う場合は、ｐ・ｘ・ｎ＝１０となり、回路コストにより、式６、式７のように、ｐとｎと決定する。
この例では、ＰＬＬ２７１から出力される第４のクロックＣＬＫｐの第４の周波数ｆ４は１４５．８×（１０／３）＝４８６ＭＨｚとなる。
第３のクロックＣＬＫｏの第３の周波数ｆ３は、１４５．８／３＝４８．６ＭＨｚとなる。
式４に示すように、ＰＬＬ２７１から出力される第４のクロックＣＬＫｐの第４の周波数ｆ４（４８６ＭＨｚ）は、出力データ１０ビットに対応して、第３のクロックＣＬＫｏの第３の周波数ｆ３（＝４８．６ＭＨｚ）の１０倍となっている（ＯＫ）。
本実施形態におけるレート変換制御部２００は、カラム処理部（読み出し回路）１３０が一定のタイミングで動作するように、あらかじめ選定された第１の周波数ｆ１の第１のクロックＣＬＫｓをカラム処理部１３０に供給する。
レート変換制御部２００は、レート変換情報に応じて、カラム処理部１３０で処理されたデータのレート変換制御を行う。
このレート変換制御部２００は、第２の周波数ｆ２の第２のクロックである基準クロックＣＬＫｄを基に、第１のクロックＣＬＫｓを生成してカラム処理部１３０に供給するＡＤＣ制御レート変換器２１０を有する。
レート変換制御部２００は、第２の周波数ｆ２のる基準クロックＣＬＫｄを基に、データレートに応じて変化する第３の周波数ｆ３の第３のクロックＣＬＫｏを生成する基準クロックレート変換器２３０を有する。
レート変換制御部２００は、カラム処理部１３０で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換回路２４０を有する。
そして、レート変換制御部２００は、第３のクロックＣＬＫｏに同期して、データレート変換回路２４０よる第２のデータＤ２を出力するデータ出力部２５０を有する。
したがって、本実施形態によれば、ＡＤＣ制御のタイミングを変更することなく、さらにバッファを用いずに駆動クロックのレート変換（変更）、データの加算によってデータレート変換（変更）を実現することが可能である。
本実施形態によれば、システムの簡易化が可能となりコストの大幅な削減が可能となり、バッファ（ラインメモリ）不要で、クロックレートの変更によるＡＤＣパラメータ変更のための制御回路が不要となる。
上述したような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜２．第２の実施形態＞
図１２は、本技術の第２の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１２に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
さらに、カメラシステム３００は、この撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述したＣＭＯＳイメージセンサ（固体撮像素子）１００を搭載することで、低消費電力で、高精度なカメラが実現できる。
なお、本技術は以下のような構成もとることができる。
（１）光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、
上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、
レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、
上記レート変換制御部は、
第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、
上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、
上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、
上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む
固体撮像素子。
（２）レート変換率がｎ／ｍであり、上記第１のクロックの第１の周波数がｆ１、上記第２のクロックである基準クロックの第２の周波数がｆ２、上記第３のクロックの第３の周波数ｆ３である場合、
上記レート変換制御部は、
上記第２のクロックである上記基準クロックの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、
上記第３のクロックの第３の周波数ｆ３を、ｆ２／ｎに設定する
上記（１）１記載の固体撮像素子。
（３）上記レート変換制御部は、
基準信号に位相同期した第４の周波数の第４のクロックを出力する位相同期回路と、
上記位相同期回路による上記第４のクロックを分周して上記第２の周波数ｆ２の上記基準クロックを生成する第１の分周器と、を含み、
上記第４のクロックの第４の周波数ｆ４は、上記基準クロックの第２の周波数ｆ２のｐ倍であり、上記第３のクロックの第３の周波数ｆ３のｐ・ｎ倍である
上記（２）記載の固体撮像素子。
（４）上記レート変換制御部において、
上記第１のレート変換器は、
上記第１の分周器による上記基準クロックを（ｍ／ｎ２）倍して上記第１の周波数ｆ１（ｆ２・（ｍ／ｎ２））の上記第１のクロックを出力する第２の分周器を含み、
上記第２のレート変換器は、
上記第１の分周器による上記基準クロックを（１／ｎ）倍して上記第３の周波数ｆ３（ｆ２・（１／ｎ）の上記第３のクロックを出力する第３の分周器を含む
上記（３）記載の固体撮像素子。
（５）上記カラム処理部による第１のデータのデータレートがＲｄ１である場合、
上記データ出力部から出力される第２のデータのデータレートＲｄ２はＲｄ１・（ｎ／ｍ）である
上記（２）から（４）のいずれか一に記載の固体撮像素子。
（６）上記データレート変換部は、
複数の画素部のデータを加算し、加算結果を平均化する変換部と、
選択信号に応じて上記変換部の出力データまたは上記カラム処理部からの入力第１のデータのいずれかを選択して上記第２のデータとして出力するセレクタと、を含む
上記（１）から（５）のいずれか一に記載の固体撮像素子。
（７）レート変換率がｎ／ｍである場合、
上記セレクタが上記変換部の出力データを選択する期間は、上記データ出力部の出力レートに関係する上記第３のクロックを基準にしてｍ個のデータ当たり、（ｍ−ｎ）個分である
上記（６）記載の固体撮像素子。
（８）光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、
上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理ステップと、
レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、
上記レート変換制御ステップにおいては、
第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理ステップに供給する第１のレート変換ステップと、
上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換ステップと、
上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換ステップと、
上記第３のクロックに同期して、上記データレート変換ステップによる上記第２のデータを出力するデータ出力ステップと、を含む
固体撮像素子の駆動方法。
（９）レート変換率がｎ／ｍであり、上記第１のクロックの第１の周波数がｆ１、上記第２のクロックである基準クロックの第２の周波数がｆ２、上記第３のクロックの第３の周波数ｆ３である場合、
上記第２のクロックである上記基準クロックの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、
上記第３のクロックの第３の周波数ｆ３を、ｆ２／ｎに設定する
上記（８）記載の固体撮像素子の駆動方法。
（１０）上記レート変換制御ステップにおいては、
基準信号に位相同期した第４の周波数の第４のクロックを分周して上記第２の周波数ｆ２の上記基準クロックを生成し、
上記第４のクロックの第４の周波数ｆ４は、上記基準クロックの第２の周波数ｆ２のｐ倍であり、上記第３のクロックの第３の周波数ｆ３のｐ・ｎ倍である
上記（９）の固体撮像素子の駆動方法。
（１１）上記レート変換制御ステップにおいては、
上記第１のレート変換ステップでは、
上記準クロックを（ｍ／ｎ２）倍して上記第１の周波数ｆ１（ｆ２・（ｍ／ｎ２））の上記第１のクロックを出力し、
上記第２のレート変換ステップでは、
上記基準クロックを（１／ｎ）倍して上記第３の周波数ｆ３（ｆ２・（１／ｎ）の上記第３のクロックを出力する
上記（１０）記載の固体撮像素子の駆動方法。
（１２）上記カラム処理部による第１のデータのデータレートがＲｄ１である場合、
上記データ出力部から出力される第２のデータのデータレートＲｄ２はＲｄ１・（ｎ／ｍ）である
上記（９）から（１１）のいずれか一に記載の固体撮像素子の駆動方法。
（１３）上記データレート変換ステップは、
複数の画素部のデータを加算し、加算結果を平均化する変換ステップと、
選択信号に応じて上記変換ステップの出力データまたは上記カラム処理ステップの第１のデータのいずれかを選択して上記第２のデータとして出力する選択ステップと、を含む
上記（８）から（１２）のいずれか一に記載の固体撮像素子の駆動方法。
（１４）レート変換率がｎ／ｍである場合、
上記セレクタが上記変換ステップの出力データを選択する期間は、上記出力ステップの出力レートに関係する上記第３のクロックを基準にしてｍ個のデータ当たり、（ｍ−ｎ）個分である
上記（１３）記載の固体撮像素子の駆動方法。
（１５）固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、
上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、
光電変換素子を含む複数の画素が行列状に配列された画素部と、
上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、
上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、
レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、
上記レート変換制御部は、
第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、
上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、
上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、
上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む
カメラシステム。
１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・行走査回路、１３０・・・読み出し回路，１４０・・・列走査回路、１５０・・・タイミング制御回路、１５１・・・第２の分周器、１６０・・・出力ＩＦ回路、１７０・・・ＤＡＣ、２００・・・レート変換制御部、２１０・・・ＡＤＣ制御レート変換器（第１のレート変換器）、２１１・・・第２の分周器、２２０・・・列走査レート変換器、２３０・・・基準クロックレート変換器（第２のレート変換器）、２３１・・・第３の分周器、２４０・・・データレート変換回路、２５０・・・データ出力部、２６０・・・レート変換情報供給部、２７０・・・基準タイミング生成部、２７１・・・ＰＬＬ（位相同期回路）、ＣＬＫｓ・・・第１のクロック、ＣＬＫｄ・・・基準クロック（第２のクロック）、ＣＬＫｏ・・・第３のクロック、ＤＬＫｐ・・・第４のクロック、ＰＤ・・・光電変換素子、ＴＲＧ−Ｔｒ・・・転送トランジスタ、ＲＳＴ−Ｔｒ・・・リセットトランジスタ、ＡＭＰ−Ｔｒ・・・増幅トランジスタ、ＳＥＬ−Ｔｒ・・・選択トランジスタ、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・駆動回路、３３０・・・レンズ、３４０・・・信号処理回路。

Claims (15)

  1. 光電変換素子を含む複数の画素が行列状に配列された画素部と、
    上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、
    上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、
    レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、
    上記レート変換制御部は、
    第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、
    上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、
    上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、
    上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む
    固体撮像素子。
  2. レート変換率がｎ／ｍであり、上記第１のクロックの第１の周波数がｆ１、上記第２のクロックである基準クロックの第２の周波数がｆ２、上記第３のクロックの第３の周波数ｆ３である場合、
    上記レート変換制御部は、
    上記第２のクロックである上記基準クロックの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、
    上記第３のクロックの第３の周波数ｆ３を、ｆ２／ｎに設定する
    請求項１記載の固体撮像素子。
  3. 上記レート変換制御部は、
    基準信号に位相同期した第４の周波数の第４のクロックを出力する位相同期回路と、
    上記位相同期回路による上記第４のクロックを分周して上記第２の周波数ｆ２の上記基準クロックを生成する第１の分周器と、を含み、
    上記第４のクロックの第４の周波数ｆ４は、上記基準クロックの第２の周波数ｆ２のｐ倍であり、上記第３のクロックの第３の周波数ｆ３のｐ・ｎ倍である
    請求項２記載の固体撮像素子。
  4. 上記レート変換制御部において、
    上記第１のレート変換器は、
    上記第１の分周器による上記基準クロックを（ｍ／ｎ２）倍して上記第１の周波数ｆ１（ｆ２・（ｍ／ｎ２））の上記第１のクロックを出力する第２の分周器を含み、
    上記第２のレート変換器は、
    上記第１の分周器による上記基準クロックを（１／ｎ）倍して上記第３の周波数ｆ３（ｆ２・（１／ｎ）の上記第３のクロックを出力する第３の分周器を含む
    請求項３記載の固体撮像素子。
  5. 上記カラム処理部による第１のデータのデータレートがＲｄ１である場合、
    上記データ出力部から出力される第２のデータのデータレートＲｄ２はＲｄ１・（ｎ／ｍ）である
    請求項２記載の固体撮像素子。
  6. 上記データレート変換部は、
    複数の画素部のデータを加算し、加算結果を平均化する変換部と、
    選択信号に応じて上記変換部の出力データまたは上記カラム処理部からの入力第１のデータのいずれかを選択して上記第２のデータとして出力するセレクタと、を含む
    請求項１記載の固体撮像素子。
  7. レート変換率がｎ／ｍである場合、
    上記セレクタが上記変換部の出力データを選択する期間は、上記データ出力部の出力レートに関係する上記第３のクロックを基準にしてｍ個のデータ当たり、（ｍ−ｎ）個分である
    請求項６記載の固体撮像素子。
  8. 光電変換素子を含む複数の画素が行列状に配列された画素部から画素信号の読み出す読み出しステップと、
    上記読み出しステップより読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理ステップと、
    レート変換情報に応じて、上記カラム処理ステップで処理されたデータのレート変換制御を行うレート変換制御ステップと、を有し、
    上記レート変換制御ステップにおいては、
    第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理ステップに供給する第１のレート変換ステップと、
    上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換ステップと、
    上記カラム処理ステップで処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換ステップと、
    上記第３のクロックに同期して、上記データレート変換ステップによる上記第２のデータを出力するデータ出力ステップと、を含む
    固体撮像素子の駆動方法。
  9. レート変換率がｎ／ｍであり、上記第１のクロックの第１の周波数がｆ１、上記第２のクロックである基準クロックの第２の周波数がｆ２、上記第３のクロックの第３の周波数ｆ３である場合、
    上記第２のクロックである上記基準クロックの周波数ｆ２を、ｆ１／（ｍ／ｎ２）に設定し、
    上記第３のクロックの第３の周波数ｆ３を、ｆ２／ｎに設定する
    請求項８記載の固体撮像素子の駆動方法。
  10. 上記レート変換制御ステップにおいては、
    基準信号に位相同期した第４の周波数の第４のクロックを分周して上記第２の周波数ｆ２の上記基準クロックを生成し、
    上記第４のクロックの第４の周波数ｆ４は、上記基準クロックの第２の周波数ｆ２のｐ倍であり、上記第３のクロックの第３の周波数ｆ３のｐ・ｎ倍である
    請求項９記載の固体撮像素子の駆動方法。
  11. 上記レート変換制御ステップにおいては、
    上記第１のレート変換ステップでは、
    上記準クロックを（ｍ／ｎ２）倍して上記第１の周波数ｆ１（ｆ２・（ｍ／ｎ２））の上記第１のクロックを出力し、
    上記第２のレート変換ステップでは、
    上記基準クロックを（１／ｎ）倍して上記第３の周波数ｆ３（ｆ２・（１／ｎ）の上記第３のクロックを出力する
    請求項１０記載の固体撮像素子の駆動方法。
  12. 上記カラム処理部による第１のデータのデータレートがＲｄ１である場合、
    上記データ出力部から出力される第２のデータのデータレートＲｄ２はＲｄ１・（ｎ／ｍ）である
    請求項９記載の固体撮像素子の駆動方法。
  13. 上記データレート変換ステップは、
    複数の画素部のデータを加算し、加算結果を平均化する変換ステップと、
    選択信号に応じて上記変換ステップの出力データまたは上記カラム処理ステップの第１のデータのいずれかを選択して上記第２のデータとして出力する選択ステップと、を含む
    請求項８記載の固体撮像素子の駆動方法。
  14. レート変換率がｎ／ｍである場合、
    上記セレクタが上記変換ステップの出力データを選択する期間は、上記出力ステップの出力レートに関係する上記第３のクロックを基準にしてｍ個のデータ当たり、（ｍ−ｎ）個分である
    請求項１３記載の固体撮像素子の駆動方法。
  15. 固体撮像素子と、
    上記固体撮像素子に被写体像を結像する光学系と、
    上記固体撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光電変換素子を含む複数の画素が行列状に配列された画素部と、
    上記画素部から画素信号の読み出すように上記画素を行単位で駆動する画素駆動部と、
    上記画素駆動部の駆動により読み出された画素信号に対し、あらかじめ選定された第１の周波数の第１のクロックに同期したカラム処理を行うカラム処理部と、
    レート変換情報に応じて、上記カラム処理部で処理されたデータのレート変換制御を行うレート変換制御部と、を有し、
    上記レート変換制御部は、
    第２の周波数の第２のクロックである基準クロックを基に、上記第１のクロックを生成して上記カラム処理部に供給する第１のレート変換器と、
    上記第２の周波数の第２のクロックである上記基準クロックを基に、データレートに応じて変化する第３の周波数の第３のクロックを生成する第２のレート変換器と、
    上記カラム処理部で処理されたデータのレートを、加算処理を含んだ処理により変換し、変換後または変換前のデータを第２のデータとして出力するデータレート変換部と、
    上記第３のクロックに同期して、上記データレート変換部による上記第２のデータを出力するデータ出力部と、を含む
    カメラシステム。
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