JP2012004727A - 固体撮像素子およびカメラシステム - Google Patents

Abstract

【課題】回路規模の増大、読み出し時間の増大を抑止しつつ、ノイズ量をデジタル的に低減することが可能な固体撮像素子およびカメラシステムを提供する。
【解決手段】光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部１５０と、を有し、画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部１５１を有し、カラム処理部は、画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内のデジタル積分回路で積分した後に平均化する。
【選択図】図５

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。
その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog Digital Converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。

このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１に開示されている。

図１は、列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子１は、図１に示すように、画素部２、垂直走査回路３、水平転送走査回路４、およびＡＤＣ群からなるカラム処理回路群５を有する。
さらに、固体撮像素子１は、デジタル−アナログ変換装置（以下、ＤＡＣ(Digital - Analog Converter)と略す）６、およびアンプ回路（Ｓ／Ａ）７を有する。

画素部２は、フォトダイオード（光電変換素子）と画素内アンプとを含む単位画素２１がマトリクス状（行列状）に配置されて構成される。

カラム処理回路群５は、列ごとにＡＤＣを形成するカラム処理回路５１が複数列配列されている。
各カラム処理回路（ＡＤＣ）５１は、ＤＡＣ６により生成される参照信号を階段状に変化させたランプ波形（ＲＡＭＰ）である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する比較器５１−１を有する。
さらに、各カラム処理回路５１は、比較器５１−１の比較時間をカウントし、そのカウント結果を保持するカウンタラッチ（メモリ）５１−２を有する。
カラム処理回路５１は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）８−１〜８−ｎ毎に配置され、これにより列並列ＡＤＣブロックが構成される。
各メモリ５１−２の出力は、たとえばｋビット幅の水平転送線９に接続されている。
そして、水平転送線９に対応したｋ個のアンプ回路７が配置される。

図２は、図１の回路のタイミングチャートを示す図である。

各カラム処理回路（ＡＤＣ）５１において、垂直信号線８に読み出されたアナログ信号（電位Ｖｓｌ）が列毎に配置された比較器５１−１で階段状に変化する参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と比較される。
このとき、アナログ電位Ｖｓｌと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）のレベルが交差し比較器５１−１の出力が反転するまでカウンタラッチ５１−２でカウントが行われ、垂直信号線８の電位（アナログ信号）Ｖｓｌがデジタル信号に変換される（ＡＤ変換される）。
このＡＤ変換は、１度の読出しで２回行われる。
１回目は単位画素２１のリセットレベル（Ｐ相）が垂直信号線８（−１〜−ｎ）に読み出され、ＡＤ変換が実行される。
このリセットレベルＰ相には画素毎のばらつきが含まれる。
２回目は各単位画素２１で光電変換された信号が垂直信号線８（−１〜−ｎ）に読み出され（Ｄ相）、ＡＤ変換が実行される。
このＤ相にも、画素毎のばらつきが含まれるため、（Ｄ相レベル−Ｐ相レベル）を実行することで、相関二重サンプリング（ＣＤＳ）が実現できる。
デジタル信号に変換された信号はカウンタラッチ５１−２に記録され、水平（列）転送走査回路４により、順番に水平転送線９を介してアンプ回路７に読み出され、最終的に出力される。
このようにして、列並列出力処理が行われる。

ところで、このようなカラムＡＤＣ構成のＣＭＯＳイメージセンサにおいて、デジタル処理でノイズを低減する技術が特許文献１に提案されている。
この技術は、図１に示すように、リセットレベル（Ｐ相）と信号レベル（Ｄ相）のサンプリングをそれぞれ連続して複数回行い、その結果を積分または平均化することでＳ/Ｎを向上させる。

特開２００５−２７８１３５号公報 特開２００６−２２２７８２号公報

W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)

しかし、この技術には回路規模の増大と読み出し時間の増大という２つの問題点がある。
問題点の１つである回路規模の増加に関しては、Ｐ相およびＤ相を複数回サンプリングし、その複数回分のサンプリング結果を積分し記憶するための回路が必要であり、カウンタ回路やメモリ回路の回路規模が増大してしまう。
たとえば、Ｐ相Ｄ相共にｎ回のサンプリングを行った場合、最終的に積分されるデータ量はｎ倍となりカウンタに必要な回路規模は（n-1）bit分増加する。

もう１つの問題点である読み出し時間の増大に関しては、１行の画素信号の読み出しに必要な時間（以降1H時間）はＰ相およびＤ相の比較期間が支配的であり、Ｐ相Ｄ相共に複数回サンプリングすることにより単純に１Ｈ時間がサンプリング回数分倍増してしまう。
たとえば、Ｐ相Ｄ相共にｎ回のサンプリングを行った場合、必要な１Ｈ時間はｎ倍に増加してしまう。

本発明は、回路規模の増大、読み出し時間の増大を抑止しつつ、ノイズ量をデジタル的に低減することが可能な固体撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、上記カラム処理部は、画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内のデジタル積分回路で積分した後に平均化する。

本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、上記カラム処理部は、画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内のデジタル積分回路で積分した後に平均化する。

本発明によれば、回路規模の増大、読み出し時間の増大を抑止しつつ、ノイズ量をデジタル的に低減することができる。

列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図１の回路のタイミングチャートを示す図である。 デジタル処理でノイズを低減するカラムＡＤ構成のＣＭＯＳイメージセンサにおける動作の概要をタイミングチャートである。 本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 図４の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 本実施形態に係るカラムＡＤＣの第１の構成例においてＰ相を２回サンプリングした場合の動作イメージを示す図である。 本実施形態に適用可能なビットシフト機能を搭載したカウンタの一例を示す回路図である。 図８のカウンタのタイミングチャートを示す図である。 本実施形態に係るカラムＡＤＣの第２の構成例においてＰ相を２回サンプリングした場合の動作イメージを示す図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．カラムＡＤＣの基本構成例
３．カラムＡＤＣの具体的な第１構成例
４．カラムＡＤＣの具体的な第２構成例
５．カメラシステムの構成例

図４は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図５は、図４の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。

＜１．固体撮像素子の全体構成例＞
この固体撮像素子１００は、図４および図５に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、およびタイミング制御回路１４０を有する。
さらに、固体撮像素子１００は、画素信号読み出し回路としてのＡＤＣ群であるカラム処理回路群１５０、並びにＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０を有する。
固体撮像素子１００は、アンプ回路（Ｓ／Ａ）１７０、および信号処理回路１８０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群（ＡＤＣ群）１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、および信号処理回路１８０はデジタル回路により構成される。

本実施形態の固体撮像素子１００は、カラム処理回路で画素のリセットレベル（Ｐ相）のサンプリングを複数回行い、その結果を同カラム内のデジタル積分回路で積分した後に平均化することで、画素および回路のランダムノイズを低減する。本実施形態において、Ｄ相のサンプリング回数は１回である。
固体撮像素子１００において、Ｐ相の平均化を行うタイミングとして、画素の信号レベル（Ｄ相）のサンプリングを開始する前に積分された画素のリセットレベルの平均化を行う。
デジタル積分回路はカウンタ回路で構成され、カウンタ回路の出力値をビットシフトすることで積分されたデータの平均化を行う。
このカウンタ回路には、ビットシフト動作を制御するためのビットシフト制御ＢＴＳＦＴ信号が入力される。
このように、固体撮像素子１００は、カラムＡＤ方式でリセットレベル（Ｐ相）のサンプリングのみを連続して行い、信号レベル（Ｄ相）のサンプリングを開始する前に加算平均をすることで、Ｐ相における画素および回路のノイズ量をデジタル的に低減させる。
このカラム処理回路群１５０のカラム処理回路の具体的な構成および機能については後で詳述する。

画素部１１０は、フォトダイオード（光電変換素子）と画素内アンプとを含む複数の単位画素１１０Ａがｍ行ｎ列の２次元状（マトリクス状）に配列されている。

［単位画素の構成例］
図６は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この単位画素１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
単位画素１１０Ａは、１個のフォトダイオード１１１に対して、転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４トランジスタを能動素子として有する。

フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子であるフォトダイオード１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのカラム処理回路群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時並列的に行われる。

画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。

固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、列アドレスや列走査を制御する水平転送走査回路１３０が配置される。

タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、カラム処理回路群１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＤＡＣおよびバイアス回路１６０におけるＤＡＣ１６１の参照信号ＲＡＭＰ（Ｖｓｌｏｐ）の生成を制御するＤＡＣ制御部１４１を含む。
タイミング制御回路１４０は、カラム処理回路群１５０の各カラムに配置されるカウンタの同期信号となるクロックＣＬＫを生成する。

画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをカラム処理回路群１５０の各カラム処理回路（カラム処理部）１５１に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からの参照信号（ランプ信号）ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。

＜２．カラムＡＤＣの基本構成例＞
本実施形態のカラム処理回路群１５０は、ＡＤＣブロックであるカラム処理回路（ＡＤＣ）１５１が複数列配列されている。
すなわち、カラム処理回路群１５０は、ｋビットデジタル信号変換機能を有し、各垂直信号線（列線）１１６−１〜１１６−ｎ毎に配置され、列並列ＡＤＣブロックが構成される。
各ＡＤＣ１５１は、ＤＡＣ１６１により生成される参照信号を階段状に変化させたランプ波形である参照信号ＲＡＭＰ（Ｖｓｌｏｐ）と、行線毎に画素から垂直信号線を経由し得られるアナログ信号ＶＳＬとを比較する比較器（コンパレータ）１５１−１を有する。
さらに、各ＡＤＣは、比較時間をカウントし、カウント結果を保持するカウンタラッチ１５３を有する。カウンタラッチ１５３は、カウンタ１５４およびラッチ１５５を含む。
各カウンタラッチ１５３の出力は、たとえばｋビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応したｋ個のアンプ回路１７０、および信号処理回路１８０が配置される。

ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号電位ＶＳＬは列毎（カラム毎）に配置された比較器１５２で参照信号Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５２と同様に列毎に配置されたカウンタラッチ１５３が動作している。
各ＡＤＣ１５１は、ランプ波形のある参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線１１６の電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
ＡＤＣ１５１は、参照信号ＲＡＭＰ（電位Ｖｓｌｏｐ）の電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
アナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わったとき、比較器１５２の出力が反転し、カウンタラッチ１５３の入力クロックを停止し、または、入力を停止していたクロックをカウンタラッチ１５３に入力し、ＡＤ変換を完了させる。
比較器１５２の出力信号がカウンタストップ信号ＣＮＴＳＴＯＰとしてカウンタラッチ１５３に出力される。
カウンタストップ信号ＣＮＴＳＴＯＰはアナログ信号ＶＳＬと参照信号ＲＡＭＰ（Ｖｓｌｏｐ）が交わるまでは、たとえばハイレベルに保持され、交わったときローレベルに反転する。

以上のＡＤ変換期間終了後、水平転送走査回路１３０により、カウンタラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ回路１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。

水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、カラム処理回路群１５０等の各ブロックでの信号処理に必要なタイミングを作成している。
後段の信号処理回路１８０では、読み出し信号より縦線欠陥や点欠陥の補正、信号のクランプ処理を行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（base band）ＬＳＩの入力として送信される。

なお、ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。

これを除去する手法として、ＣＤＳ（Correlated Double Sampling；ＣＤＳ）が採用される。
これは一度信号電荷をサンプリングする直前の状態（リセットレベル）を読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
本実施形態においては、カラム処理回路１５１で画素のリセットレベル（Ｐ相）のサンプリングを複数回行い、その結果を同カラム内のデジタル積分回路で積分した後に平均化することで、画素および回路のランダムノイズを低減する。本実施形態において、Ｄ相のサンプリング回数は１回である。

ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、ある傾きを持った線形に変化するスロープ波形である参照信号（ランプ信号）ＲＡＭＰを生成し、参照信号ＲＡＭＰをカラム処理回路群（カラムＡＤＣ群）１５０に供給する。
ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、Ｐ相期間に、たとえばダウンスロープの参照信号ＲＡＭＰを複数回（本例では２回）生成して出力する。
あるいは、ＤＡＣ１６１は、ＤＡＣ制御部１４１の制御の下、Ｐ相期間に、たとえば１回目はダウンスロープの参照信号ＲＡＭＰを生成して出力し、２回目はリセットせず連続的にアップスロープの参照信号ＲＡＭＰを出力する。

＜３．カラム処理回路（カラムＡＤＣ）の具体的な第１構成例＞
次に、カラム処理回路ＡＤＣ１５１の第１の構成例について説明する。
本実施形態のカラムＡＤＣ１５１は、リセットレベル（Ｐ相）のサンプリングのみを連続して行い、信号レベル（Ｄ相）のサンプリングを開始する前に加算平均をすることで、Ｐ相における画素および回路のノイズ量をデジタル的に低減させる。
カウンタラッチ１５３のカウンタ回路は、ＤＡＣ１６１の動作と同期してカウント動作を行い比較器１５２の出力結果Ｓ１５２によりカウントを停止するカウンタ１５４により構成される。
本実施形態の特徴としてカウンタ回路にはビットシフト制御信号ＢＴＳＦＴが入力され、カウンタ回路は、ビットシフト制御信号ＢＴＳＦＴによりカウント結果をビットシフト可能な回路構成を持つ。

図７は、本実施形態に係るカラムＡＤＣの第１の構成例においてＰ相を２回サンプリングした場合の動作イメージを示す図である。

まず、Ｐ相を２回連続して読み出し、カウンタ１５４にマイナスカウントで積分させ保持しておく。
その後、Ｐ相２回分のサンプリング結果が積分されたカウンタ１５４の出力を１ビットシフトさせることで平均化する。
この時点でデータ量としてはＰ相を１回サンプリングした場合と同等になり、ノイズ量は平均化したことで1/√2倍となりＰ相サンプリングによるノイズが低減されＳ／Ｎが向上する。
その後、Ｄ相を１回だけ読み出しアップカウント加算することで同じリセットおよび画素データ信号データがＣＤＳされ後段回路に出力される。

Ｐ相Ｄ相それぞれ１回のみサンプリングする通常動作の場合ＣＤＳによりノイズ特性が大きく劣化してしまう。
これはＣＤＳの周波数以上の帯域のノイズはＣＤＳで除去できずにＰ相分とＤ相分が加算されてしまうためである。
これに対し、本実施形態のように、Ｐ相２回サンプリングした場合はＰ相分のノイズが1/√2倍に低減されているため、Ｄ相のノイズと加算されてもその加算結果は通常動作時より低減する。
たとえば、ＣＭＯＳイメージセンサに全く光が当たっていない暗（Dark）状態でのノイズ量はＰ相Ｄ相ともに同じであり、そのノイズ量をＶｎ[uVrms]とすると、通常動作ではＰ相Ｄ相それぞれのＶｎが単純に加算されるため√2*Ｖｎとなる。
これに対し、本実施形態のように、Ｐ相２回サンプリングした場合、Ｐ相分のノイズがＶｎ/√2に低減するため、Ｄ相分のＶｎと加算すると√(3/2)*Ｖｎとなり通常動作時よりも約１５％程度低減する。

前述した先行技術文献２にあるノイズ低減の技術に対するメリットは２つあり、回路規模が増大しないことと、１Ｈ期間が大幅に増大しないことである。
回路規模に関しては、先行技術の場合、Ｄ相複数回分のデータを保持しておくためカウンタやメモリの回路規模が増大してしまう。
これに対し、本実施形態の場合、Ｐ相複数回分の非常に小さなデータ量しか増大せず、しかもＰ相マイナスカウント、Ｄ相プラスカウントであるためＤ相１回分のデータを保持する回路規模でＰ相複数回分のデータを扱うことができ回路規模を大きくする必要がない。

１Ｈ期間の増大に関しては、先行技術の場合、Ｐ相とＤ相それぞれを複数回サンプリングするため１Ｈ期間がサンプリング回数分倍増してしまう。
これに対し、本実施形態の場合１Ｈ期間に占める割合が小さいＰ相のみを複数回サンプリングする。このため、先行技術と比べ１Ｈ期間の増大は小さい。
たとえば、一般的なカラムＡＤＣ方式の場合、Ｐ相とＤ相のサンプリング時間が１Ｈ期間の大部分を占めており、先行技術のようにＰ相とＤ相それぞれを２回サンプリングした場合１Ｈ期間は２倍に増大する。
これに対し、本実施形態のようにＰ相１回のみサンプリングした場合、Ｐ相とＤ相のサンプリング時間の割合は一般的に１：８（たとえばＰ相9bitＤ相12bit）であるため、１Ｈ期間は１０％程度しか増加しない。

［ビットシフト機能を搭載したカウンタの回路の一例］
ここで、本実施形態に適用可能なビットシフト機能を搭載したカウンタの回路の一例を示す。

図８は、本実施形態に適用可能なビットシフト機能を搭載したカウンタの一例を示す回路図である。
図９は、図８のカウンタのタイミングチャートを示す図である。

図８においては、カウンタを符号２００で示している。
図８のカウンタ２００は、２入力ＡＮＤ２０１、ディレイ回路２０２、セレクタ２０３〜２０８、およびＤ型フリップフロップ（ＦＦ）２０９〜２１１を有する。

２入力ＡＮＤ２０１は、一方の入力端子にタイミング制御回路１４０で生成されるクロックＣＬＫが供給され、他方の入力端子にローレベルでアクティブのカウンタストップ信号ＣＮＴＳＴＯＰが供給される。
ディレイ回路２０２は、ビットシフト制御信号ＢＴＳＦＴを所定時間遅延させてビットシフトクロックＢＳＣＬＫとして出力する。
このビットシフトクロックＢＳＣＬＫは、セレクタ２０３〜２０８の入力端子Ｂに並列に供給される。
セレクタ２０３〜２０８は、ビットシフト制御信号ＢＴＳＦＴがローレベルのときは入力端子Ａへの信号を選択して出力し、ハイレベルのときは入力端子Ｂへの信号を選択して出力する。
したがって、セレクタ２０３，２０５，２０７は、ビットシフト制御信号ＢＴＳＦＴをハイレベルで受けると、入力端子Ｂ側に供給されるビットシフト制御信号ＢＴＳＦＴを所定時間遅延させたビットシフトクロックＢＳＣＬＫを出力する。

セレクタ２０３は、入力端子Ａにカウンタストップ信号ＣＮＴＳＴＯＰが非アクティブのハイレベルのときに、ＡＮＤ２０１の出力であるクロックＣＬＫが供給される。セレクタ２０３で選択されるクロックＣＬＫまたはビットシフトクロックＢＳＣＬＫはＦＦ２０９のクロック端子ＣＫに供給される。
セレクタ２０４は、入力端子ＡにＦＦ２０９の逆相出力信号／Ｑ０（／は逆相を示す）が供給され、入力端子Ｂに２段目のＦＦ２１０の正相出力信号Ｑ１が供給される。
セレクタ２０４で選択されるＦＦ２０９の逆相出力信号／Ｑ０または２段目のＦＦ２１０の正相出力信号Ｑ１がＦＦ２０９のデータ入力端子Ｄに供給される。

セレクタ２０５は、入力端子Ａに前段のＦＦ２０９の逆相出力信号／Ｑ０が供給される。セレクタ２０５で選択されるＦＦ２０９の逆相出力信号／Ｑ０またはビットシフトクロックＢＳＣＬＫはＦＦ２１０のクロック端子ＣＫに供給される。
セレクタ２０６は、入力端子ＡにＦＦ２１０の逆相出力信号／Ｑ１が供給され、入力端子Ｂに３段目のＦＦ２１１の正相出力信号Ｑ２が供給される。
セレクタ２０６で選択されるＦＦ２１０の逆相出力信号／Ｑ１または３段目のＦＦ２１１の正相出力信号Ｑ２がＦＦ２１０のデータ入力端子Ｄに供給される。

セレクタ２０７は、入力端子Ａに前段のＦＦ２１０の逆相出力信号／Ｑ１が供給される。セレクタ２０７で選択されるＦＦ２１０の逆相出力信号／Ｑ１またはビットシフトクロックＢＳＣＬＫはＦＦ２１１のクロック端子ＣＫに供給される。
セレクタ２０８は、入力端子ＡにＦＦ２１１の逆相出力信号／Ｑ２が供給され、入力端子Ｂが接地電位ＧＮＤに接続されている。
セレクタ２０８で選択されるＦＦ２１１の逆相出力信号／Ｑ２または接地電位であるローレベルの信号がＦＦ２１１のデータ入力端子Ｄに供給される。

このように、カウンタ２００は、ビットシフト制御信号ＢＴＳＦＴがローレベルの期間においては、セレクタ２０３，２０５，２０７はクロックＣＬＫを選択して、自段のＦＦ２０９，ＦＦ２１０，ＦＦ２１１の逆相出力信号／Ｑ０〜Ｑ２を選択する。
この場合、ＦＦＦＦ２０９，ＦＦ２１０，ＦＦ２１１は、クロックＣＬＫに同期して自段の逆相出力信号／Ｑ０〜Ｑ２をラッチする。
ビットシフト制御信号ＢＴＳＦＴがハイレベルの期間においては、セレクタ２０３，２０５，２０７はビットシフトクロックＢＳＣＬＫを選択して、次段のＦＦ２０９，ＦＦ２１０，ＦＦ２１１の逆相出力信号／Ｑ０〜Ｑ２を選択する。
この場合、ＦＦ２０９，ＦＦ２１０は、クロックＣＬＫに同期して自段の正相出力信号Ｑ１，Ｑ２をラッチする。ＦＦ２１１はローレベルの信号をラッチする。
このようにして、リセットレベル（Ｐ相）のサンプリングのみを連続して行い、信号レベル（Ｄ相）のサンプリングを開始する前に平均化する。

＜４．カラムＡＤＣの具体的な第２構成例＞
次に、カラムＡＤＣ１５０の第２の構成例について説明する。
図１０は、本実施形態に係るカラムＡＤＣの第２の構成例においてＰ相を２回サンプリングした場合の動作イメージを示す図である。

本実施形態は、Ｐ相のみを２回サンプリングすることを特徴としており、Ｐ相サンプリング１回につき参照信号（ランプ波）ＲＡＭＰをＰ相振幅分１回スロープさせる必要がある。このため、上述の第１の構成例では、２回目のＰ相サンプリングの前にランプ波ＲＡＭＰをリセットレベルにまで戻す必要がある。
本第２の構成例では、このランプ波ＲＡＭＰをリセットレベルにまで戻す時間を削減するため、１回目のランプ波ＲＡＭＰ１は通常通りダウンスロープさせ、２回目のランプ波ＲＡＭＰ２はリセットせずにアップスロープさせる。
この第２の構成例は前述の第１の構成例に対し、ランプ波ＲＡＭＰを出力するＤＡＣ１６１のセトリング時間を削減し１Ｈ時間の増大をさらに抑えることができる。

以上説明したように、本実施形態によれば、以下の効果を得ることができる。
画素および回路のノイズを低減できる。
回路規模の増大を抑止することができる。
先行技術と比べ１Ｈ時間の増加量が小さい。
このように、本実施形態によれば、回路規模の増大、読み出し時間の増大を抑止しつつ、ノイズ量をデジタル的に低減することができる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

＜５．カメラシステムの構成例＞
図１１は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム３００は、図１１に示すように、本実施形態に係る固体撮像素子１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系として、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
さらに、カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス２１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。

駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。

また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、ノイズの影響の少ない高精度なカメラが実現できる。

１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１４１・・・パルス生成部、１５０・・・カラム処理回路群（ＡＤＣ群）、１５１・・・カラム処理回路（ＡＤＣ）、１５２・・・比較器、１５３・・・カウンタラッチ（メモリ）、１５４・・・カウンタ、１５５・・・ラッチ、１６１・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、ＬＴＲＦ・・・水平転送線、２００・・・カウンタ、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。

Claims (8)

1. 光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、
   上記カラム処理部は、
   画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内のデジタル積分回路で積分した後に平均化する
   固体撮像素子。
2. 上記カラム処理部は、
   画素の信号レベルのサンプリングを開始する前に積分された画素のリセットレベルの平均化を行う
   請求項１記載の固体撮像素子。
3. 上記デジタル積分回路は、
   カウンタにより形成され、上記カウンタの出力値をビットシフトすることで積分されたデータの平均化を行う
   請求項１または２記載の固体撮像素子。
4. 上記カウンタは、
   ビットシフト動作を制御するためのビットシフト制御信号がアクティブで供給されたときにビットシフトを行う
   請求項３記載の固体撮像素子。
5. 上記カラム処理部は、
   時間とともに電圧値が変化するランプ波形の参照信号と画素の読み出しアナログ信号とを比較する比較器と、
   上記比較器の出力により動作が制御され、上記比較器の比較時間をカウント可能で、当該比較器の出力が反転するとカウントを停止して、当該カウント値を保持する複数のカウンタラッチと、を含む
   請求項１から４のいずれか一に記載の固体撮像素子。
6. 上記比較器は、
   画像のリセットレベルのサンプリング期間に、上記時間とともに電圧値が同じダウンスロープまたはアップスロープとして変化するランプ波形の参照信号が複数回供給される
   請求項５記載の固体撮像素子。
7. 上記比較器は、
   画像のリセットレベルのサンプリング期間に、ダウンスロープまたはアップスロープとして上記時間とともに電圧値が変化するランプ波形の第１の参照信号と、当該第１の参照信号に連続してアップスロープまたはダウンスロープとして時間とともに電圧値が変化する第２の参照信号が供給される
   請求項５記載の固体撮像素子。
8. 固体撮像素子と、
   上記固体撮像素子に被写体像を結像する光学系と、を有し、
   上記固体撮像素子は、
   光電変換を行う複数の画素が行列状に配列された画素部と、
   上記画素部から信号線に画素信号の読み出しを行い、画素のリセットレベルと信号レベルのサンプリングを行う機能を含む画素信号読み出し部と、を有し、
   上記画素信号読み出し部は、
   画素の列配列に対応して、読み出したアナログ信号をデジタル信号に変換するカラム処理部を有し、
   上記カラム処理部は、
   画素のリセットレベルのサンプリングを複数回行い、当該サンプリングの結果を同カラム内のデジタル積分回路で積分した後に平均化する
   カメラシステム。

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