CN102291543A - 固态图像拾取元件及相机系统 - Google Patents

Abstract

本发明提供一种固态图像拾取元件，其包括：像素部分，其中每一个执行光电转换的多个像素按矩阵布置；及像素信号读取部分，其具有从像素部分向信号线读出像素信号并采样像素的复位电平和信号电平的功能，其中像素信号读取部分包括对应于像素的列布置将读出的模拟信号分别转换为数字信号的列处理单元，及每一个列处理单元对像素的复位电平多次执行采样，并在每一个列处理单元内的数字积分电路中对采样结果进行积分之后对采样结果求平均。

Description

固态图像拾取元件及相机系统

技术领域

本公开涉及以COMS(互补金属氧化物半导体)图像传感器为代表的固态图像拾取元件，以及使用该固态图像拾取元件的系统。

背景技术

与一般COMS型集成电路中的那些工艺相同的工艺可以用于制造COMS图像传感器。此外，CMOS图像传感器可以通过使用简单电源驱动。另外，通过利用CMOS工艺可以在同一芯片内相互混合模拟电路和逻辑电路。

由于这一原因，CMOS图像传感器具有多个巨大的优点，从而能降低外围IC的数量。

使用具有浮置扩散(FD)的浮置扩散放大器1通道(ch)输出是CCD的输出电路中的主流。

另一方面，CMOS图像传感器具有每一像素的FD放大器。而且，列并行输出类型使得选择像素阵列中的某一行，并从属于该某一行的像素同时读出像素信号，因此在列方向上选择是CMOS图像传感器的输出中的主流。

这样的原因是因为难以在布置在像素内的FD放大器中获得充足的驱动能力，因此有必要降低数据速率，从而要求并行处理是优势的。

实际上已经提出多种列并行输出型CMOS图像传感器的像素信号读出(输出)电路。

像素信号读出(输出)电路的最先进的形式之一是这样一种类型的像素信号输出电路：其中每一列包括模拟-数字转换器(下文中简称为“ADC”)，并取出像素信号作为数字信号。

装配这样的列并行型ACD的CMOS图像传感器例如公开在W. Yang等人的非专利文献中(W. Yang et等，“An integrated 800x600CMOS ImageSystem”，ISSCC Digest of Technical Papers，304页到305页，1999年2月)或日本专利公开第2005-278135号。

图1是示出装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)的配置的示例的部分电路中的框图。

如图1所示，固态图像拾取元件1包括像素部分2、垂直扫描电路3、水平传输扫描电路4、及包括ADC组的列处理电路组5。

此外，固态图像拾取元件1包括数字-模拟转换器(以下简称为“DAC”)6和放大器电路(S/A)7。

像素部分2通过以矩阵布置单元像素21配置，每一个单元像素21包括光电二极管(光电转换元件)和像素内放大器。

每一个构成每列ADC的多个列处理电路51布置在列处理电路组5内多个列中。

每一个列处理电路(ADC)51包括比较器51-1。在该情况下，比较器51-1比较经由垂直信号线从每一行线的像素获取的模拟信号与参考信号RAMP(具有电势Vslop)，参考信号RAMP作为具有斜坡波形并通过阶梯式地改变从DAC 6生成的参考信号获得的信号(RAMP)。

此外，每一个列处理电路51包括用于计数比较器51-1中的比较时间和保持其中的计数结果的计数器锁存器(存储器)51-2。

列处理电路51具有n位数字信号转换功能。而且，布置多个列处理电路51，以便分别对应于垂直信号线(列线)8-1到8-n，因此配置列并行ADC块。

计数器锁存器(存储器)51-2的输出端子例如连接到具有k位宽的水平传输线9。

并且，放置对应于水平传输线9的k放大器电路7。

图2是说明图1所示固态图像拾取元件1的运行的时序图。

在每一个列处理电路(ADC)51中，读取到垂直信号线8的模拟信号(具有电势Vsl)与阶梯式地改变的参考信号RAMP(具有电势Vslop)在每列布置的比较器51-1中进行比较。

在该时刻，在每一列处理电路(ADC)51中，在计数器锁存器51-2中执行计数，直到模拟电势Vsl和参考信号RAMP(具有电势Vslop)在电平上相互交叉，使得来自比较器51-1的输出信号在极性上反转。而且，将垂直信号线8的(模拟信号的)电势Vsl转换(AD转换)为数字信号。

在一个读操作中执行AD转换两次。

在AD转换的第一轮中，单元像素21的复位电平(P相)分别读取到垂直信号线8-1到8-n，从而执行AD转换。

像素中的色散包含在复位电平中(P相)。

在AD转换的第二轮，通过光电转换在单元像素21中获取的信号分别读取到垂直信号线8-1到8-n(D相)，从而执行AD转换。

由于像素中的色散也包含在D相中，执行D相电平减P相电平，从而能够实现相关双采样(CDS)。

转换为数字信号的信号分别记录在计数器寄存器51-2中，并随后通过水平传输线9由水平(列)传输扫描电路4按顺序读取到放大器电路7以最终输出。

以上述方式执行列并行输出处理。

目前，日本专利公开第2005-278135号提出了一种技术，用于降低具有这样的列ADC配置的CMOS图像传感器中的数字处理中的噪声。

采用这样的技术，如图1所示，多次连续执行复位电平(P相)的采样和信号电平(D相)的采样，并且对采样结果进行积分或求平均，因此提高了S/N比。

发明内容

但是，该技术涉及两个问题：(1)电路规模增加；及(2)读取时间段增加。

关于作为两个问题之一的电路规模增加，有必要提供电路用于多次采样P相和D相，并多次积分和存储采样结果。结果，计数器电路和存储器电路的电路规模必然增大。

例如，当对P相和D相的每一个执行n次采样时，最终积分的数据的量是n倍，因而有必要为计数器将电路的规模以n-1位的系数扩大。

关于作为两个问题中的另一个的读取时间段的增加，用于比较P相和D相的时间段在从一行读出像素信号所需的时间段(以下称为“1H时间段”)中是主要的。多次采样P相和D相中的每一个导致1H时间段简单地以采样的次数为系数增大。

例如，当对P相和D相的每一个执行n次采样时，必需的时间段1H增大n-1倍。

为了解决上述问题已经做出了本公开，因此希望提供一种在抑制电路规模的增加和读取时间段的增加的同时，能够数字地降低噪声量的固态图像拾取元件，以及使用该固态图像拾取元件的相机系统。

为了达到上述希望，根据本公开的实施例提供一种固态图像拾取元件，其包括：像素部分，其中每一个执行光电转换的多个像素按矩阵布置；及像素信号读取部分，其具有从像素部分向信号线读出像素信号并采样像素的复位电平和信号电平的功能，其中像素信号读取部分包括对应于像素的列布置将读出的模拟信号分别转换为数字信号的多个列处理单元，及每一个列处理单元对像素的复位电平多次执行采样，并在每一个列处理单元内的数字积分电路中对采样结果进行积分之后对采样结果求平均。

根据本公开的另一实施例，提供一种相机系统，该系统包括：固态图像拾取元件；及光学系统，其在固态图像拾取元件上形成对象的图像，其中固态图像拾取元件包括：像素部分，其中每一个执行光电转换的多个像素按矩阵布置；及像素信号读取部分，其具有从像素部分向信号线读出像素信号并采样像素的像素信号的复位电平和信号电平的功能；像素信号读取部分包括对应于像素的列布置将读出的模拟信号分别转换为数字信号的多个列处理单元，及每一个列处理单元对像素的复位电平多次执行采样，并在每一个列处理单元内的数字积分电路中对采样结果进行积分之后对采样结果求平均。

如上所述，根据本公开在抑制电路规模的增加和读取时间段的增加的同时，能够数字地降低噪声量。

附图说明

图1是示出现有技术中装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)的配置的示例的部分电路中的框图；

图2是说明图1所示固态图像拾取元件的运行的时序图；

图3是说明具有列AD配置的CMOS图像传感器中的运行的概述的时序图，其中在数字处理中降低噪声；

图4是示出根据本公开第一实施例的装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)的配置的框图；

图5是更具体地示出图4所示装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)中的ADC组的部分电路中的框图；

图6是示出在根据本公开第一实施例的CMOS图像传感器中的由四个MOS晶体管组成的像素的示例的电路图；

图7是说明在本公开的第一实施例中的列ADC的第一具体配置中当采样P相两次时运行的时序图；

图8是示出应用于本公开第一实施例的装配有位移功能的计数器的示例的电路图；

图9是说明图8所示计数器的运行的时序图；

图10是说明在本公开的第一实施例中的列ADC的第二具体配置中当采样P相两次时运行的时序图；及

图11是示出根据本公开第一实施例的固态图像传感器应用到的根据本公开第二实施例的相机系统的配置的框图。

具体实施方式

以下参考附图详细描述本公开的实施例。

注意下面根据以下顺序给出描述：

(1)固体图像拾取元件的整体配置(第一实施例)

(2)列ADC的基本配置

(3)列ADC的第一具体配置

(4)列ADC的第二具体配置

(5)相机系统的配置(第二实施例)

图4是示出根据本公开第一实施例的装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)的配置的框图。

图5是更具体地示出图4所示装配有列并行ADC的固态图像拾取元件(CMOS图像传感器)中的ADC组的部分电路中的框图。

<1.固态图像拾取元件的整体配置(第一实施例)>

如图4和5所示，固态图像拾取元件100包括用作图像捕获部分的像素部分110、垂直扫描电路120、水平传输扫描电路130及时序控制电路140。

此外，固态图像拾取元件100包括作为用作像素信号读取电路的ADC组的列处理电路组150和包括数字-模拟转换器(DAC)161的DAC和偏置电路160。

固态图像拾取元件100包括放大器电路(S/A)170和信号处理电路180。

在这些组成元件中，像素部分110、垂直扫描电路120、水平传输扫描电路130、列处理电路组(ADC组)150、DAC和偏置电路160和放大器电路(S/A)170分别由模拟电路构成。

另一方面，时序控制电路140和信号处理电路180分别由数字电路构成。

第一实施例的固态图像拾取元件100在列处理电路中多次采样像素的复位电平(P相)。而且，在采样之后，在提供在列处理电路内的数字积分电路中对结果进行积分，对得出的积分数据求平均，从而降低了像素和电路的随机噪声。在第一实施例中，采样D相的次数是1。

在固态图像拾取元件100中，关于对复位电平(P相)求平均的时序，在开始采样像素中的信号电平(D相)之前，对积分的像素的复位电平求平均。

数字积分电路由计数器电路构成，并通过对来自计数器电路的输出值进行位移来对积分的数据求平均

根据其控制位移操作的位移控制BTSFT信号输入到计数器电路。

以这样的方式，固态图像拾取元件100根据列AD系统仅连续地对复位电平(P相)执行采样，并在开始采样信号电平(D相)之前执行累加与求平均。结果，数字地减小了像素和电路中的P相的噪声量。

以下将详细描述列处理电路组150中的列处理电路的具体配置和功能。

在像素部分110中，每一个包括光电二极管(光电转换元件)和像素内放大器的多个单元像素110A按m行×n列的矩阵二维地布置。

[单元像素的配置示例]

图6是示出在根据本公开第一实施例的CMOS图像传感器中的由四个MOS晶体管组成的单元像素的配置示例的电路图。

例如，单元像素110A包括用作光电转换元件的光电二极管111。

单元像素110A包括作为有源元件用于一个光电二极管111的四个MOS晶体管：用作传输元件的传输MOS(金属氧化物半导体)晶体管112；用作复位元件的复位MOS晶体管113；放大MOS晶体管114；及选择MOS晶体管115。

光电二极管111将入射的光光电转换为电荷(在该情况下为电子)，电荷的量对应于入射的光的量。

传输MOS晶体管112连接在光电二极管111和用作输出节点的浮置扩散FD之间。

驱动信号TG通过传输控制线LTx施加到传输MOS晶体管112的栅极端在(传输栅极端子)，由此传输MOS晶体管112将通过作为光电转换元件的光电二极管111中光电转换生成的电子传输到浮置扩散FD。

复位MOS晶体管113连接在电源线LVDD和浮置扩散FD之间。

复位信号RST通过复位控制线LRST施加到复位MOS晶体管113的栅极端子，由此复位MOS晶体管113以电源线LVDD的电势复位浮置扩散FD处的电势。

放大MOS的晶体管114的栅极端子连接到浮置扩散FD。放大MOS晶体管114通过选择MOS晶体管115连接到垂直信号线115，因此与提供在像素部分110外的恒流源共同构成源极跟随器。

而且，控制信号(地址信号或选择信号)SEL通过选择控制线LSEL施加到选择MOS晶体管115的栅极端子，从而导通选择MOS晶体管115。

当选择MOS晶体管115导通时，放大MOS晶体管114放大浮置扩散FD处的电势，并输出对应于该电位的电压，因此放大至垂直信号线116。通过各自的垂直信号线116从单元像素110A输出的电压输出到用作像素信号读取电路的列处理电路组150。

例如，这些操作同时并行地对一行的像素执行，因为传输MOS晶体管112、复位MOS晶体管113和选择MOS晶体管115的栅极端子在各行中相互连接。

分布在像素部分110中的复位控制线LRST、传输控制线LTx和选择控制线LSEL作为各行中的一组布线。

复位控制线LRST、传输控制线LTx和选择控制线LSEL全部由用作像素驱动部分的垂直扫描电路120驱动。

在固态图像拾取元件100中布置时序控制电路140、垂直扫描电路120和水平传输扫描电路130。在该情况下，时序控制电路140用作用于从像素部分110按顺序地连续读出信号的控制电路，并且生成内部时钟。垂直扫描电路120控制行地址和行扫描。并且，水平传输扫描电路130控制列地址和列扫描。

时序控制电路140生成像素部分110、垂直扫描电路120、水平传输扫描电路130、列处理电路组150、DAC和偏置电路160、及信号处理电路180中的信号处理必需的时序信号。

时序控制电路140包括用于控制DAC和偏置电路160中的DAC 161的参考信号RAMP(具有电势Vslop)的生成的DAC控制部分141。

此外，时序控制电路140生成时钟CLK，其成为用于布置在列处理电路组150内的各个列处理电路(列处理单元)151中的计数器的同步信号。

在像素部分110中，通过使用线快门的光子累积和释放，每一个像素行光电转换对应于图像或画面图像的光。因此，将模拟信号VSL分别输出到列处理电路组150的列处理电路(列处理单元)151。

在列处理电路组(ADC组)150中，ADC块(列部分)使来自像素部分110的模拟输出信号经历APGS自适应积分型ADC和使用从DAC 161发送的参考信号(斜坡信号)RAMP的数字CDS，并分别输出每一个具有若干位的数字信号。

<2.列ADC的基本配置>

每一个用作ADC块的列处理电路(ADC)151布置在第一实施例的固态图像拾取元件100中的列处理电路组150内的多个列中。

也就是说，列处理电路组150具有k位数字信号转换功能。并且，布置列处理电路组150中的列处理电路(ADC)151，以便分别对应于垂直信号线(列线)116-1到116-n，从而配置列并行ADC块。

每一个ADC 151包括比较器152。在这种情况下，比较器152比较通过垂直信号线116-1到116-n中的对应一条信号线从属于行线的单元像素110A获取的模拟信号VSL与具有斜坡波形的参考信号RAMP(具有电势Vslop)，从DAC 161生成的参考信号以阶梯模式改变为参考信号RAMP。

此外，每一个ADC 151包括用于计数比较时间和在其中保持计数结果的计数器锁存器153。计数器锁存器153包括计数器154和锁存器155。

将计数器锁存器153的输出端子连接到例如具有k位宽度的水平传输线LTRF。

并且，布置对应于水平传输线LTRF的k放大器电路170和信号处理电路180。

在ADC(列处理电路)组150中，分别读取到垂直信号线116-1到116-n的模拟信号电势VSL的每一个与具有线性地改变以便具有某一斜率的斜坡波形的参考信号Vslop(斜坡信号RAMP)在比较器152中进行比较，布置比较器152以便分别对应于各列。

在这一时刻，布置以便分别对应于各列的计数器锁存器153类似于比较器152的情况操作。

在每一个ADC 151中，改变具有斜坡波形的参考信号RAMP(具有电势Vslop)和计数值，同时它们显示一对一的对应，从而将垂直信号线116的(模拟信号的)电势VSL转换为数字信号。

ADC 151将参考信号RAMP(具有电势Vslop)的电压变化转换为时间上的变化。因此，ADC 151通过计数与特定时段(时钟)有关的时间将垂直信号线116的(模拟信号的)V电势VSL转换为数字值。

当模拟信号VSL和参考信号RAMP(具有电位Vslop)在电平上相互交叉时，来自比较器152的输出信号的极性反转。结果，停止将时钟输入到计数器锁存器153，或者将已经停止输入到计数器锁存器153的时钟输入到计数器锁存器153，从而完成AD转换。

将来自比较器152的输出信号作为计数器停止信号CNTSTOP输出到计数器锁存器153。

将计数器停止信号CNTSTOP例如保持在高电平，直到模拟信号VSL和参考信号RAMP(具有电位Vslop)在电平上相互交叉，并且当模拟信号VSL和参考信号RAMP(具有电位Vslop)在电平上相互交叉时，计数器停止信号CNTSTOP从高电平反转到低电平。

在完成上述AD转换时间段后，将已经保持在计数器锁存器153中的数据通过水平传输扫描电路130传输到水平传输线LTRF，并随后通过放大器电路170输入到信号处理电路180，从而通过预定的信号处理生成二维图像。

在水平传输扫描电路130中，同时和并行地传输用于若干通道的数据以确保传输速度。

时序控制电路140生成如像素部分110和列处理电路组150的块中的信号处理的所需的时序。

在时序控制电路140的后级中的信号处理电路180执行针对读出信号中的垂直线缺陷和点缺陷的校正，以及针对该信号的箝位处理。并且，信号处理电路180执行预定块的数字信号处理，如并-串转换、压缩、编码、增加、求平均和断续操作。

在第一实施例的固态图像拾取元件100中，作为到LSP(图像信号处理器)或基带LSI(大规模集成电路)的输入信号传输来自信号处理电路180的数字输出信号。

注意，暂时采样由如光电二极管的光电转换元件生成的信号电荷和试图通过布置在光电转换元件附近的MOS开关在CMOS开关的后级布置的电容器中转换为光信号，以及从电容器读出光信号是在CMOS图像传感器中用于读出像素信号的操作的公知技术。

在采样电路中，通常在采样电容值中包含具有逆相关的噪声。在像素中，在采样处理中不产生噪声，因为当信号电荷转移到采样电容器时，通过利用电势梯度将信号电荷完美地转移到采样电容。但是，当以特定参考值复位后级中的电容器的电压电平时，在采样电容值中包含噪声。

采用相关双采样(CDS)作为用于消除噪声的技术。

CDS是一种技术，利用该技术存储正好在读出信号电荷一次之前的一个状态(复位电平)，随后读出采样后的信号电平，并且获得复位电平与信号电平之间的差别，由此消除了噪声。

在第一实施例中，在列处理电路151中多次对单元像素110A中的复位电平(P相)执行采样。并且，在提供在列处理电路151中的数字积分电路中对采样结果进行积分，并随后求平均，从而降低了在像素和电路中生成的噪声。在第一实施例中，对D相采样的次数是1。

DAC 161生成具有斜坡波形的参考信号(斜坡信号)RAMP，斜坡波形线性改变从以便有受DAC控制部分141控制的特定斜率，并且向列处理电路组(列ADC组)150提供这样生成的参考信号RAMP。

DAC 161在DAC控制部分141的控制下例如多次(在该情况下是两次)生成用于P相时间段的具有向下斜率的参考信号RAMP，并且输出具有向下斜率的参考信号RAMP。

或者，在DAC控制部分141的控制下，第一次DAC 161例如生成用于P相时间段的具有向下斜率的参考信号RAMP并输出具有向下斜率的参考信号RAMP，并且第二次连续输出具有向上斜率的参考信号RAMP，而不执行复位。

<3.列处理电路(列ADC)的第一具体配置>

接下来，将给出相对于列处理电路ADC 151的第一具体配置的描述。

在第一实施例中的列处理电路ADC 151仅对复位电平(P相)连续执行采样，并且在对信号电平(D相)的采样开始之前对采样结果进行累加与求平均，因此数字地降低了在P相内的像素和电路中的噪声量。

计数器锁存器153的计数器电路由计数器154构成。在该情况下，计数器154与DAC 161的操作同步地执行计数操作，并根据来自比较器152的输出结果S152(参考图7)停止计数操作。

第一实施例的特征是位移控制信号BTSFT输出到计数器电路，且计数器电路具有可以根据位移控制信号BTSFT对计数结果进行位移的电路配置。

图7是示出在第一实施例中的列处理电路ADC 151的第一具体配置中当采样复位电平(P相)两次时运行的时序图；

首先，连续读出复位电平(P相)两次，并在计数器154中以负计数的方式对复位电平进行积分以将其保持在计数器中。

其后，采样复位电平(P相)两次的结果在计数器154中积分，并随后通过对来自计数器154的输出移动1位以进行求平均。

在该时间点，数据的量变得与复位电平(P相)采样一次的情况相当，噪声量变得比复位电平(P相)采样一次的情况少

倍，因为对噪声量进行了求平均。因此，由于P相采样的噪声降低，且S/N比提高。

其后，信号电平(D相)只读出一次，并经过向上计数累加，由此相同的复位和像素信号数据经历CDS，并随后输出到后级中的电路。

在只采样每一复位电平(P相)和信号电平(D相)一次的正常操作的情况下，由于CDS极大地劣化了噪声特性。

这样的原因是因为不能消除在频率比CDS高的频带中的噪声，而P相的噪声和D相的噪声相互累加。

另一方面，当如同第一实施例采样复位电平(P相)两次时，P相的噪声以系数

减小。因此，即使当P相的噪声累加到D相的噪声时，累加的结果与正常操作相的情况相比仍然减小。

例如，在光完全不会入射在CMOS图像传感器上的黑暗状态下，P相的噪声量等于D相的噪声量。当使Vn uVrms为噪声量时，由

表示的噪声量总体上变为P相的Vn和D相的Vn简单地相互累加。

另一方面，当如同第一实施例采样P相两次时，P相的噪声以系数

减少。因此，当P相的噪声累加到D相的Vn时，累加的结果表示为

因而，累加的结果相对于正常操作的情况减少了约15％。

第一实施例相对于上述日本专利公开第2006-222782号中描述的噪声降低技术有两个优点：(1)在电路规模上没有增加；及(2)1H时间段没有大量增加。

关于电路规模，在上述现有技术的情况下，因为通过多次采样D相获得的数据保持在计数器和存储器中，所以增加了计数器和存储器的电路规模。

另一方面，在第一实施例的情况下，电路的规模仅由于通过多次采样P相获取的非常少量的数据而增加。此外，由于P相经过负计数，而D相经过正计数，所以多次采样P相的数据可以由适于保持采样D相一次的数据的电路规模处理，从而没有必要增大电路规模。

关于1H时间段的增大，在上述现有技术的情况下，由于多次采样P相和D相的每一个，所以1H时间段增加了采样次数的时间段。

另一方面，在第一实施例的情况下，只多次采样占用1H时间段的比率小的P相。由于这一原因，1H时间段的增加小于上述现有技术中的增加。

例如，在一般列ADC系统的情况下，采样P相和D相必需的时间段占用1H时间段的较大部分。因此，当如同上述现有技术采样P通道和D通道的每一个两次时，1H时间段以系数2增加。

另一方面，当如同第一实施例只采样P相一次时，由于P相与D相的采样时间段的比率是1∶8(例如，P相9位，D相12位)，所以1H时间段只增加了约10％。

[装配有位移功能的计数器电路的示例]

在此，示出了装配有位移功能的计数器电路的示例，其可以应用于本公开的第一实施例。

图8是示出可以应用于本公开第一实施例的装配有位移功能的计数器电路的示例的电路图。

图9是说明图8所示计数器的运行的时序图。

参考图8，计数器由附图标号200指定。

图8所示的计数器200包括2输入与门(AND)201、延时电路202、选择器203到208、D型触发器(FF)209到211。

在时序控制电路140中生成的时钟CLK提供到2输入与门201的一个输入端。并且，保持在低电平的有效计数器停止信号CNTSTOP提供到2输入与门201的另一输入端。

延时电路202将位移控制信号BTSFT延迟预定的时间，并输出如此延迟的位移控制信号BTSFT作为位移时钟BSCLK。

位移时钟BSCLK并行提供到选择器203到208的输入端B。

选择器203到208选择到其输入端A的信号并当位移控制信号BTSFT保持在低电平时输出该信号，以及选择到其输入端B的信号并当位移控制信号BTSFT保持在高电平时输出该信号。

因此，当选择器203、205和207的每一个接收处于高电平的位移控制信号BTSFT时，选择器203、205和207的每一个输出位移时钟BSCLK，通过将提供给选择器输入端B侧的位移控制信号BTSFT延迟预定时间获得位移时钟BSCLK。

当计数器停止信号CNTSTOP处于无效状态且保持在高电平时，将作为来自与门201的输出信号的时钟CLK提供给选择器203的输入端A。将时钟CLK或在选择器203中选择的位移时钟BSCLK提供给FF 209的时钟端CK。

从在第一级的FF 209向选择器204的输出端A提供负相输出信号/Q0(符号“/”代表负相)，从在第二级的FF 210向选择器204的输出端B提供正相输出信号Q1。

将由选择器204选择的来自FF 209负相输出信号/Q0或者来自第二级中的FF 210的正相输出信号Q1提供给FF 209的数据输入端D。

来自前级中的FF 209的负相输出信号/Q0提供给选择器205的输入端A。将由选择器205选择的来自FF 209的负相输出信号/Q0或位移时钟BSCLK提供给FF 210的时钟端CK。

从FF 210向选择器206的输入端A提供负相输出信号/Q1，并且从在第三级的FF 211向选择器206的输入端B提供正相输出信号Q2。

将由选择器206选择的来自FF 210的负相输出信号/Q1或来自在第三级中的FF 211的负相输出信号Q2提供给FF 210的数据输入端D。

从在前级的FF 210向选择器207的输出端A提供负相输出信号/Q1。将由选择器207选择的来自FF 210的负相输出信号/Q1或位移控制信号BSCLK提供给FF 211的时钟端CK。

从FF 211向选择器208的输入端A提供负相输出信号/Q2，并且将选择器208的输入端B连接到接地电势GND。

将由选择器208选择的来自FF 211的负相输出信号/Q2或保持在作为接地电势的低电平的信号提供给FF 211的数据输入端D。

按照这样的方式，在计数器200中，对于位移控制信号BTSFT保持在低电平的时间段，选择器203、205和207每一个选择时钟CLK，并在选择器203、205和207的后级中分别选择FF 209、FF 210和FF 211的负相输出信号/Q0、/Q1和/Q2。

在该情况下，FF 209、FF 210和FF 211在它们的级中与时钟CLK同步地分别锁存负相输出信号/Q0、/Q1和/Q2。

另一方面，对于位移控制信号BTSFT保持在高电平的时间段，选择器203、205和207每一个选择位移时钟BSCLK，并在其后级中分别选择FF 209、FF 210和FF 211的负相输出信号/Q0、/Q1和/Q2。

在该情况下，FF 209和FF 210在它们的级中与时钟CLK同步地分别锁存负相输出信号Q1和Q2。并且，FF 211锁存保持在低电平的信号。

以这样的方式，只执行对复位电平(P相)采样，且在开始采样信号电平(D相)之前对采样结果求平均。

<4.列ADC的第二具体配置>

接下来，将给出关于列ADC 150的第二具体配置的描述。

图10是说明在第一实施例中的列ADC的第二具体配置中当采样P相两次时运行的时序图。

第一实施例的特征在于只采样P相两次。因此，有必要每采样P相一次按P相的幅度使参考信号(斜坡波)RAMP倾斜一次。由于这一原因，在上述第一具体配置中，有必要在执行对P相的第二轮采样之前使斜坡波RAMP返回到复位电平。

在第二具体配置中，为了减少使斜坡波RAMP返回到复位电平所必需的时间段，斜坡波的第一轮RAMP1照常是向下倾斜，而斜坡波的第二轮RAMP2是向上倾斜，而不执行复位。

在第二具体配置中，可以减小DAC 161输出斜坡波RAMP的稳定时间段，并相比第一具体配置进一步抑制1H时间段的增加。

如已经进行的描述，根据本公开的第一实施例，能够获得以下效果：

(1)可以减少像素和电路中的噪声；

(2)可以抑制电路规模的增加；及

(3)与现有技术相比1H时间段的增加量小。

如上所述，根据第一实施例，在抑制电路规模的增加和读取时间段的增加的同时，可以数字地减少噪声量。

具有这样的效果的固态图像拾取元件可以用作数字相机或摄像机的图像拾取器件。

<5.相机系统的配置(第二实施例)>

图11是示出根据本公开第一实施例的固态图像拾取元件应用到的根据本公开第二实施例的相机系统的配置的框图。

如图11所示，相机系统300包括第一实施例的固态图像拾取元件100可应用于的图像拾取装置310。

此外，相机系统300包括例如用于将入射光引导到图像拾取器件310的像素区域的光学系统(用于形成被摄体的图像)，例如用于形成对应于在图像区域的入射光(图像光)的图像的透镜320。

并且，相机系统300包括驱动电路(DRV)330和信号处理电路(PRC)340。在该情况下，驱动电路330驱动图像拾取器件310。此外，信号处理电路340处理来自图像拾取器件310的输出信号。

驱动电路330包括用于生成各种时序信号的时序发生器(未示出)，时序信号包括根据其驱动图像拾取器件310中的电路的启动脉冲和时钟脉冲。从而，驱动电路330根据预定的时序信号驱动图像拾取器件310。

此外，信号处理电路340对来自图像拾取器件310的输出信号执行预定的信号处理。

通过信号处理电路340中的预定处理获得的图像信号记录在如存储器的记录介质中。通过使用打印机等硬拷贝记录在记录介质中的图像信息。此外，通过信号处理电路340中的处理获得的图像信号以运动图像的形式显示在由液晶显示设备等构成的监视器上。

如上所述，诸如数字静态相机的图像拾取装置装配有以上描述为图像拾取器件310的固态图像拾取元件100，因此能够实现使施加在其上噪声影响较小的高精度相机。

本公开包含的主题涉及2010年6月15日向日本专利局提交的日本优先权专利申请JP 2010-136254中公开的主题，其全部内容通过引用结合在此。

本领域的技术人员应当理解依据设计要求和其他因素，可以做出多种修改、组合、子组合和变化，只要其落入权利要求或其等价体的范围内。

Claims (8)

1.一种固态图像拾取元件，包括：

像素部分，其中每一个执行光电转换的多个像素按矩阵布置；及

像素信号读取部分，其具有从所述像素部分向信号线读出像素信号并采样所述像素的复位电平和信号电平的功能，其中，

所述像素信号读取部分包括对应于所述像素的列布置将读出的模拟信号分别转换为数字信号的列处理单元，及

所述列处理单元的每一个对像素的复位电平多次执行采样，并在所述列处理单元的每一个内的数字积分电路中对采样结果进行积分之后对采样结果求平均。

2.如权利要求1的固态图像拾取元件，其中所述列处理单元的每一个对所述像素的对应像素的复位电平求平均，在采样所述像素的对应像素的信号电平开始之前对复位电平进行积分。

3.如权利要求1的固态图像拾取元件，其中所述数字积分电路由计数器构成，并通过对来自所述计数器的输出值进行位移来对积分的数据求平均。

4.如权利要求3的固态图像拾取元件，其中当有效地提供用于控制位移操作的位移控制信号时，所述计数器执行位移。

5.如权利要求1的固态图像拾取元件，其中所述列处理单元的每一个包括：

比较器，其比较从所述像素的对应像素读出的模拟信号与具有电压值随时间改变的斜坡波形的参考信号；及

计数器锁存器，根据来自所述比较器的输出控制计数器锁存器的操作，其适于计数所述比较器的比较时间，并且当来自所述比较器的输出在极性上反相时，停止其计数操作，从而保持计数值。

6.如权利要求5的固态图像拾取元件，其中在对图像的复位电平的采样时间段中，将具有电压值以相同的向下斜率或向上斜率的方式随时间改变的斜坡波形的参考信号多次提供给所述比较器。

7.如权利要求5的固态图像拾取元件，其中对于图像的复位电平的采样时间段，第一参考信号具有电压值以向下斜率或向上斜率的方式随时间改变的斜坡波形，且第二参考信号的电压值以向下斜率或向上斜率的方式随时间连续改变从而跟踪第一参考信号。

8.一种相机系统，包括：

固态图像拾取元件；及

光学系统，其在所述固态图像拾取元件上形成被摄体的图像，其中所述固态图像拾取元件包括

像素部分，其中每一个执行光电转换的多个像素按矩阵布置，及

像素信号读取部分，其具有从所述像素部分向信号线读出像素信号并采样所述像素的像素信号的复位电平和信号电平的功能，

所述像素信号读取部分包括

列处理单元，其对应于所述像素的列布置将读出的模拟信号分别转换为数字信号，及

所述列处理单元的每一个对像素的复位电平多次执行采样，并在所述列处理单元的每一个内的数字积分电路中对采样结果进行积分之后对采样结果求平均。

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