JP2013172270A - 比較器、ａｄ変換器、固体撮像装置、カメラシステム、および電子機器 - Google Patents
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Abstract
【課題】比較器がその電源に与えるノイズ（誤差）を低減でき、システムの精度の向上を図ることができ、ひいてはＡＤ変換器誤差や画質劣化を抑止することが可能な比較器、ＡＤ変換器、固体撮像装置、カメラシステム、および電子機器を提供する。
【解決手段】参照電圧と入力信号電位との比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、第１アンプの出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、レベル維持部と、を有し、第２アンプは第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、レベル維持部は第２アンプの第２の出力ノードのレベルを第２アンプの電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
【選択図】図２６
【解決手段】参照電圧と入力信号電位との比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、第１アンプの出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、レベル維持部と、を有し、第２アンプは第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、レベル維持部は第２アンプの第２の出力ノードのレベルを第２アンプの電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
【選択図】図２６
Description
本技術は、比較器、シングルスロープ型ＡＤ変換器、ＣＭＯＳイメージセンサに代表される固体撮像装置、カメラシステム、および電子機器に関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。これは以下の理由による。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。
画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。
画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
これを除去する一般的な手法として、相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
ＣＤＳの具体的な手法にはさまざまな方法がある。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。それらの中で、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１、２、３に開示されている。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述したように、シングルスロープＡＤ変換器では、比較器（コンパレータ）においてＤＡＣ（あるいはランプ発生器）からのランプ波とＡＤ変換器入力信号の比較をして、後段のカウンタを制御することによってＡＤ変換を行う。
ＣＭＯＳイメージセンサのカラムパラレルなシングルスロープＡＤ変換器に代表されるように、多数のシングルスロープＡＤ変換器を構成する場合には上記のランプ波はこれらの多数のＡＤ変換器で共通化される。
そのため、あるＡＤ変換器の動作に応じてそのコンパレータからの影響がランプ波形を揺らすと、他のＡＤ変換器の結果はその影響を受けてそのＡＤ変換結果に誤差を生じてしまう。
ＣＭＯＳイメージセンサにおいては、これはたとえばある明るい領域（あるいは暗い領域）があったとした場合に、その明るさ（あるいは暗さ）がカラム方向に滲み出してしまうような効果となり、その結果として画質が劣化してしまう。
なお、以下ではこのような現象をストリーキング現象と呼ぶ。
そのため、あるＡＤ変換器の動作に応じてそのコンパレータからの影響がランプ波形を揺らすと、他のＡＤ変換器の結果はその影響を受けてそのＡＤ変換結果に誤差を生じてしまう。
ＣＭＯＳイメージセンサにおいては、これはたとえばある明るい領域（あるいは暗い領域）があったとした場合に、その明るさ（あるいは暗さ）がカラム方向に滲み出してしまうような効果となり、その結果として画質が劣化してしまう。
なお、以下ではこのような現象をストリーキング現象と呼ぶ。
ストリーキング現象を引き起こす原因の一つはコンパレータ回路の出力反転時の消費電流の時間変動である。
電源は有限のインピーダンスを持つため、コンパレータが反転する際にその消費電流が変動するとそれによって電源電圧が変動する。
これが他のコンパレータの反転時間に影響を及ぼすため、結果としてストリーキング現象となる。
電源は有限のインピーダンスを持つため、コンパレータが反転する際にその消費電流が変動するとそれによって電源電圧が変動する。
これが他のコンパレータの反転時間に影響を及ぼすため、結果としてストリーキング現象となる。
本技術は、比較器がその電源に与えるノイズ（誤差）を低減でき、システムの精度の向上を図ることができ、ひいてはＡＤ変換器誤差や画質劣化を抑止することが可能な比較器、ＡＤ変換器、固体撮像装置、カメラシステム、および電子機器を提供することにある。
本技術の第１の観点の比較器は、参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、上記第２アンプは、上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、上記レベル維持部は、上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
本技術の第２の観点のＡＤ変換器は、信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、上記比較器は、参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、上記第２アンプは、上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、上記レベル維持部は、上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
本技術の第３の観点の固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、上記ＡＤ変換器は、信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、上記比較器は、参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、上記第２アンプは、上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、上記レベル維持部は、上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
本技術の第４の観点のカメラシステムは、固体撮像装置と、上記固体撮像装置に被写体像を結像する光学系と、を有し、上記固体撮像装置は、光電変換を行う複数の画素が行列状に配列された画素アレイ部と、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、上記ＡＤ変換器は、信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、上記比較器は、参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、上記第２アンプは、上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、上記レベル維持部は、上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
本技術の第５の観点の電子機器は、信号処理システムに少なくとも比較器を有し、比較器は、参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、上記第２アンプは、上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、上記レベル維持部は、上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する。
本技術によれば、比較器がその電源に与えるノイズ（誤差）を低減でき、システムの精度の向上を図ることができ、ひいてはＡＤ変換器誤差や画質劣化を抑止することができる。
以下、本技術の実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１ 半導体装置における第１の配置構成例
１．２ 半導体装置における第２の配置構成例
１．３ 半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１ 固体撮像装置の基本的な構成例
２．２ 列並列ＡＤＣ搭載固体撮像装置の構成例
２．３ 固体撮像装置における第１の配置構成例
２．４ 固体撮像装置における第２の配置構成例
２．５ 固体撮像装置における第２の配置構成例
３．比較器の構成例
３．１ 比較器の第１の構成例の基本的な概念
３．２ 比較器の第１の構成例の具体的な回路
３．３ 比較器の第１の構成例の変形例
３．４ 比較器の第２の構成例の基本的な概念
３．５ 比較器の第２の構成例の具体的な回路
３．６ 比較器の第２の構成例の変形例
３．７ 比較器の第３の構成例の具体的な回路
３．８ 比較器の第３の構成例の変形例
４．カメラシステムの構成例
５．電子機器への適用例
なお、説明は以下の順序で行う。
１．半導体装置の概要
１．１ 半導体装置における第１の配置構成例
１．２ 半導体装置における第２の配置構成例
１．３ 半導体装置における第３の配置構成例
２．固体撮像装置の概要
２．１ 固体撮像装置の基本的な構成例
２．２ 列並列ＡＤＣ搭載固体撮像装置の構成例
２．３ 固体撮像装置における第１の配置構成例
２．４ 固体撮像装置における第２の配置構成例
２．５ 固体撮像装置における第２の配置構成例
３．比較器の構成例
３．１ 比較器の第１の構成例の基本的な概念
３．２ 比較器の第１の構成例の具体的な回路
３．３ 比較器の第１の構成例の変形例
３．４ 比較器の第２の構成例の基本的な概念
３．５ 比較器の第２の構成例の具体的な回路
３．６ 比較器の第２の構成例の変形例
３．７ 比較器の第３の構成例の具体的な回路
３．８ 比較器の第３の構成例の変形例
４．カメラシステムの構成例
５．電子機器への適用例
＜１．半導体装置の概要＞
図１は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
そして、入力波形に与える誤差を低減でき、消費電流、雑音、面積の増大を招くことなく精度の向上を図れ、ＡＤ変換器誤差や画質劣化を抑止することが可能で、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
図１は、本実施形態に係る半導体装置の積層構造の一例を示す図である。
本実施形態の半導体装置１００は、アレイ状に配置された、光電変換素子等を含む複数のセンサを有する。
以下では、このような構成を有する半導体装置の構成例を説明した後、半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
そして、入力波形に与える誤差を低減でき、消費電流、雑音、面積の増大を招くことなく精度の向上を図れ、ＡＤ変換器誤差や画質劣化を抑止することが可能で、固体撮像装置に適用可能なシングルスロープ型ＡＤ変換器の具体的な構成例について詳細に説明する。
半導体装置１００は、図１に示すように、第１チップ（上チップ）１１０と第２チップ（下チップ）１２０の積層構造を有する。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
積層される第１チップ１１０と第２チップ１２０は、第１チップ１１０に形成されたビア（ＴＣ（Ｓ）Ｖ（Through Contact(Silicon) VIA）により電気的に接続される。
この半導体装置１００は、ウェハレベルで貼り合わせ後、ダイシングで切り出した積層構造の半導体装置として形成される。
上下２チップの積層構造において、第１チップ１１０はアイレ状に複数のセンサが配置されたアナログチップ（センサチップ）で構成される。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
第２チップ１２０は第１チップ１１０からＴＣＶを介して転送されるアナログ信号を量子化する回路および信号処理回路を含むロジックチップ（デジタルチップ）で構成される。
ボンディングパッドＢＰＤおよび入出力回路は第２チップ１２０に形成されており、第１チップ１１０には、第２チップ１２０にワイヤーボンドするための開口部ＯＰＮが形成されている。
そして、本実施形態に係る２チップの積層構造を有する半導体装置１００は、以下の特徴的な構成を有する。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
第１チップ１１０と第２チップ１２０間の電気的接続は、たとえばビア（ＴＣＶ）を通して行われる。
ＴＣＶ（ビア）の配置位置はチップ端、もしくはパッド（ＰＡＤ）と回路領域の間とする。
たとえば、制御信号ならびに電力供給用ＴＣＶは主にチップ角部の４箇所に集中し、第１チップ１１０の信号配線領域を削減することができる。
第１チップ１１０の配線層数削減により、電源線抵抗が増加し、ＩＲ-Ｄｒｏｐが増大する課題に対し、ＴＣＶを有効に配置することで、第２チップ１２０の配線を用いて第１チップ１１０の電源のノイズ対策や安定供給等のための強化を行うことが可能である。
＜１．１ 半導体装置における第１の配置構成例＞
図２は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図２の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
図２は、本実施形態に係る半導体装置における回路等の第１の配置構成例を示す図である。
図２の半導体装置１００Ａは、積層構造を有する第１チップ１１０Ａと第２チップ１２０Ａの回路等の配置が容易に理解できるように、第１チップ１１０Ａと第２チップ１２０Ａが２次元的に展開されて示されている。
第１チップ１１０Ａには、アレイ状に配置された複数のセンサ１１１（−０，−１、・・・）、各センサ１１１（−０，−１、・・・）の出力アナログ信号（センサ信号）を伝送する第１信号線ＬＳＧ１（−０，−１、・・・）が形成されている。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。
第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
第１チップ１１０Ａにおいて、第１信号線ＬＳＧ１（−０，−１、・・・）には、各センサ１１１（−０，−１、・・・）のセンサ信号を第１クロックＣＬＫ１１でサンプリングするサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）が配置されている。
第１信号線ＬＳＧ１（−０，−１、・・・）には、それぞれサンプルホールド（ＳＨ）回路１１２（−０，−１、・・・）の出力センサ信号を増幅する増幅器（アンプ）１１３（−０，−１、・・・）が配置されている。
そして、第１チップ１１０Ａには、第１信号線ＬＳＧ１（−０，−１、・・・）を第２チップ１２０Ａ側と電気的に接続し、センサ信号を伝送するためのＴＣＶ１１４（−０，−１、・・・）が形成されている。
なお、図示していないが、第１チップ１１０Ａには、電源や制御信号用のＴＣＶも形成される。
第２チップ１２０Ａには、第１チップ１１０Ａに形成された各ＴＣＶ１１４に接続された第２信号線ＬＳＧ２（−０，−１、・・・）を形成されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−１，−２、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、ＴＣＶ１１４を伝送されたセンサ信号を第２クロックＣＬＫ１２でサンプリングするサンプリングスイッチ１２１（−０，−１、・・・）が配置されている。
各第２信号線ＬＳＧ２（−０，−１、・・・）には、サンプリングスイッチ１２１（−０，−１、・・・）でサンプリングされた信号を量子化する量子化器１２２（−０，−１、・・・）が配置されている。
第２チップ１２０Ａには、各量子化器１２２（−１，−２、・・・）で量子化された信号をデジタル演算処理する信号処理回路１２３が配置されている。
半導体装置１００Ａにおいて、各センサ１１１から出力される信号は、ＳＨ回路１１２でサンプルホールドされ、アンプ１１３を介してＴＣＶ１１４に伝送される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
ここで、センサ１１１からＳＨ回路１１２から出力される信号の電力が十分に大きい場合については、アンプはなくとも良い。
ＴＣＶ１１４を通して伝送された信号はロジックチップ（デジタルチップ）である第２チップ１２０Ａ上のサンプリングスイッチ１２１でサンプリングされ、量子化器１２２を用いて電圧方向に量子化される。このようにしてデジタル化したデータは信号処理回路１２３で演算処理される。
本技術ではＴＣＶ１１４を伝送する信号は時間方向に離散化されており、電圧方向には連続の信号、すなわち離散時間アナログ信号としている。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
この場合についても、隣接するＴＣＶ１１４からの信号の干渉が発生する。
ただし、ＳＨ回路１１２でサンプルホールドするタイミングを制御する第１クロックＣＬＫ１１と、第２チップ１２０Ａ上で離散時間アナログ信号をサンプリングする第２クロックＣＬＫ１２のタイミングを適切に制御することにより、ＴＣＶ間の干渉を回避できる。
図３（Ａ）〜（Ｃ）は、本実施形態に係る半導体装置の信号の時間的関係を示す図である。
図３（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図３（Ｂ）は第１クロックＣＬＫ１１を、図３（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
図３（Ａ）はＴＣＶを伝送された信号が供給されるノードＮＤ１１の信号波形を、図３（Ｂ）は第１クロックＣＬＫ１１を、図３（Ｃ）は第２クロックＣＬＫ１２を、それぞれ示している。
今、ＴＣＶ１１４を介して伝送される離散時間アナログ信号のノードＮＤ１１に着目する。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮ１２にセンサからの信号出力タイミングがずれた場合については、図３（Ａ）に示すようにノードＮ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
第１クロックＣＬＫ１１はすべてのセンサ１１１に接続されたＳＨ回路１１２で共通のタイミングを使用しているため、ノードＮＤ１１と隣接するノードＮＤ１２の信号遷移の時間は理想的には同期化されている。
ただし、たとえば信号の配線遅延などでノードＮＤ１１とノードＮ１２にセンサからの信号出力タイミングがずれた場合については、図３（Ａ）に示すようにノードＮ１１の信号に干渉に起因するヒゲが発生する。
しかしながら、１データ伝送する区間において信号はＳＨ回路１１２で既に時間離散化されているため、この区間においては一定値であり、十分に時間を経過すれば所望の値に静定する。
この十分に値が静定したタイミングで第２クロックＣＬＫ１２を用いてサンプリングを行うように駆動を行うことで、ＴＣＶ１１４の干渉により発生する誤差を無視できるレベルまで低減することが可能となる。
＜１．２ 半導体装置における第２の配置構成例＞
図４は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
図４は、本実施形態に係る半導体装置における回路等の第２の配置構成例を示す図である。
図４の半導体装置１００Ｂが図２の半導体装置１００Ａと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。
すなわち、第２チップ１２０Ｂにおいて、各第２信号線ＬＳＧ２（−０，−１、・・・）に配置されるサンプリングスイッチ１２１（−０，−１、・・・）と量子化器１２２（−０，−１、・・・）の配置位置（接続位置）が逆になっている。
本技術における第２クロックＣＬＫ１２のタイミングでのサンプリングと量子化は、連続時間での量子化と量子化器１２２に接続されたサンプリングスイッチ１２１というように順番を入れ替えても構わない。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
この場合、サンプリングスイッチ１２１の動作はフリップフロップを各信号に対して設けることで実現される。
図２のような構成をとった場合、サンプリングスイッチ１２１がオフにあるとき（切れるとき）にｋＴ/Ｃノイズが発生し、これが問題となるおそれがあるが、図４の構成であればｋＴ/Ｃノイズが発生しない。
＜１．３ 半導体装置における第３の配置構成例＞
図５は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
図５は、本実施形態に係る半導体装置における回路等の第３の配置構成例を示す図である。
図５の半導体装置１００Ｃが図２および図４の半導体装置１００Ａ，１００Ｂと異なる点は以下の通りである。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。
すなわち、第２チップ１２０Ｃにおいては、サンプリングスイッチと量子化器の代わりに、比較器１２４（−０，−１、・・・）およびカウンタ１２５（−０，−１、・・・）が設けられている。
この第２チップ１２０Ｃにおいては、ランプ信号ＲＡＭＰとＴＣＶ１１４を伝送されたセンサ信号を比較器１２４により比較することにより電圧軸から時間軸への変換を行って、時間情報をカウンタ１２５で量子化する。
この場合に図３と同様の原理で隣接カラムからの干渉を低減できることを図６に示す。図５の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図６に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図３と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
この場合に図３と同様の原理で隣接カラムからの干渉を低減できることを図６に示す。図５の構成において、ＡＤ変換動作はランプ波ＲＡＭＰと信号を比較し、この時間をカウンタ１２５でデジタル値に変換することで行われている。したがって、ランプ波およびカウンタ１２５が動作していない時間については、ＡＤ変換器で信号の取り込みは行われない。
ここで図６に示すように、信号出力ＬＳＧＯ-Ｎが十分に静定してから、ランプ波の遷移およびカウンタの動作を開始することにより、図３と同様に隣接ＴＣＶからの干渉による誤差を低減することが可能になる。
＜２．固体撮像装置の概要＞
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
本実施形態に係る半導体装置の一例として固体撮像装置であるＣＭＯＳイメージセンサの構成例について説明する。
＜２．１ 固体撮像装置の基本的な構成＞
図７は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。
図７は、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装装置）の基本的な構成例を示す図である。
図７のＣＭＯＳイメージセンサ２００は、画素アレイ部２１０、行選択回路（Ｖｄｅｃ）２２０、およびカラム読み出し回路（ＡＦＥ）２３０を有する。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
そして、行選択回路２２０およびカラム読み出し回路２３０により画素信号読み出し部が形成される。
この半導体装置としてのＣＭＯＳイメージセンサ２００は、図１の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部２１０が配置され、第２チップ１２０に画素信号読み出し部を形成する行選択回路２２０およびカラム読み出し回路２３０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
画素アレイ部２１０は、複数の画素回路２１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。
図８は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路２１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）２１１を有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
そして、画素回路２１０Ａは、この１個の光電変換素子２１１に対して、転送トランジスタ２１２、リセットトランジスタ２１３、増幅トランジスタ２１４、および選択トランジスタ２１５の４つのトランジスタを能動素子として有する。
光電変換素子２１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送素子としての転送トランジスタ２１２は、光電変換素子２１１と入力ノードとしてのフローティングディフュージョンＦＤとの間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ２１２は、光電変換素子２１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ２１３は、電源電圧ＶＤＤが供給される電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
これにより、リセット素子としてのリセットトランジスタ２１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅素子としての増幅トランジスタ２１４のゲートが接続されている。すなわち、フローティングディフュージョンＦＤは増幅素子としての増幅トランジスタ２１４の入力ノードとして機能する。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
増幅トランジスタ２１４と選択トランジスタ２１５は電源電圧ＶＤＤが供給される電源ラインＬＶＤＤと信号線ＬＳＧＮとの間に直列に接続されている。
このように、増幅トランジスタ２１４は、選択トランジスタ２１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源ＩＳとソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ２１５のゲートに与えられ、選択トランジスタ２１５がオンする。
選択トランジスタ２１５がオンすると、増幅トランジスタ２１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出力する。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路２３０に出力される。
これらの動作は、たとえば転送トランジスタ２１２、リセットトランジスタ２１３、および選択トランジスタ２１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素アレイ部２１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本ずつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路２２０により駆動される。
このような構成を有する画素アレイ部２１０は、上述したように、信号配線および制御配線を含んで第１チップ１１０に形成される。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
そして、本実施形態においては、第１チップ１１０に配置される増幅トランジスタ２１４とソースフォロワを形成する定電流源ＩＳは第２チップ１２０側に配置される。
行選択回路２２０は、画素アレイ部２１０の中の任意の行に配置された画素の動作を制御する。行選択回路２２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
行選択回路２２０は、たとえばシャッターモード切替信号に応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
カラム読み出し回路２３０は、行選択回路２２０により読み出し制御された画素行のデータを、信号線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
カラム読み出し回路２３０は、ＣＤＳ回路やＡＤＣ（Analog digital converter：アナログデジタルコンバータ）を含む。
＜２．２ 列並列ＡＤＣ搭載固体撮像装置の構成例＞
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
なお、本実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣと略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。
図９は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（固体撮像装置）の構成例を示すブロック図である。
この固体撮像素子３００は、図９に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、ランプ信号発生器としてのデジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０を有する。
画素アレイ部３１０は、光電変換素子（フォトダイオード）と画素内アンプとを含む、たとえば図８に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。
ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するシングルスロープ型ＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線ＬＳＧＮを経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。
ＡＤＣ群３５０においては、信号線ＬＳＧＮに読み出されたアナログ信号（電位ＶＳＬ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形ＲＡＭＰのある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで信号線ＬＳＧＮの電位（アナログ信号）ＶＳＬをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号ＶＳＬと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。
なお、ここで採用される比較器３５１の具体的な構成については後で詳述する。
この半導体装置としてのＣＭＯＳイメージセンサ３００においても、図１の積層構造が採用される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０、ＤＡＣ（ランプ信号発生器）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
本実施形態において、この積層構造においては、基本的に、第１チップ１１０には画素アレイ部３１０が配置される。
第２チップ１２０に、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０、ＤＡＣ（ランプ信号発生器）３６０、アンプ回路（Ｓ／Ａ）３７０、信号処理回路３８０、および水平転送線３９０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０の形成されるＴＣＶを通して、第１チップ１１０と第２チップ１２０間で送受される。
＜２．３ 固体撮像装置における第１の配置構成例＞
ここで、図９の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
図１０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
図１０においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
また、図１０においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１２０Ｄに配置される。
ここで、図９の列並列ＡＤＣ搭載ＣＭＯＳイメージセンサの各構成要素を積層構造の第１チップおよび第２チップに配置した構成例について説明する。
図１０は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第１の配置構成例を示す図である。
図１０においても、積層構造を有する第１チップ１１０Ｄと第２チップ１２０Ｄの回路等の配置が容易に理解できるように、第１チップ１１０Ｄと第２チップ１２０Ｄが２次元的に展開されて示されている。
また、図１０においては、タイミング制御回路３４０やアンプ回路３７０、信号処理回路３８０は省略されている。これらの回路も第２チップ１２０Ｄに配置される。
前述したように、この積層構造においては、基本的に、第１チップ１１０Ｄには画素アレイ部３１０が配置される。
第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０の比較器３５１、カウンタ３５２、ラッチ３５３、並びにＤＡＣ（ランプ信号発生器）３６０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。
第２チップ１２０Ｄに、行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０、ＡＤＣ群３５０の比較器３５１、カウンタ３５２、ラッチ３５３、並びにＤＡＣ（ランプ信号発生器）３６０が配置される。
そして、画素の駆動信号や画素（センサ）のアナログ読み出し信号、電源電圧等は第１チップ１１０Ｄの形成されるＴＣＶを通して、第１チップ１１０Ｄと第２チップ１２０Ｄ間で送受される。
なお、本実施形態においては、第１チップ１１０Ｄに配置される画素の増幅トランジスタ等とソースフォロワを形成する電流源ＩＳは、第２チップ１２０Ｄに配置される。
この図１０の配置構成例は図５の配置構成例と同様に行われている。
図１０のＣＭＯＳイメージセンサ３００Ａにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図５における第１クロックＣＬＫ１１と同等の機能となる。
これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図６に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。
図１０のＣＭＯＳイメージセンサ３００Ａにおいては、行選択回路３２０から出力される転送トランジスタ（転送スイッチ）をオンオフ制御する転送制御信号ＴＲＧが図５における第１クロックＣＬＫ１１と同等の機能となる。
これに対してランプ波の生成タイミングをＶＳＬ[m]が十分に静定する時間を持たせるように制御することで、図６に示したように隣接ＴＣＶからの干渉による誤差を抑えて信号を伝送することが可能となる。
図１１は、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、デジタル信号を伝送するＴＣＶと分離して配置する例を示す図である。
以上のような構成をとることで、隣接ＴＣＶからの干渉が抑えられる。
しかしながら、たとえば図１０のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図１１に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
図１１の例では、第１チップ１１０Ｅにおいて、画素アレイ部３１０の図１１中においての左右両側部にデジタル信号用ＴＣＶの配置領域４１０，４２０が形成されている。
そして、画素アレイ部３１０の図１１中の下側の側部にアナログ信号用ＴＣＶの配置領域４３０が形成されている。
しかしながら、たとえば図１０のシステムにおいて、行選択回路３２０の出力は、スイッチをオン、オフさせるための通常のデジタル信号であり、これらの信号から信号線ＬＳＧＮ[n]への干渉を低減することは容易ではない。
したがって、本技術においては、図１１に示すように、離散時間アナログ信号を伝送するＴＣＶを集中して配置し、これをデジタル信号を伝送するＴＣＶと分離して配置することが有効となる。
図１１の例では、第１チップ１１０Ｅにおいて、画素アレイ部３１０の図１１中においての左右両側部にデジタル信号用ＴＣＶの配置領域４１０，４２０が形成されている。
そして、画素アレイ部３１０の図１１中の下側の側部にアナログ信号用ＴＣＶの配置領域４３０が形成されている。
＜２．４ 固体撮像装置における第２の配置構成例＞
図１２は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
図１２は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第２の配置構成例を示す図である。
図１２のＣＭＯＳイメージセンサ３００Ｂは、画素アレイ部３１０Ｂが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
図１２の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
この場合も、基本的に、第１チップ１１０Ｆには画素アレイ部３１０Ｂが配置され、その他の構成は、図１０と同様である。
図１２の例では、２つの画素で、フローティングディフュージョンＦＤ、リセットトランジスタ２１３、増幅トランジスタ２１４、選択トランジスタ２１５が共有されている。
各画素は、光電変換素子（フォトダイオード）２１１および転送トランジスタ２１２を含んで構成されている。
この場合も、基本的に、第１チップ１１０Ｆには画素アレイ部３１０Ｂが配置され、その他の構成は、図１０と同様である。
＜２．５ 固体撮像装置における第３の配置構成例＞
図１３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
図１３は、本実施形態に係る列並列ＡＤＣ搭載ＣＭＯＳイメージセンサにおける回路等の第３の配置構成例を示す図である。
図１３のＣＭＯＳイメージセンサ３００Ｃは、図１２と同様に、画素アレイ部３１０Ｃが一つのフローティングディフュージョンＦＤを複数の画素で共有している場合の例である。
この場合も、基本的に、第１チップ１１０Ｇには画素アレイ部３１０Ｃが配置されている。
この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器３５１に供給する。
この場合も、基本的に、第１チップ１１０Ｇには画素アレイ部３１０Ｃが配置されている。
この例では、共有領域の近傍にＴＣＶ１１４Ｇが形成されている。
ＴＣＶ１１４Ｇは第１チップ１１０Ｇと第２チップ１２０Ｇに形成された金属（たとえばＣｕ）の接続電極同士を金属で接続して形成されて、信号線ＬＳＧＮに出力される画素信号を、ＴＣＶ１１４Ｇを通して第２チップ１２０Ｇ側の比較器３５１に供給する。
＜３．比較器の構成例＞
次に、ＡＤＣ群に適用され、カラムＡＤＣを形成する比較器３５１の具体的な構成例について説明する。
本実施形態に係る比較器３５１は、第１に、その入力インピーダンスの変化を低減させることにより、入力信号における誤差を低減することが可能で、ストリーキング現象を改善することが可能に構成される。
本実施形態に係る比較器３５１は、第２に、電流源回路の電流値変動を低減させることにより電源電圧の変動を低減し、比較結果の誤差を低減したり、比較器を含む機器システムにおいてその他の回路への干渉による誤差を低減したりすることが可能に構成される。
この第２の構成においても、ストリーキング現象を改善することが可能である。
また、本技術の比較器は、第１の構成と第２の構成を組み合わせた第３の構成も可能である。
次に、ＡＤＣ群に適用され、カラムＡＤＣを形成する比較器３５１の具体的な構成例について説明する。
本実施形態に係る比較器３５１は、第１に、その入力インピーダンスの変化を低減させることにより、入力信号における誤差を低減することが可能で、ストリーキング現象を改善することが可能に構成される。
本実施形態に係る比較器３５１は、第２に、電流源回路の電流値変動を低減させることにより電源電圧の変動を低減し、比較結果の誤差を低減したり、比較器を含む機器システムにおいてその他の回路への干渉による誤差を低減したりすることが可能に構成される。
この第２の構成においても、ストリーキング現象を改善することが可能である。
また、本技術の比較器は、第１の構成と第２の構成を組み合わせた第３の構成も可能である。
また、上述したような、本技術を実施する場合に懸念される点として、デジタルチップである第２チップ上に量子化器、比較器を実現するためにこれらの回路のノイズがアナログチップに実現した場合と比較して大きくなってしまうことが挙げられる。
本実施形態に係る比較器は、このノイズに対しても有効となる構成を含む。
以下に、図９〜図１３のＣＭＯＳイメージセンサについて、比較器の構成例を示す。
以下の比較器は符号５００を付して説明する。
本実施形態に係る比較器は、このノイズに対しても有効となる構成を含む。
以下に、図９〜図１３のＣＭＯＳイメージセンサについて、比較器の構成例を示す。
以下の比較器は符号５００を付して説明する。
＜３．１ 比較器の第１の構成例の基本的な概念＞
図１４は、本実施形態に係る比較器の第１の構成例の基本的な概念を示す図である。
図１５は、クランプの基本概念を説明するための図である。
図１４は、本実施形態に係る比較器の第１の構成例の基本的な概念を示す図である。
図１５は、クランプの基本概念を説明するための図である。
第１の構成例の比較器５００は、基本的に、縦続接続された第１アンプ５１０、第２アンプ５２０、およびレベル維持部としてのクランプ回路５３０を有している。
すなわち、比較器５００は、２段アンプ構成になっており、さらに初段の第１アンプ５１０の第１の出力ノードＡと次段の第２アンプ５２０の第２の出力ノードＢに接続されたクランプ回路５３０より構成される。
すなわち、比較器５００は、２段アンプ構成になっており、さらに初段の第１アンプ５１０の第１の出力ノードＡと次段の第２アンプ５２０の第２の出力ノードＢに接続されたクランプ回路５３０より構成される。
このクランプ回路５３０は、図１５に示すように、ノードＡとノードＢの電圧を検出し、ノードＢがノードＡよりも一定電圧Ｖｔｈだけ高く（低く）なったことを検出して電流源Ｉ１をオンして電源（グランド）から電流をノードＡに流し込む（Ａから流し出す）。 これによって、ノードＡとノードＢの双方の電位をそれ以上変化させることを防ぐ構成となる。
図１６（Ａ）および（Ｂ）は、クランプ回路の最も単純な構成例を示す図である。
前述で述べたクランプ回路５３０は最も単純には、図１６に示すように、単一の絶縁ゲート型電界効果トランジスタであるｎチャネルＭＯＳ（ＮＭＯＳ）あるいはｐチャネルＭＯＳ（ＰＭＯＳ）のトランジスタＮＴ１またはＰＴ１により構成することができる。
前述で述べたクランプ回路５３０は最も単純には、図１６に示すように、単一の絶縁ゲート型電界効果トランジスタであるｎチャネルＭＯＳ（ＮＭＯＳ）あるいはｐチャネルＭＯＳ（ＰＭＯＳ）のトランジスタＮＴ１またはＰＴ１により構成することができる。
クランプ回路５３０をＮＭＯＳトランジスタＮＴ１で構成した場合は、ノードＢがノードＡよりもＭＯＳの閾値電圧Ｖｔｈｎだけ高くなったことを検出して電源からノードＡに電流を流し込む。
これにより、ノードＡの電位がそれよりも下がることを防いでノードＡおよびノードＢの電位をクランプする。
これにより、ノードＡの電位がそれよりも下がることを防いでノードＡおよびノードＢの電位をクランプする。
クランプ回路５３０をＰＭＯＳトランジスタＰＴ１で構成した場合は、ノードＢがノードＡよりもＭＯＳの閾値電圧｜Ｖｔｈｐ｜だけ低くなったことを検出してノードＡからグランドＧＮＤへと電流を引き抜く。
これにより、ノードＡの電位がそれよりも上がることを防いでノードＡおよびノードＢの電位をクランプする。
これにより、ノードＡの電位がそれよりも上がることを防いでノードＡおよびノードＢの電位をクランプする。
＜３．２ 比較器の第１の構成例の具体的な回路＞
図１７は、本実施形態に係る比較器の第１の構成例を示す回路図である。
図１７は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第２チップ上で比較器を実現することのデメリットを補うことが可能となる。
図１７は、本実施形態に係る比較器の第１の構成例を示す回路図である。
図１７は、ミラー容量を利用して帯域を大きく制限してノイズを低減する比較器の構成例を示している。比較器をこのように構成することで比較器の出力するノイズ電力が小さくなるため、デジタルチップである第２チップ上で比較器を実現することのデメリットを補うことが可能となる。
カラム毎に配置される比較器５００は、図１７に示すように、縦続接続された第１アンプ５１０、第２アンプ５２０、クランプ回路５３０、およびミラー効果を発現するための容量であるキャパシタＣ５３０を有している。
そして、２段目の第２アンプ５２０のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器５００の帯域は小さな容量で大きく狭められる。
各比較器５００は、行動作開始時にカラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
そして、２段目の第２アンプ５２０のソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器５００の帯域は小さな容量で大きく狭められる。
各比較器５００は、行動作開始時にカラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
第１アンプ５１０は、絶縁ゲート型電界効果トランジスタであるＰＭＯＳトランジスタＰＴ５１１〜ＰＴ５１４、およびＮＭＯＳトランジスタＮＴ５１１〜ＮＴ５１３を有する。
第１アンプ５１０は、ＡＺレベルのサンプリング容量（入力容量）としての第１および第２のキャパシタＣ５１１，Ｃ５１２を有する。
第１アンプ５１０は、ＡＺレベルのサンプリング容量（入力容量）としての第１および第２のキャパシタＣ５１１，Ｃ５１２を有する。
ＰＭＯＳトランジスタＰＴ５１１のソースおよびＰＭＯＳトランジスタＰＴ５１２のソースが電源電位源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ５１１のドレインがＮＭＯＳトランジスタＮＴ５１１のドレインに接続され、その接続点によりノードＮＤ５１１が形成されている。また、ＰＭＯＳトランジスタＰＴ５１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ５１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ５１２のドレインがＮＭＯＳトランジスタＮＴ５１２のドレインに接続され、その接続点により第１アンプ５１０の出力ノードＮＤ５１２が形成されている。
ＮＭＯＳトランジスタＮＴ５１１とＮＭＯＳトランジスタＮＴ５１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ５１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ５１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ５１１のドレインがＮＭＯＳトランジスタＮＴ５１１のドレインに接続され、その接続点によりノードＮＤ５１１が形成されている。また、ＰＭＯＳトランジスタＰＴ５１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ５１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ５１２のドレインがＮＭＯＳトランジスタＮＴ５１２のドレインに接続され、その接続点により第１アンプ５１０の出力ノードＮＤ５１２が形成されている。
ＮＭＯＳトランジスタＮＴ５１１とＮＭＯＳトランジスタＮＴ５１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ５１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ５１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ５１１のゲートがキャパシタＣ５１１の第１電極に接続され、その接続点によりノードＮＤ５１３が形成されている。そして、キャパシタＣ５１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ５１２のゲートがキャパシタＣ５１２の第１電極に接続され、その接続点によりノードＮＤ５１４が形成されている。そして、キャパシタＣ５１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ５１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ５１３のソースがノードＮＤ５１１に接続され、ドレインがノードＮＤ５１３に接続されている。ＰＭＯＳトランジスタＰＴ５１４のソースがノードＮＤ５１２に接続され、ドレインがノードＮＤ５１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ５１３およびＰＴ５１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
ＮＭＯＳトランジスタＮＴ５１２のゲートがキャパシタＣ５１２の第１電極に接続され、その接続点によりノードＮＤ５１４が形成されている。そして、キャパシタＣ５１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ５１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ５１３のソースがノードＮＤ５１１に接続され、ドレインがノードＮＤ５１３に接続されている。ＰＭＯＳトランジスタＰＴ５１４のソースがノードＮＤ５１２に接続され、ドレインがノードＮＤ５１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ５１３およびＰＴ５１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
このような構成を有する第１アンプ５１０においてＰＭＯＳトランジスタＰＴ５１１，ＰＴ５１２によりカレントミラー回路が構成される。
そして、ＮＭＯＳトランジスタＮＴ５１１，ＮＴ５１２によりＮＭＯＳトランジスタＮＴ５１３を電流源とする差動比較部（トランスコンダクタンスアンプ（Ｇｍアンプ））５１１が構成される。
また、ＰＭＯＳトランジスタＰＴ５１３，ＰＴ５１４がＡＺ（オートゼロ：初期化）スイッチとして機能し、キャパシタＣ５１１，Ｃ５１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ５１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ５１２から第２アンプ５２０に出力される。
そして、ＮＭＯＳトランジスタＮＴ５１１，ＮＴ５１２によりＮＭＯＳトランジスタＮＴ５１３を電流源とする差動比較部（トランスコンダクタンスアンプ（Ｇｍアンプ））５１１が構成される。
また、ＰＭＯＳトランジスタＰＴ５１３，ＰＴ５１４がＡＺ（オートゼロ：初期化）スイッチとして機能し、キャパシタＣ５１１，Ｃ５１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ５１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ５１２から第２アンプ５２０に出力される。
第２アンプ５２０は、ＰＭＯＳトランジスタＰＴ５２１、ＮＭＯＳトランジスタＮＴ５２１，ＮＴ５２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ５２１を有する。
ＰＭＯＳトランジスタＰＴ５２１のソースが電源電位源ＶＤＤに接続され、ゲートが第１アンプ５１０の出力ノードＮＤ５１２に接続されている。
ＰＭＯＳトランジスタＰＴ５２１のドレインがＮＭＯＳトランジスタＮＴ５２１のドレインに接続され、その接続点により出力ノードＮＤ５２１が形成されている。
ＮＭＯＳトランジスタＮＴ５２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ５２１の第１電極に接続され、その接続点によりノードＮＤ５２２が形成されている。キャパシタＣ５２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ５２２のドレインがノードＮＤ５２１に接続され、ソースがノードＮＤ５２２に接続されている。
そして、ＮＭＯＳトランジスタＮＴ５２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ５１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
ＰＭＯＳトランジスタＰＴ５２１のドレインがＮＭＯＳトランジスタＮＴ５２１のドレインに接続され、その接続点により出力ノードＮＤ５２１が形成されている。
ＮＭＯＳトランジスタＮＴ５２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ５２１の第１電極に接続され、その接続点によりノードＮＤ５２２が形成されている。キャパシタＣ５２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ５２２のドレインがノードＮＤ５２１に接続され、ソースがノードＮＤ５２２に接続されている。
そして、ＮＭＯＳトランジスタＮＴ５２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ５１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
このような構成を有する第２アンプ５２０において、ＰＭＯＳトランジスタＰＴ５２１により入力および増幅回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ５２２がＡＺスイッチとして機能し、キャパシタＣ５２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ５２０の出力ノードＮＤ５２１は、比較器５００の出力端子ＴＯＵＴに接続されている。
また、ＮＭＯＳトランジスタＮＴ５２２がＡＺスイッチとして機能し、キャパシタＣ５２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ５２０の出力ノードＮＤ５２１は、比較器５００の出力端子ＴＯＵＴに接続されている。
クランプ回路５３０は、ＮＭＯＳトランジスタＮＴ５３１を有する。すなわち、クランプ回路５３０は、図１６（Ａ）の構成が採用されている。
ＮＭＯＳトランジスタＮＴ５３１のドレインが電源電圧源ＶＤＤに接続され、ソースが第１アンプ５１０の出力ノードＮＤ５１２（ノードＡ）に接続され、ゲートが第２アンプ５２０の出力ノードＮＤ５２１に接続されている。
ＮＭＯＳトランジスタＮＴ５３１のドレインが電源電圧源ＶＤＤに接続され、ソースが第１アンプ５１０の出力ノードＮＤ５１２（ノードＡ）に接続され、ゲートが第２アンプ５２０の出力ノードＮＤ５２１に接続されている。
キャパシタＣ５３０は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ５２１のゲート（入力）に接続され、第２電極がＰＭＯＳトランジスタＰＴ５２１のドレイン（出力）に接続されている。
このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ５１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ５２１のゲインをＡＶ２とし、キャパシタＣ５３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０の容量値を小さくてよい。
これにより、比較器５００の帯域は小さな容量で大きく狭められる。
このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ５１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ５２１のゲインをＡＶ２とし、キャパシタＣ５３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０の容量値を小さくてよい。
これにより、比較器５００の帯域は小さな容量で大きく狭められる。
この比較器５００は、上述したように、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）と第２アンプ５２０の出力ノードＮＤ５２１にクランプ回路５３０が接続されている。
クランプ回路５３０は、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）と第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電圧を検出する。
この場合、クランプ回路５３０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）が第１アンプ５１０の出力ノードＮＤ５１２（Ａ）よりも一定電圧Ｖｔｈだけ高くなったことを検出する。
具体的には、クランプ回路５３０において、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）が一定電圧Ｖｔｈだけ高いときにはＮＭＯＳトランジスタＮＴ５３１がオンし、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）に電源から電流を流し込む。
この場合、第１アンプ５１０のＮＭＯＳトランジスタＮＴ５１３が電流源と機能する。そして、クランプ回路５３０は、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）の電位が、ドレインがノードＮＤ５１２に接続された差動トランジスタを形成するＮＭＯＳトランジスタＮＴ５１２の閾値電圧Ｖｔｈｎ512より低くならないようにクランプ処理を行う。
換言すれば、クランプ回路５３０は、差動対のトランジスタＮＴ５１２（Ｍ２）が飽和動作条件を満たしそれを保持するように、ノードＮＤ５１２（Ａ）の電位をクランプする。
このように、クランプ回路５３０は、ノードＮＤ５１２（Ａ）の電位が一定電位より下がることを防いでノードＮＤ５１２（Ａ）およびノードＮＤ５２１（Ｂ）の電位をクランプする。
クランプ回路５３０は、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）と第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電圧を検出する。
この場合、クランプ回路５３０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）が第１アンプ５１０の出力ノードＮＤ５１２（Ａ）よりも一定電圧Ｖｔｈだけ高くなったことを検出する。
具体的には、クランプ回路５３０において、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）が一定電圧Ｖｔｈだけ高いときにはＮＭＯＳトランジスタＮＴ５３１がオンし、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）に電源から電流を流し込む。
この場合、第１アンプ５１０のＮＭＯＳトランジスタＮＴ５１３が電流源と機能する。そして、クランプ回路５３０は、第１アンプ５１０の出力ノードＮＤ５１２（Ａ）の電位が、ドレインがノードＮＤ５１２に接続された差動トランジスタを形成するＮＭＯＳトランジスタＮＴ５１２の閾値電圧Ｖｔｈｎ512より低くならないようにクランプ処理を行う。
換言すれば、クランプ回路５３０は、差動対のトランジスタＮＴ５１２（Ｍ２）が飽和動作条件を満たしそれを保持するように、ノードＮＤ５１２（Ａ）の電位をクランプする。
このように、クランプ回路５３０は、ノードＮＤ５１２（Ａ）の電位が一定電位より下がることを防いでノードＮＤ５１２（Ａ）およびノードＮＤ５２１（Ｂ）の電位をクランプする。
このようなクランプ回路５３０の機能により、ストリーキング現象の改善を図ることができる。
以下に、ストリーキング現象を改善することができる理由について説明する。
まずその説明の前に、クランプ回路を有していない図１８に示す比較器を比較例としてストリーキング現象が生じる理由について説明する。
以下に、ストリーキング現象を改善することができる理由について説明する。
まずその説明の前に、クランプ回路を有していない図１８に示す比較器を比較例としてストリーキング現象が生じる理由について説明する。
＜ストリーキング現象が生じる理由＞
まず初めに、比較例の比較器５００Ａにおいてストリーキング現象が生じる理由、つまり比較器５００Ａからランプへと伝達される誤差要因（比較器の入力インピーダンスの変化）に関して述べる。なお、以下で述べるこのメカニズム解明そのものが新規であり、本技術がもたらす効果はこの新規のメカニズム解明をその原理的な根拠としている。
まず初めに、比較例の比較器５００Ａにおいてストリーキング現象が生じる理由、つまり比較器５００Ａからランプへと伝達される誤差要因（比較器の入力インピーダンスの変化）に関して述べる。なお、以下で述べるこのメカニズム解明そのものが新規であり、本技術がもたらす効果はこの新規のメカニズム解明をその原理的な根拠としている。
図１８は、図１７の比較器に対する比較例としてクランプ回路を有していない比較器を示す回路図である。
図１９（Ａ）および（Ｂ）は、図１８の比較器の動作波形を示す図である。
図２０（Ａ）〜（Ｃ）は、図１８の比較器の寄生容量、動作波形と動作時の等価容量の変化を示す図である。図２０（Ａ）が寄生容量を、図２０（Ｂ）が差動対状態とソースフォロワ状態の動作波形を、図２０（Ｃ）は動作時の等価容量の変化の変化を示している。
図２１は、図１８の比較器の動作時のランプ波形を示す図である。
図１９（Ａ）および（Ｂ）は、図１８の比較器の動作波形を示す図である。
図２０（Ａ）〜（Ｃ）は、図１８の比較器の寄生容量、動作波形と動作時の等価容量の変化を示す図である。図２０（Ａ）が寄生容量を、図２０（Ｂ）が差動対状態とソースフォロワ状態の動作波形を、図２０（Ｃ）は動作時の等価容量の変化の変化を示している。
図２１は、図１８の比較器の動作時のランプ波形を示す図である。
ランプ波形ＲＡＭＰが比較器５００Ａに入力されると、それに応じて比較器を構成する第１アンプ５１０が動作する。
したがって、初段の第１アンプ５１０の出力ノードＮＤ５１２（Ａ）は、図１８（Ａ）および（Ｂ）に示すように、入力ランプ波形ＲＡＭＰよりも第１アンプ５１０の増幅ゲインの分だけ急勾配のランプ波形となる。
入力ランプ波形ＲＡＭＰは第１アンプ５１０の出力反転後も続くため、ノードＮＤ５１２（Ａ）の電位は下がり続け、やがてＮＭＯＳトランジスタＮＴ５１２（Ｍ２）はそのドレイン電圧が下がり続ける。
このため、飽和動作条件を満たせなくなり三極管動作状態となり、駆動力は大きく低下する。
差動対のトランジスタＮＴ５１１（Ｍ１）とＮＴ５１２（Ｍ２）が両方とも飽和動作条件を満たす時、すなわち正常な差動対状態においては、ノードＴＡＩＬの電位はランプ波形の半分の勾配をもったランプ波形となる。
一方、トランジスタＮＴ５１２（Ｍ２）が飽和条件を満たさなくなり駆動力を失うと、差動対回路はトランジスタＮＴ５１１（Ｍ１）と電流源としてのトランジスタＮＴ５１３から構成されるソースフォロワ回路と等価になる。
ノードＴＡＩＬはこのソースフォロワ回路の出力ノードであるので、このときノードＴＡＩＬの電位は、図２０（Ｂ）に示すように、ランプ波形と等しい勾配を持ったランプ波形となる。
比較器５００Ａの第１アンプ５１０において、差動対のトランジスタＭ１（ＮＴ５１１）のゲートとソース間に寄生容量Ｃｇｓが存在する。
ランプ波形の入力側から見た時のこの容量による等価容量は、ミラー（Ｍｉｌｌｅｒ）効果により、図２０（Ｃ）に示すように、ノードＴＡＩＬがランプ波形の半分の勾配を持ったランプ波形となる差動対状態においては０．５Ｃｇｓとなる。そして、ノードＴＡＩＬがランプ波形と等しい勾配を持ったランプ波形となるソースフォロワ状態においては０Ｃｇｓとなる。
すなわち、前述のトランジスタＭ２（ＮＴ５１２）の潰れ（飽和動作条件を満たさなくなったこと）が生じると、ランプ波形入力側から見た等価容量は減少する。
したがって、初段の第１アンプ５１０の出力ノードＮＤ５１２（Ａ）は、図１８（Ａ）および（Ｂ）に示すように、入力ランプ波形ＲＡＭＰよりも第１アンプ５１０の増幅ゲインの分だけ急勾配のランプ波形となる。
入力ランプ波形ＲＡＭＰは第１アンプ５１０の出力反転後も続くため、ノードＮＤ５１２（Ａ）の電位は下がり続け、やがてＮＭＯＳトランジスタＮＴ５１２（Ｍ２）はそのドレイン電圧が下がり続ける。
このため、飽和動作条件を満たせなくなり三極管動作状態となり、駆動力は大きく低下する。
差動対のトランジスタＮＴ５１１（Ｍ１）とＮＴ５１２（Ｍ２）が両方とも飽和動作条件を満たす時、すなわち正常な差動対状態においては、ノードＴＡＩＬの電位はランプ波形の半分の勾配をもったランプ波形となる。
一方、トランジスタＮＴ５１２（Ｍ２）が飽和条件を満たさなくなり駆動力を失うと、差動対回路はトランジスタＮＴ５１１（Ｍ１）と電流源としてのトランジスタＮＴ５１３から構成されるソースフォロワ回路と等価になる。
ノードＴＡＩＬはこのソースフォロワ回路の出力ノードであるので、このときノードＴＡＩＬの電位は、図２０（Ｂ）に示すように、ランプ波形と等しい勾配を持ったランプ波形となる。
比較器５００Ａの第１アンプ５１０において、差動対のトランジスタＭ１（ＮＴ５１１）のゲートとソース間に寄生容量Ｃｇｓが存在する。
ランプ波形の入力側から見た時のこの容量による等価容量は、ミラー（Ｍｉｌｌｅｒ）効果により、図２０（Ｃ）に示すように、ノードＴＡＩＬがランプ波形の半分の勾配を持ったランプ波形となる差動対状態においては０．５Ｃｇｓとなる。そして、ノードＴＡＩＬがランプ波形と等しい勾配を持ったランプ波形となるソースフォロワ状態においては０Ｃｇｓとなる。
すなわち、前述のトランジスタＭ２（ＮＴ５１２）の潰れ（飽和動作条件を満たさなくなったこと）が生じると、ランプ波形入力側から見た等価容量は減少する。
ランプ波形のノードの等価容量が減ると、ランプ発生器の出力インピーダンスおよびこの等価容量から形成される、ランプ波形ノードの時定数が減少する。
この結果、ランプ波形自体の勾配は一定であるものの、その時間的な伝搬遅延が小さくなる。ランプ波形においては、伝搬遅延があるタイミングで小さくなるということは、図２１に示すように、そのタイミング以降の波形は電圧的なレベルシフトを受けることと等価となる。
この結果、ランプ波形自体の勾配は一定であるものの、その時間的な伝搬遅延が小さくなる。ランプ波形においては、伝搬遅延があるタイミングで小さくなるということは、図２１に示すように、そのタイミング以降の波形は電圧的なレベルシフトを受けることと等価となる。
したがって、ある差動比較部の出力が反転しトランジスタＭ２（ＮＴ５１２）が潰れると、そのことはその後に反転する比較部に影響を及ぼすことになる。
より具体的には、ランプ波形が時間的に早まることから、影響を受ける方の比較部の反転時間も早まる。
シングルスロープＡＤ変換器を用いた固体撮像素子では、たとえば信号の明るさを反転時間の長さで表現するシステム構成の場合、カラム内に存在する暗い信号によって他のカラムも暗い側にＡＤ変換結果が引き寄せられるようなストリーキング現象を引き起こす。
より具体的には、ランプ波形が時間的に早まることから、影響を受ける方の比較部の反転時間も早まる。
シングルスロープＡＤ変換器を用いた固体撮像素子では、たとえば信号の明るさを反転時間の長さで表現するシステム構成の場合、カラム内に存在する暗い信号によって他のカラムも暗い側にＡＤ変換結果が引き寄せられるようなストリーキング現象を引き起こす。
＜本技術によるストリーキング現象の改善＞
図２２（Ａ）および（Ｂ）は、図１７の比較器の動作波形を示す図である。
図２３（Ａ）〜（Ｃ）は、図１７の比較器の寄生容量、動作波形と動作時の等価容量の変化を示す図である。図２３（Ａ）が寄生容量を、図２３（Ｂ）が差動対状態とソースフォロワ状態の動作波形を、図２３（Ｃ）は動作時の等価容量の変化の変化を示している。
図２４は、図１７の比較器の動作時のランプ波形を示す図である。
図２２（Ａ）および（Ｂ）は、図１７の比較器の動作波形を示す図である。
図２３（Ａ）〜（Ｃ）は、図１７の比較器の寄生容量、動作波形と動作時の等価容量の変化を示す図である。図２３（Ａ）が寄生容量を、図２３（Ｂ）が差動対状態とソースフォロワ状態の動作波形を、図２３（Ｃ）は動作時の等価容量の変化の変化を示している。
図２４は、図１７の比較器の動作時のランプ波形を示す図である。
図１７の本技術の比較器５００においては、比較部の出力反転後、トランジスタＭ２（ＮＴ５１２）が潰れる前（飽和動作条件を満たさなくなる前）にノードＮＤ５１２（Ａ）とノードＮＤ５２１（Ｂ）の電位をクランプする。
この結果としてトランジスタＭ２（ＮＴ５１２）は、図２２に示すように、潰れること（飽和動作条件を満たさなくなったこと）が無くなる。
この結果としてトランジスタＭ２（ＮＴ５１２）は、図２２に示すように、潰れること（飽和動作条件を満たさなくなったこと）が無くなる。
これにより、前述のソースフォロワ状態は生じず、図２３（Ｃ）に示すように、第１アンプ５１０の出力反転後もランプ波形入力側から見た等価容量は変化しない。
したがって、図２４に示すように、前述のランプ波形の時定数変化やそれによるレベルシフトは生じない。
このため、図１７の比較器５００によってストリーキング現象は大幅に改善する。
したがって、図２４に示すように、前述のランプ波形の時定数変化やそれによるレベルシフトは生じない。
このため、図１７の比較器５００によってストリーキング現象は大幅に改善する。
＜消費電流＞
このクランプ回路５３０が動作する際に流す電流は、差動対のＴＡＩＬ電流源（ＮＭＯＳトランジスタＮＴ５１３によってまかなわれる。
つまり、比較例の比較器５００ＡがノードＮＤ５１２（Ａ）の電位を下げるのに流れていた電流の一部をトランジスタＮＴ５３１（Ｍ３に）流している。
したがって、消費電流の増大は無い。
このクランプ回路５３０が動作する際に流す電流は、差動対のＴＡＩＬ電流源（ＮＭＯＳトランジスタＮＴ５１３によってまかなわれる。
つまり、比較例の比較器５００ＡがノードＮＤ５１２（Ａ）の電位を下げるのに流れていた電流の一部をトランジスタＮＴ５３１（Ｍ３に）流している。
したがって、消費電流の増大は無い。
＜雑音とコンパレータ遅延＞
図２２で示されている通り、クランプ回路５３０は、第１アンプ５１の出力反転後に初めて動作するものであり、第１アンプ５１０の出力反転前には何ら動作しない。
したがって、比較器５００の反転タイミングに関しては何ら影響を及ぼさない。
故に、本実施形態のクランプ回路５３０は、比較器５００の雑音を増やすことも無ければ、第１アンプ５１０の出力反転までの遅延時間を増大することもない。
図２２で示されている通り、クランプ回路５３０は、第１アンプ５１の出力反転後に初めて動作するものであり、第１アンプ５１０の出力反転前には何ら動作しない。
したがって、比較器５００の反転タイミングに関しては何ら影響を及ぼさない。
故に、本実施形態のクランプ回路５３０は、比較器５００の雑音を増やすことも無ければ、第１アンプ５１０の出力反転までの遅延時間を増大することもない。
＜３．３ 比較器の第１の構成例の変形例＞
図２５は、本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
図２５は、本実施形態に係る比較器の第１の構成例の変形例を示す回路図である。
図２５の比較器５００Ｂは、図１７の比較器５００のトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図２５においては、理解を容易にするために、ノードとキャパシタの符号は図１７と同じ符号を付している。
なお、図２５においては、理解を容易にするために、ノードとキャパシタの符号は図１７と同じ符号を付している。
第１アンプ５１０Ｂにおいて、図１７のＮＭＯＳトランジスタＮＴ５１１〜ＮＴ５１３の代わりに、ＰＭＯＳトランジスタＰＴ５１５〜ＰＴ５１７を用いて差動比較部および電流源が構成されている。そして、電流源としてのＰＭＯＳトランジスタＰＴ５１７のソースが電源電圧源ＶＤＤに接続されている。
また、図１７のＰＭＯＳトランジスタＰＴ５１１，ＰＴ５１２の代わりに、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ５１４、ＮＴ５１５のソースが接地電位ＧＮＤに接続されている。
また、図１７のＰＭＯＳトランジスタＰＴ５１３、ＰＴ５１４の代わり、ＮＭＯＳトランジスタＮＴ５１６，ＮＴ５１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ５１０Ｂには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ５１６，ＮＴ５１７のゲートに供給される。
また、図１７のＰＭＯＳトランジスタＰＴ５１１，ＰＴ５１２の代わりに、ＮＭＯＳトランジスタＮＴ５１４，ＮＴ５１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ５１４、ＮＴ５１５のソースが接地電位ＧＮＤに接続されている。
また、図１７のＰＭＯＳトランジスタＰＴ５１３、ＰＴ５１４の代わり、ＮＭＯＳトランジスタＮＴ５１６，ＮＴ５１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ５１０Ｂには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ５１６，ＮＴ５１７のゲートに供給される。
第２アンプ５２０Ｂにおいて、図１７のＰＭＯＳトランジスタＰＴ５２１の代わりに、ＮＭＯＳトランジスタＮＴ５２３を用いて入力および増幅回路が構成されている。ＮＭＯＳトランジスタＮＴ５２３のソースが接地電位ＧＮＤに接続されている。
図１７のＮＭＯＳトランジスタＮＴ５２１の代わりに、ＰＭＯＳトランジスタＰＴ５２２を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ５２２のソースが電源電位ＶＤＤに接続されている。また、キャパシタＣ５２１の第１電極がＰＭＯＳトランジスタＰＴ５２２のゲートに接続されたノードＮＤ５２２に接続され、第２電極が電源電圧源ＶＤＤに接続されている。
また、図１７のＮＭＯＳトランジスタＮＴ５２２の代わりに、ＰＭＯＳトランジスタＰＴ５２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ５２０Ａには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ５２３のゲートに供給される。
図１７のＮＭＯＳトランジスタＮＴ５２１の代わりに、ＰＭＯＳトランジスタＰＴ５２２を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ５２２のソースが電源電位ＶＤＤに接続されている。また、キャパシタＣ５２１の第１電極がＰＭＯＳトランジスタＰＴ５２２のゲートに接続されたノードＮＤ５２２に接続され、第２電極が電源電圧源ＶＤＤに接続されている。
また、図１７のＮＭＯＳトランジスタＮＴ５２２の代わりに、ＰＭＯＳトランジスタＰＴ５２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ５２０Ａには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ５２３のゲートに供給される。
クランプ回路５３０Ｂは、図１７のＮＭＯＳトランジスタＮＴ５３１の代わりに、ＰＭＯＳトランジスタＰＴ５３１を用いて構成されている。この場合、ＰＭＯＳトランジスタＰＴ５３１のドレインは基準電位である接地電位ＧＮＤに接続されている。
そして、キャパシタＣ５３０Ａは、第１電極がソース接地型増幅器としてＮＭＯＳトランジスタＮＴ５２３のゲート（入力）に接続され、第２電極がＮＭＯＳトランジスタＮＴ５２３のドレイン（出力）に接続されている。
このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ５１０Ｂの出力に見える容量は、ＮＭＯＳトランジスタＮＴ５２３のゲインをＡＶ２とし、キャパシタＣ５３０Ａの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０Ｂの容量値は小さくてよい。
これにより、比較器５００Ｂの帯域は小さな容量で大きく狭められる。
このキャパシタＣ５３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ５１０Ｂの出力に見える容量は、ＮＭＯＳトランジスタＮＴ５２３のゲインをＡＶ２とし、キャパシタＣ５３０Ａの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ５３０Ｂの容量値は小さくてよい。
これにより、比較器５００Ｂの帯域は小さな容量で大きく狭められる。
このような構成を有する図２５の比較器５００Ｂは、基本的に、図１７の比較器５００と同様に動作する。ただし、ＲＡＭＰ，１ｓｔ ｃｏｍｐ，２ｎｄ Ａmpの波形が反対になる。
そして、図２５の比較器５００Ｂによれば、図１７の比較器５００と同様の効果を得ることができる。
そして、図２５の比較器５００Ｂによれば、図１７の比較器５００と同様の効果を得ることができる。
以上説明した第１の構成例によれば、比較器において、その入力インピーダンスの変化を低減させることにより、入力信号における誤差を低減することが可能となる。
比較器を用いたシングルスロープＡＤ変換器、特にスロープを共通とした多数の比較器を用いたパラレルな複数のシングルスロープＡＤ変換器において、比較器の入力インピーダンスの変化を低減させることができる。これにより、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減することが可能となる。
カラムパラレルのシングルスロープＡＤ変換器を用いた固体撮像素子において、比較器の入力インピーダンスの変化を低減させることによって、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減して画質の劣化を抑えることが可能となる。
このように、第１の構成例によれば、比較器がその入力波形に与える誤差を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
比較器を用いたシングルスロープＡＤ変換器、特にスロープを共通とした多数の比較器を用いたパラレルな複数のシングルスロープＡＤ変換器において、比較器の入力インピーダンスの変化を低減させることができる。これにより、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減することが可能となる。
カラムパラレルのシングルスロープＡＤ変換器を用いた固体撮像素子において、比較器の入力インピーダンスの変化を低減させることによって、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減して画質の劣化を抑えることが可能となる。
このように、第１の構成例によれば、比較器がその入力波形に与える誤差を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
＜３．４ 比較器の第２の構成例の基本的な概念＞
図２６は、本実施形態に係る比較器の第２の構成例の基本的な概念を示す図である。
図２６は、本実施形態に係る比較器の第２の構成例の基本的な概念を示す図である。
第２の構成例の比較器５００Ｃは、基本的に、縦続接続された第１アンプ５１０、第２アンプ５２０、および第２のレベル維持部としてのクランプ回路５４０を有し、第２アンプ５２０の出力にデジタル回路６００である論理ゲート６１０が接続される。
そして、クランプ回路５４０は、比較器５００Ｃの出力すなわち２段目の第２アンプ５２０の第２の出力ノードＢと、論理ゲート６１０の初段の反転ゲートの第３の出力ノードＣとに接続される。
そして、クランプ回路５４０は、比較器５００Ｃの出力すなわち２段目の第２アンプ５２０の第２の出力ノードＢと、論理ゲート６１０の初段の反転ゲートの第３の出力ノードＣとに接続される。
このクランプ回路５４０の基本的概念は図１５に関連付けて説明した概念と同様である。
すなわちクランプ回路５４０は、図１５に示すように、ノードＢとノードＣの電圧を検出し、ノードＣがノードＢよりも一定電圧Ｖｔｈだけ高く（低く）なったことを検出して電流源Ｉ１をオンして電源（グランド）から電流をノードＢに流し込む（Ｂから流し出す）。
これによって、ノードＢの電位をそれ以上変化させることを防ぐ構成となる。
すなわちクランプ回路５４０は、図１５に示すように、ノードＢとノードＣの電圧を検出し、ノードＣがノードＢよりも一定電圧Ｖｔｈだけ高く（低く）なったことを検出して電流源Ｉ１をオンして電源（グランド）から電流をノードＢに流し込む（Ｂから流し出す）。
これによって、ノードＢの電位をそれ以上変化させることを防ぐ構成となる。
第２の構成例の比較器５００Ｃは、その電源に与えるノイズ（誤差）を低減することができ、これにより、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
クランプ回路５４０は、図１６に関連付けて説明したように、最も単純に、単一のＮＭＯＳトランジスタＮＴ１またはＰＭＯＳトランジスタＰＴ１により構成することができる。
すなわち、クランプ回路５４０をＮＭＯＳトランジスタＮＴ１で構成した場合は、ノードＣがノードＢよりもＭＯＳの閾値電圧Ｖｔｈｎだけ高くなったことを検出して電源からノードＢに電流を流し込む。
これにより、ノードＢの電位がそれよりも下がることを防いでノードＢおよびノードＣの電位をクランプする。
これにより、ノードＢの電位がそれよりも下がることを防いでノードＢおよびノードＣの電位をクランプする。
クランプ回路５４０をＰＭＯＳトランジスタＰＴ１で構成した場合は、ノードＣがノードＢよりもＭＯＳの閾値電圧｜Ｖｔｈｐ｜だけ低くなったことを検出してノードＢからグランドＧＮＤへと電流を引き抜く。
これにより、ノードＢの電位がそれよりも上がることを防いでノードＢおよびノードＣの電位をクランプする。
これにより、ノードＢの電位がそれよりも上がることを防いでノードＢおよびノードＣの電位をクランプする。
＜３．５ 比較器の第２の構成例の具体的な回路＞
図２７は、本実施形態に係る比較器の第２の構成例を示す回路図である。
図２７は、本実施形態に係る比較器の第２の構成例を示す回路図である。
図２７の比較器５００Ｃは、その構成は図１７の比較器５００と基本的にクランプ回路５４０の接続位置が異なるのみでその他の部分は同様であることから、その詳細な説明は省略する。
なお、図２７において、デジタル回路６００の初段の論理ゲート６１０としては単純なインバータとして記しているが、本技術の構成はこの場合に限らない。
なお、図２７において、デジタル回路６００の初段の論理ゲート６１０としては単純なインバータとして記しているが、本技術の構成はこの場合に限らない。
論理ゲート６１０は、デジタル電源電圧源ＶＤＤＤと基準電位である接地電位ＧＮＤとの間に直列に接続されたＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトランジスタＮＴ６１１を有する。
ＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトランジスタＮＴ６１１のゲートが比較器Ｔ５００Ｃの第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）に共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトランジスタＮＴ６１１のドレイン同士に接続点により出力ノードＮＤ６１１（Ｃ）が形成されている。
ＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトランジスタＮＴ６１１のゲートが比較器Ｔ５００Ｃの第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）に共通に接続されている。
そして、ＰＭＯＳトランジスタＰＴ６１１およびＮＭＯＳトランジスタＮＴ６１１のドレイン同士に接続点により出力ノードＮＤ６１１（Ｃ）が形成されている。
クランプ回路５４０は、ＮＭＯＳトランジスタＮＴ５４１を有する。すなわち、クランプ回路５４０は、図１６（Ａ）の構成が採用されている。
ＮＭＯＳトランジスタＮＴ５４１のドレインが比較器５００Ｃ用にアナログ電源電圧源ＶＤＤＡに接続され、ソースが第２アンプ５２０の出力ノードＮＤ５２１（ノードＢ）に接続されている。
ＮＭＯＳトランジスタＮＴ５４１のゲートが論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）に接続されている。
ＮＭＯＳトランジスタＮＴ５４１のドレインが比較器５００Ｃ用にアナログ電源電圧源ＶＤＤＡに接続され、ソースが第２アンプ５２０の出力ノードＮＤ５２１（ノードＢ）に接続されている。
ＮＭＯＳトランジスタＮＴ５４１のゲートが論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）に接続されている。
この比較器５００Ｃは、上述したように、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）と論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）にクランプ回路５５０が接続されている。
クランプ回路５４０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）と論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）の電圧を検出する。
この場合、クランプ回路５４０は、論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）が第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）よりも一定電圧Ｖｔｈだけ高くなったことを検出する。
具体的には、クランプ回路５４０において、論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）が一定電圧Ｖｔｈだけ高いときにはＮＭＯＳトランジスタＮＴ５４１がオンし、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）に電源から電流を流し込む。
この場合、第２アンプ５２０のＮＭＯＳトランジスタＮＴ５２１が電流源と機能する。そして、クランプ回路５４０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電位が、ドレインがノードＮＤ５２１に接続されたＮＭＯＳトランジスタＮＴ５２１の閾値電圧Ｖｔｈｎ521より低くならないようにクランプ処理を行う。換言すれば、クランプ回路５４０は、電流源として機能するＮＭＯＳトランジスタＮＴ５２１（Ｍ３）が飽和動作条件を満たしそれを保持するように、ノードＮＤ５３１（Ｂ）の電位をクランプする。
このように、クランプ回路５４０は、ノードＮＤ５２１（Ｂ）の電位が一定電位より下がることを防いでノードＮＤ５２１（Ｂ）およびノードＮＤ６１１（Ｃ）の電位をクランプする。
クランプ回路５４０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）と論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）の電圧を検出する。
この場合、クランプ回路５４０は、論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）が第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）よりも一定電圧Ｖｔｈだけ高くなったことを検出する。
具体的には、クランプ回路５４０において、論理ゲート６１０の出力ノードＮＤ６１１（Ｃ）が一定電圧Ｖｔｈだけ高いときにはＮＭＯＳトランジスタＮＴ５４１がオンし、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）に電源から電流を流し込む。
この場合、第２アンプ５２０のＮＭＯＳトランジスタＮＴ５２１が電流源と機能する。そして、クランプ回路５４０は、第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電位が、ドレインがノードＮＤ５２１に接続されたＮＭＯＳトランジスタＮＴ５２１の閾値電圧Ｖｔｈｎ521より低くならないようにクランプ処理を行う。換言すれば、クランプ回路５４０は、電流源として機能するＮＭＯＳトランジスタＮＴ５２１（Ｍ３）が飽和動作条件を満たしそれを保持するように、ノードＮＤ５３１（Ｂ）の電位をクランプする。
このように、クランプ回路５４０は、ノードＮＤ５２１（Ｂ）の電位が一定電位より下がることを防いでノードＮＤ５２１（Ｂ）およびノードＮＤ６１１（Ｃ）の電位をクランプする。
このようなクランプ回路５４０の機能により、ストリーキング現象の改善を図ることができる。
以下に、ストリーキング現象を改善することができる理由について説明する。
まずその説明の前に、クランプ回路を有していない図２８に示す比較器を比較例としてストリーキング現象が生じる理由について説明する。
以下に、ストリーキング現象を改善することができる理由について説明する。
まずその説明の前に、クランプ回路を有していない図２８に示す比較器を比較例としてストリーキング現象が生じる理由について説明する。
＜ストリーキング現象が生じる理由＞
まず初めに、比較例の比較器５００Ｄにおいてストリーキング現象が生じる理由、つまり比較器５００Ｃが反転する際にその消費電流が変動する理由に関して述べる。
まず初めに、比較例の比較器５００Ｄにおいてストリーキング現象が生じる理由、つまり比較器５００Ｃが反転する際にその消費電流が変動する理由に関して述べる。
図２８は、図２７の比較器に対する比較例としてクランプ回路を有していない比較器を示す回路図である。
図２９（Ａ）〜（Ｃ）は、図２８の比較器の動作時の波形を示す図である。
図２９（Ａ）〜（Ｃ）は、図２８の比較器の動作時の波形を示す図である。
比較器５００Ｄは、等価的にはゲインの高いアンプであるため、比較器５００Ｄの出力の反転前後でその出力ノードＮＤ５２１（ノードＢ）は接地電位ＧＮＤからアナログ電源電圧ＶＤＤＡまで大きく変化する。
第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電圧が一定値よりも低いとトランジスタＮＴ５２１（Ｍ３）が電流源として動作することができなくなり、電流を殆ど流さない。
したがって、図２９に示すように、比較器５００Ｄの出力の反転前後において２段目の第２アンプ５２０の電流源としてのトランジスタＮＴ５２１（Ｍ３）がオフからオンに切り替わるため、結果として消費電流が変動する。
第２アンプ５２０の出力ノードＮＤ５２１（Ｂ）の電圧が一定値よりも低いとトランジスタＮＴ５２１（Ｍ３）が電流源として動作することができなくなり、電流を殆ど流さない。
したがって、図２９に示すように、比較器５００Ｄの出力の反転前後において２段目の第２アンプ５２０の電流源としてのトランジスタＮＴ５２１（Ｍ３）がオフからオンに切り替わるため、結果として消費電流が変動する。
＜本技術によるストリーキング現象の改善＞
図３０（Ａ）〜（Ｃ）は、図２７の比較器の動作波形を示す図である。
図３０（Ａ）〜（Ｃ）は、図２７の比較器の動作波形を示す図である。
図２７の技術の比較器５００Ｃにおいては、比較器５００Ｃの出力反転前に、前述のクランプ回路５４０によって出力ノードＮＤ５２１（Ｂ）の電位が下がり過ぎないようにクランプする。
この結果として、トランジスタＭ３（ＮＴ５２１）は，図３０に示すように、潰れること（飽和動作条件を満たさなくなったこと）が無くなる。
これにより、トランジスタＭ３（ＮＴ５２１）は電流源として常に動作し、比較器５００Ｃの出力反転前後で２段目の第２アンプ５２０の消費電流は変動しない。
したがって、電源電圧の変動を介した他比較器への干渉も生じず、ストリーキング現象が改善する。
この結果として、トランジスタＭ３（ＮＴ５２１）は，図３０に示すように、潰れること（飽和動作条件を満たさなくなったこと）が無くなる。
これにより、トランジスタＭ３（ＮＴ５２１）は電流源として常に動作し、比較器５００Ｃの出力反転前後で２段目の第２アンプ５２０の消費電流は変動しない。
したがって、電源電圧の変動を介した他比較器への干渉も生じず、ストリーキング現象が改善する。
＜３．６ 比較器の第２の構成例の変形例＞
図３１は、本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
図３１は、本実施形態に係る比較器の第２の構成例の変形例を示す回路図である。
図３１の比較器５００Ｅは、図２７の比較器５００Ｃのトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図３１の比較器５００Ｅにおいては、図２５と図１７との関係と同様であることかが詳細な説明は省略する。
なお、図３１の比較器５００Ｅにおいては、図２５と図１７との関係と同様であることかが詳細な説明は省略する。
クランプ回路５４０Ｅは、図２７のＮＭＯＳトランジスタＮＴ５４１の代わりに、ＰＭＯＳトランジスタＰＴ５４１を用いて構成されている。この場合、ＰＭＯＳトランジスタＰＴ５４１のドレインは接地電位ＧＮＤに接続されている。
このような構成を有する図３１の比較器５００Ｅは、基本的に、図２７の比較器５００Ｃと同様に動作する。ただし、ＲＡＭＰ，１ｓｔ ｃｏｍｐ，２ｎｄ Ａmpの波形が反対になる。
そして、図３１の比較器５００Ｅによれば、図２７の比較器５００Ｃと同様の効果を得ることができる。
そして、図３１の比較器５００Ｅによれば、図２７の比較器５００Ｃと同様の効果を得ることができる。
以上説明した第２の構成例によれば、比較器において、電流源回路の電流値変動を低減させることができる。これにより、電源電圧の変動を低減し、比較結果の誤差を低減したり、比較器を含むシステム（電子機器）においてその他の回路への干渉による誤差を低減したりすることが可能となる。
比較器を用いたシングルスロープＡＤ変換器、特にスロープを共通とした多数の比較器を用いたパラレルな複数のシングルスロープＡＤ変換器において、比較器の電流源回路の電流値変動を低減させることができる。これにより、電源電圧の変動を経由したＡＤ変換器間の干渉による誤差を低減することが可能となる
カラムパラレルのシングルスロープＡＤ変換器を用いた固体撮像素子において、比較器の電流源回路の電流値変動を低減させて電源電圧の変動を低減することができる。これにより、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減して画質の劣化を抑えることが可能となる。
このように、第２の構成例によれば、比較器がその電源に与えるノイズ（誤差）を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
比較器を用いたシングルスロープＡＤ変換器、特にスロープを共通とした多数の比較器を用いたパラレルな複数のシングルスロープＡＤ変換器において、比較器の電流源回路の電流値変動を低減させることができる。これにより、電源電圧の変動を経由したＡＤ変換器間の干渉による誤差を低減することが可能となる
カラムパラレルのシングルスロープＡＤ変換器を用いた固体撮像素子において、比較器の電流源回路の電流値変動を低減させて電源電圧の変動を低減することができる。これにより、スロープ波形を経由したＡＤ変換器間の干渉による誤差を低減して画質の劣化を抑えることが可能となる。
このように、第２の構成例によれば、比較器がその電源に与えるノイズ（誤差）を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
＜３．７ 比較器の第３の構成例の具体的な回路＞
図３２は、本実施形態に係る比較器の第３の構成例を示す回路図である。
図３２は、本実施形態に係る比較器の第３の構成例を示す回路図である。
図３２の比較器５００Ｆは、第１の構成である図１７の比較器５００のクランプ回路５３０と第２の構成である図２７の比較器５００Ｃのクランプ回路５４０を併せ持つように構成されている。
具体的な構成は、図１７および図２７に関連付けて説明したことから、ここでは、その詳細な説明は省略する。
具体的な構成は、図１７および図２７に関連付けて説明したことから、ここでは、その詳細な説明は省略する。
図３２の比較器５００Ｆによれば、第１の構成の効果と第２の構成の効果を併せ持つ。
＜３．８ 比較器の第３の構成例の変形例＞
図３３は、本実施形態に係る比較器の第３の構成例の変形例を示す回路図である。
図３３は、本実施形態に係る比較器の第３の構成例の変形例を示す回路図である。
図３３の比較器５００Ｇは、第１の構成である図２５の比較器５００Ｂのクランプ回路５３０Ｂと第２の構成である図３１の比較器５００Ｅのクランプ回路５４０Ｅを併せ持つように構成されている。
具体的な構成は、図２５および図３１に関連付けて説明したことから、ここでは、その詳細な説明は省略する。
具体的な構成は、図２５および図３１に関連付けて説明したことから、ここでは、その詳細な説明は省略する。
図３３の比較器５００Ｇによれば、第１の構成の効果と第２の構成の効果を併せ持つ。
また、本実施形態に係る第１の構成の比較器は、初段の第１アンプ５１０の出力ノードＡと次段の第２アンプ５２０の出力ノードＢに接続されたクランプ回路５３０より構成される。
これにより、本実施形態によれば、比較器がその入力波形に与える誤差を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
また、本実施形態に係る第２の比較器は、クランプ回路５４０が比較器５００Ｃの出力すなわち２段目の第２アンプ５２０の出力ノードＢと、論理ゲート６１０の初段の反転ゲートの出力ノードＣとに接続される。
これにより、本実施形態によれば、比較器がその電源に与えるノイズ（誤差）を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
これにより、本実施形態によれば、比較器がその入力波形に与える誤差を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
また、本実施形態に係る第２の比較器は、クランプ回路５４０が比較器５００Ｃの出力すなわち２段目の第２アンプ５２０の出力ノードＢと、論理ゲート６１０の初段の反転ゲートの出力ノードＣとに接続される。
これにより、本実施形態によれば、比較器がその電源に与えるノイズ（誤差）を低減することができ、システムの精度を向上することができ、ＡＤ変換器間やカラム間の干渉によるＡＤ変換誤差や画質の劣化を低減することが可能となる。
また、本実施形態によれば、以下の効果を得ることができる。
本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてＴＣＶの本数を低減することが可能となる。また、アナログチップ上に量子化器（比較器）等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。
たとえば、イメージセンサにおいてセンサ（画素）の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。
アナログチップは前述のとおり、ロジックチップ（デジタルチップ）と比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。
また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。
同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。
上記２つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。
本技術により、伝送する信号に誤差を発生させることなく、既存の積層構造に比べてＴＣＶの本数を低減することが可能となる。また、アナログチップ上に量子化器（比較器）等の回路が不要となる。このため、アナログチップの面積をセンサのみで決まる面積まで小さくすることができる。
たとえば、イメージセンサにおいてセンサ（画素）の面積は、システムの光学サイズから決められているため、一般的にアナログチップを最小化し得るほぼ限界まで小さくできることを意味する。
アナログチップは前述のとおり、ロジックチップ（デジタルチップ）と比較して工程数が多いため、たとえチップの面積が同じであったとしてもコストが高くなる。
また、本技術によりアナログチップ上に配置する回路をセンサにかかわる部分に限定できるため、配線やトランジスタ製造にかかわる工程を省くことが可能となる。一般的に比較器等の回路を作製するためのトランジスタと、センサを構成するためのトランジスタは共通でないものを含む工程で製造されている。したがって、比較器等の回路がなくなることで、これらの工程が削減できる。
同様に、アナログチップ上に複雑な配線を配置する必要がなくなるので、配線の総数を削減できる。
上記２つの理由から本技術により、センサから出力される信号を劣化させることなく、半導体装置のコストを大幅に低減することが可能となる。
なお、本実施形態においては、半導体装置の一例としてＣＭＯＳイメージセンサの構成について説明したが、上記構成はたとえば裏面照射型ＣＭＯＳイメージセンサに適用することができ、上記各効果を発現することが可能である。ただし、表面照射型であっても十分に上記各効果を発現することが可能である。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
このような構成を有する固体撮像装置は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜４．カメラシステムの構成例＞
図３４は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
図３４は、本実施形態に係る固体撮像装置が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム７００は、図３４に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像装置）２００，３００，３００Ａ〜３００Ｃが適用可能な撮像デバイス７１０を有する。
さらに、カメラシステム７００は、この撮像デバイス７１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ６２０を有する。
カメラシステム７００は、撮像デバイス７１０を駆動する駆動回路(ＤＲＶ)７３０と、撮像デバイス７１０の出力信号を処理する信号処理回路(ＰＲＣ)７４０と、を有する。
さらに、カメラシステム７００は、この撮像デバイス７１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ６２０を有する。
カメラシステム７００は、撮像デバイス７１０を駆動する駆動回路(ＤＲＶ)７３０と、撮像デバイス７１０の出力信号を処理する信号処理回路(ＰＲＣ)７４０と、を有する。
駆動回路７３０は、撮像デバイス７１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス７１０を駆動する。
また、信号処理回路７４０は、撮像デバイス７１０の出力信号に対して所定の信号処理を施す。
信号処理回路７４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路７４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路７４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路７４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス６１０として、先述した固体撮像装置２００，３００，３００Ａ〜３００Ｃを搭載することで、高精度なカメラが実現できる。
また、本実施形態に係る比較器、ＡＤ変換器、固体撮像装置、カメラシステム（撮像装置）は、携帯電話機やパーソナルコンピュータ（ＰＣ）、テレビジョン機器等の電子機器に適用可能である。
＜５．電子機器への適用例＞
図３５は、本実施形態に係る比較器、ＡＤ変換器、固体撮像装置、またはカメラシステムが適用される電子機器における信号処理システムの構成例を示す図である。
図３５は、本実施形態に係る比較器、ＡＤ変換器、固体撮像装置、またはカメラシステムが適用される電子機器における信号処理システムの構成例を示す図である。
図３５の信号処理システム８００は、アナログ信号処理回路８１０、本実施形態に係る比較器を含むＡＤ変換器８２０、およびデジタル信号処理回路８３０を有する。
このように、本実施形態に係る比較器、ＡＤ変換器は電子機器の信号処理システムに適用でき、同様に、固体撮像装置、カメラシステムも各種電子機器に適用可能である。
なお、本技術は以下のような構成をとることができる。
（１）参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
比較器。
（２）上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（１）記載の比較器
（３）上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
上記（２）記載の比較器。
（４）上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
上記（２）または（３）記載の比較器。
（５）上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
上記（１）から（４）のいずれか一に記載に比較器。
（６）上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（５）記載の比較器。
（７）上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
上記（１）から（６）のいずれか一に記載の比較器。
（８）信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
ＡＤ変換器。
（９）上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（８）記載のＡＤ変換器。
（１０）上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
上記（９）記載のＡＤ変換器。
（１１）上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
上記（９）または（１０）記載のＡＤ変換器。
（１２）上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
上記（８）から（１１）のいずれか一に記載にＡＤ変換器。
（１３）上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（１２）記載のＡＤ変換器。
（１４）上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
上記（８）から（１４）のいずれか一に記載のＡＤ変換器。
（１５）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
固体撮像装置。
（１６）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
カメラシステム。
（１７）信号処理システムに少なくとも比較器を有し、
比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
電子機器。
（１）参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
比較器。
（２）上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（１）記載の比較器
（３）上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
上記（２）記載の比較器。
（４）上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
上記（２）または（３）記載の比較器。
（５）上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
上記（１）から（４）のいずれか一に記載に比較器。
（６）上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（５）記載の比較器。
（７）上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
上記（１）から（６）のいずれか一に記載の比較器。
（８）信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
ＡＤ変換器。
（９）上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（８）記載のＡＤ変換器。
（１０）上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
上記（９）記載のＡＤ変換器。
（１１）上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
上記（９）または（１０）記載のＡＤ変換器。
（１２）上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
上記（８）から（１１）のいずれか一に記載にＡＤ変換器。
（１３）上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
上記（１２）記載のＡＤ変換器。
（１４）上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
上記（８）から（１４）のいずれか一に記載のＡＤ変換器。
（１５）光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
固体撮像装置。
（１６）固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
カメラシステム。
（１７）信号処理システムに少なくとも比較器を有し、
比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
電子機器。
１００，１００Ａ〜１００Ｇ・・・半導体装置、１１０，１１０Ａ〜１１０Ｇ・・・第１チップ（アナログチップ）、１１１（−０，−１、・・・）・・・センサ、１１２（−０，−１、・・・）・・・サンプルホールド（ＳＨ）回路、１１３（−０，−１、・・・）・・・アンプ、１１４（−０，−１、・・・）・・・ＴＣＶ（ビア）、１１５（−０，−１、・・・）・・・サンプリングスイッチ、１２０，１２０Ａ〜１２０Ｇ・・・第２チップ（ロジックチップ、デジタルチップ）、１２１（−０，−１、・・・）・・・サンプリングスイッチ、１２２（−０，−１、・・・）・・・量子化器、１２３・・・信号処理回路、１２４（−０，−１、・・・）・・・比較器、１２５（−０，−１、・・・）・・・カウンタ、２００・・・固体撮像装置、２１０・・・画素アレイ部、２２０・・・行選択回路、２３０・・・カラム読み出し回路、３００，３００Ａ〜３００Ｃ・・・固体撮像装置、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ（ランプ信号発生器）、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、３９０・・・水平転送線、４１０，４２０・・・デジタル信号ＴＣＶ配置領域、４３０・・・アナログ信号ＴＣＶ配置領域、５００，５００Ａ〜５００Ｇ・・・比較器、５１０，５１０Ａ〜５１０Ｃ・・・・第１アンプ、５２０・・・第２アンプ、５３０，５３０Ｂ・・・クランプ回路、５４０，５４０Ｅ・・・クランプ回路、６００・・・デジタル回路、６１０・・・論理ゲート、７００・・・カメラシステム、７１０・・・撮像デバイス、７２０・・・レンズ、７３０・・・駆動回路、７４０・・・信号処理回路、８００・・・信号処理システム。
Claims (17)
- 参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
比較器。 - 上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
請求項１記載の比較器。 - 上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
請求項２記載の比較器。 - 上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
請求項２記載の比較器。 - 上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
請求項１記載の比較器。 - 上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
請求項５記載の比較器。 - 上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
請求項１記載の比較器。 - 信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
ＡＤ変換器。 - 上記レベル維持部は、
上記第２アンプの上記第２の出力ノードに接続される論理ゲートの第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
請求項８記載のＡＤ変換器。 - 上記クランプ回路は、
上記論理ゲートの上記第３の出力ノードが上記第２アンプの上記第２の出力ノードよりも一定電圧だけ高くまたは低くことを検出して電流源をオンして電源または基準電位源から電流を上記第２の出力ノードに流し込み、または上記第２の出力ノードから電流を流し出して、上記第２の出力ノードの電位が変化しないようにクランプ処理を行う
請求項９記載のＡＤ変換器。 - 上記クランプ回路は、
上記第２の出力ノードと電源または基準電位源との間に接続され、制御端子の電圧に応じて導通状態が制御されるトランジスタを含み、
上記トランジスタの制御端子が上記第３の出力ノードに接続されている
請求項９記載のＡＤ変換器。 - 上記第１アンプは、
一方のトランジスタのゲートに信号レベルが傾きをもって変化する参照電圧を受け、他方のトランジスタのゲートに入力信号を受けて、当該参照電圧と当該入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力し、
上記第１アンプの第１の出力ノードのレベルを、上記第１アンプの上記差動対トランジスタのうち、出力部が上記出力ノードに接続された他方のトランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する第１の出力ノード用レベル維持部を、さらに有する
請求項８記載にＡＤ変換器。 - 上記第１の出力ノード用レベル維持部は、
上記第２アンプの上記第２の出力ノードが上記第１アンプの上記第１の出力ノードよりも一定電圧だけ高くまたは低くなると、上記第１の出力ノードと上記第２の出力ノードの電位が変化しないようにクランプ処理を行うクランプ回路を含む
請求項１２記載のＡＤ変換器。 - 上記第１アンプは、
上記差動対トランジスタの負荷側トランジスタ対と、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に動作点を決めるための初期化用スイッチと、を含み、
上記負荷側トランジスタ対の一方のトランジスタが上記出力ノードに接続され、
上記差動対トランジスタの一方のトランジスタの出力部が上記出力ノードに接続されている
請求項８記載のＡＤ変換器。 - 光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
固体撮像装置。 - 固体撮像装置と、
上記固体撮像装置に被写体像を結像する光学系と、を有し、
上記固体撮像装置は、
光電変換を行う複数の画素が行列状に配列された画素アレイ部と、
上記画素アレイ部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
アナログ読み出し信号をデジタル信号に変換するＡＤ変換器を含み、
上記ＡＤ変換器は、
信号レベルが傾きをもって変化する参照電圧と入力信号を比較判定し、その判定信号を出力する比較器と、
上記比較器の比較時間をカウントしてデジタル信号を得るカウンタと、を含み、
上記比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
カメラシステム。 - 信号処理システムに少なくとも比較器を有し、
比較器は、
参照電圧と入力信号電位との比較動作を行う比較部としての差動対トランジスタを含み、比較結果に応じたレベルの信号を第１の出力ノードから出力する第１アンプと、
上記第１アンプの第１の出力ノードから出力される信号をゲインアップして第２の出力ノードから出力する第２アンプと、
上記第２の出力ノードのレベルを所定レベルに維持するレベル維持部と、を有し、
上記第２アンプは、
上記第２の出力ノードと電源または基準電位との間に接続された増幅用トランジスタと、
上記第２の出力ノードと基準電位または電源との間に接続された電流源用トランジスタと、を含み、
上記レベル維持部は、
上記第２アンプの第２の出力ノードのレベルを、上記第２アンプの上記電流源用トランジスタが飽和動作条件を満たさなくなるレベルにおちいらないレベルに維持する
電子機器。
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