JP5407264B2 - 固体撮像素子およびカメラシステム - Google Patents
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Description
本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。
近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳイメージセンサが注目を集めている。これは以下の理由による。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
ＣＣＤ画素の製造に専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
これに対して、ＣＭＯＳイメージセンサは、このようなＣＣＤにおいてシステムが非常に複雑化するといった処々の問題を、克服しているからである。
ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
このため、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。
ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
これに対して、ＣＭＯＳイメージセンサは各画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。
この列並列出力型ＣＭＯＳイメージセンサの信号出力回路については実に様々なものが提案されている。
ＣＭＯＳイメージセンサの画素信号読み出しで用いられる手法としてフォトダイオードなどの光電変換素子で生成した光信号となる信号電荷をその近傍に配置したＭＯＳスイッチを介し、その先の容量に一時的にサンプリングしそれを読み出す方法がある。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。
画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
サンプリング回路においては、通常サンプリング容量値に逆相関を持つノイズがのる。
画素においては、信号電荷をサンプリング容量に転送する際はポテンシャル勾配を利用し、信号電荷を完全転送するため、このサンプリング過程においてノイズは発生しないが、その前の容量の電圧レベルをある基準値にリセットするときにノイズがのる。
これを除去する一般的な手法として、相関二重サンプリング（ＣＤＳ；Correlated Double Sampling）がある。これは一度信号電荷をサンプリングする直前の状態（リセットレベル）で読み出して記憶しておき、ついで、サンプリング後の信号レベルを読み出し、それを差し引きすることでノイズを除去する手法である。
ＣＤＳの具体的な手法にはさまざまな方法がある。
ＣＤＳの具体的な手法にはさまざまな方法がある。
また、列並列出力型ＣＭＯＳイメージセンサの画素信号読み出し（出力）回路については実に様々なものが提案されている。それらの中で、その最も進んだ形態のひとつが列毎にアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を備え、デジタル信号として画素信号を取り出すタイプである。
このような列並列型のＡＤＣを搭載したＣＭＯＳイメージセンサは、たとえば非特許文献１や特許文献１、２、３に開示されている。
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999) 特開２００５−２７８１３５号公報
特開２００５−２９５３４６号公報
特開昭６３−２０９３７４号公報
W. Yang等 (W. Yang et. Al., "An Integrated 800x600 CMOS Image System," ISSCC Digest of Technical Papers, pp. 304-305、 Feb., 1999)
上述したように、列並列ＡＤＣ搭載ＣＭＯＳイメージセンサ（カラムＡＤ方式ＣＭＯＳイメージセンサ）では、コンパレータはＤＡＣからのＲＡＭＰ波と画素信号の比較をして、後段のカウンタでデジタルＣＤＳを行うことによりＡＤ変換を行う。
一般的に、コンパレータは２段アンプ構成になっており、初段で低速信号比較動作を行い、動作帯域を狭くし、２段目のアンプでゲインアップする構成となっている。
ところで、固体撮像素子の重要な性能指標にランダムノイズがある。
主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
主なランダムノイズ源として、画素とＡＤ変換器があることが知られている。
一般的には、ランダムノイズ低減手法として、トランジスタサイズを大きくすることでフリッカノイズ（flicker noise）を低減する、もしくは比較器初段出力に容量を付加し、帯域を落とすことでＣＤＳによるノイズのフィルタ効果を狙う方法が知られている。
しかし、それぞれの手法では、面積が増大する、容量増により比較器の反転遅延が悪化し、撮像素子のフレームレートが上げられないという不利益がある。
特許文献２および３には、画素内(垂直信号線前)においてリセットノイズを低減するためにミラー容量を用いているが、ＡＤ変換器のノイズは低減できないという不利益がある。
本発明は、面積の増大を抑止しつつフレームレートの向上を図れ、ＡＤ変換器のノイズを低減することが可能な固体撮像素子およびカメラシステムを提供することにある。
本発明の第１の観点の固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と傾きをもって変化する参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、非帰還型であり、方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行い、当該参照電圧と当該読み出し信号電位が交わったとき出力レベルを反転する差動増幅器を含む第１アンプと、上記第１アンプの出力を、レベル反転しゲインアップして出力する増幅器を含む第２アンプと、上記第２アンプの増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタと、を有し、上記第２アンプの入出力間に接続されたキャパシタは、上記増幅器のゲインをＡＶ２とし、上記キャパシタの容量をＣとすると、上記第１アンプの出力から見て｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍され、上記第２アンプは、上記第１アンプの反転出力に即応して上記レベル反転しゲインアップした出力を得る。
本発明の第２の観点のカメラシステムは、固体撮像素子と、上記固体撮像素子に被写体像を結像する光学系と、を有し、上記固体撮像素子は、光電変換を行う複数の画素が行列状に配列された画素部と、上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、上記画素信号読み出し部は、画素の列配列に対応して配置され、読み出し信号電位と傾きをもって変化する参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、上記各比較器は、非帰還型であり、一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行い、当該参照電圧と当該読み出し信号電位が交わったとき出力レベルを反転する差動増幅器を含む第１アンプと、上記第１アンプの出力を、レベル反転しゲインアップして出力する増幅器を含む第２アンプと、上記第２アンプの増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタと、を有し、上記第２アンプの入出力間に接続されたキャパシタは、上記増幅器のゲインをＡＶ２とし、上記キャパシタの容量をＣとすると、上記第１アンプの出力から見て｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍され、上記第２アンプは、上記第１アンプの反転出力に即応して上記レベル反転しゲインアップした出力を得る。
本発明によれば、キャパシタは、ミラー効果を発現し、たとえばソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプの出力に見える容量は、増幅器のゲインをＡＶ２とし、キャパシタの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタの容量値は小さくてよい。
第１アンプの出力に見える容量は、増幅器のゲインをＡＶ２とし、キャパシタの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタの容量値は小さくてよい。
本発明によれば、面積の増大を抑止しつつフレームレートの向上を図れ、ＡＤ変換器のノイズを低減することができる。
以下、本発明の実施の形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．比較器の構成例
３．ＣＤＳについての考察
４．比較器の動作
５．比較器の変形例
６．カメラシステムの構成例
なお、説明は以下の順序で行う。
１．固体撮像素子の全体構成例
２．比較器の構成例
３．ＣＤＳについての考察
４．比較器の動作
５．比較器の変形例
６．カメラシステムの構成例
＜１．固体撮像素子の全体構成例＞
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
図１は、本発明の実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。
図２は、図１の列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）におけるＡＤＣ群をより具体的に示すブロック図である。
この固体撮像素子１００は、図１および図２に示すように、撮像部としての画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、タイミング制御回路１４０、および画素信号読み出し部としてのＡＤＣ群１５０を有する。
固体撮像素子１００は、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
固体撮像素子１００は、ＤＡＣ（デジタル−アナログ変換装置）１６１を含むＤＡＣおよびバイアス回路１６０、アンプ回路（Ｓ／Ａ）１７０、信号処理回路１８０、およびラインメモリ１９０を有する。
これらの構成要素のうち、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群１５０、ＤＡＣおよびバイアス回路１６０、並びにアンプ回路（Ｓ／Ａ）１７０はアナログ回路により構成される。
また、タイミング制御回路１４０、信号処理回路１８０、およびラインメモリ１９０はデジタル回路により構成される。
画素部１１０は、フォトダイオードと画素内アンプとを含む、たとえば図３に示すような画素がマトリクス状（行列状）に配置されている。
図３は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。
この画素回路１１０Ａは、光電変換素子としてたとえばフォトダイオード１１１を有している。
画素回路１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１１０Ａは、１個のフォトダイオード１１１に対して転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
画素回路１１０Ａは、この１個の光電変換素子としてのフォトダイオード１１１を有する。
画素回路１１０Ａは、１個のフォトダイオード１１１に対して転送素子としての転送トランジスタ１１２、リセット素子としてのリセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。
フォトダイオード１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
転送トランジスタ１１２は、フォトダイオード１１１と出力ノードとしてのフローティングディフュージョンＦＤとの間に接続されている。
転送トランジスタ１１２は、転送制御線ＬＴｘを通じてそのゲート（転送ゲート）に駆動信号ＴＧが与えられることで、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。
リセットトランジスタ１１３は、電源ラインＬＶＤＤとフローティングディフュージョンＦＤとの間に接続されている。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
リセットトランジスタ１１３は、リセット制御線ＬＲＳＴを通してそのゲートにリセットＲＳＴが与えられることで、フローティングディフュージョンＦＤの電位を電源ラインＬＶＤＤの電位にリセットする。
フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して垂直信号線１１６に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
そして、選択制御線ＬＳＥＬを通して制御信号（アドレス信号またはセレクト信号)ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を垂直信号線１１６に出力する。垂直信号線１１６を通じて、各画素から出力された電圧は、画素信号読み出し回路としてのＡＤＣ群１５０に出力される。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。
画素部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴｘ、および選択制御線ＬＳＥＬは、画素駆動部としての垂直走査回路１２０により駆動される。
固体撮像素子１００は、画素部１１０の信号を順次読み出すための制御回路として内部クロックを生成するタイミング制御回路１４０、行アドレスや行走査を制御する垂直走査回路１２０、そして列アドレスや列走査を制御する水平転送走査回路１３０が配置される。
タイミング制御回路１４０は、画素部１１０、垂直走査回路１２０、水平転送走査回路１３０、ＡＤＣ群（カラムＡＤＣ回路）１５０、ＤＡＣおよびバイアス回路１６０、信号処理回路１８０、ラインメモリ１９０の信号処理に必要なタイミング信号を生成する。
タイミング制御回路１４０は、ＡＤＣ群の各比較器の行動作開始時に各カラム毎に動作点を決めるための初期化（オートゼロ：ＡＺ）用スイッチ(以下ＡＺスイッチ)に印加する初期化信号としての制御パルスを生成する。
タイミング制御回路１４０は、ＡＤＣ群の各比較器の行動作開始時に各カラム毎に動作点を決めるための初期化（オートゼロ：ＡＺ）用スイッチ(以下ＡＺスイッチ)に印加する初期化信号としての制御パルスを生成する。
画素部１１０においては、ラインシャッタを使用した光子蓄積、排出により、映像や画面イメージを画素行毎に光電変換し、アナログ信号ＶＳＬをＡＤＣ群に出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０では、ＡＤＣブロック（各カラム部）でそれぞれ、画素部１１０のアナログ出力をＤＡＣ１６１からのランプ信号ＲＡＭＰを使用したＡＰＧＡ対応積分型ＡＤＣ、およびデジタルＣＤＳを行い、数ビットのデジタル信号を出力する。
ＡＤＣ群１５０は、ＡＤＣが複数列配列されている。
各ＡＤＣは、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とを有する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
各ＡＤＣは、ＤＡＣ１６１により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号（電位ＶＳＬ）とを比較する比較器（コンパレータ）１５１を有する。
さらに、各ＡＤＣは、比較時間をカウントするカウンタ１５２と、カウント結果を保持するラッチ１５３とを有する。
ＡＤＣ群１５０は、ｎビットデジタル信号変換機能を有し、各垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ１５３の出力は、たとえば２ｎビット幅の水平転送線ＬＴＲＦに接続されている。
そして、水平転送線ＬＴＲＦに対応した２ｎ個のアンプ回路１７０、および信号処理回路１８０が配置される。
比較器１５１の具体的な構成および機能ついては後で詳述する。
ＡＤＣ群１５０においては、垂直信号線１１６に読み出されたアナログ信号（電位ＶＳＬ）は列毎（カラム毎）に配置された比較器１５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形であるランプ信号ＲＡＭＰ）と比較される。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
このとき、比較器１５１と同様に列毎に配置されたカウンタ１５２が動作しており、ランプ波形のあるランプ信号ＲＡＭＰ（電位Ｖｓｌｏｐ）とカウンタ値が一対一の対応を取りながら変化することで垂直信号線の電位ＶＳＬをデジタル信号に変換する。
ＡＤＣは、参照電圧Ｖｓｌｏｐ（ランプ信号ＲＡＭＰ）の変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換する。
そして、アナログ信号ＶＳＬとランプ信号ＲＡＭＰ（参照電圧Ｖｓｌｏｐ）が交わったとき、比較器１５１の出力が反転し、カウンタ１５２の入力クロックを停止し、または、入力を停止していたクロックをカウンタ１５２に入力し、ＡＤ変換を完了させる。
以上のＡＤ変換期間終了後、水平転送走査回路１３０により、ラッチ１５３に保持されたデータが、水平転送線ＬＴＲＦに転送され、アンプ１７０を経て信号処理回路１８０に入力され、所定の信号処理により２次元画像が生成される。
水平転送走査回路１３０では、転送速度の確保のために数チャンネル同時並列転送を行う。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
タイミング制御回路１４０においては、画素部１１０、ＡＤＣ群１５０等の各ブロックでの信号処理に必要なタイミングが生成される。
後段の信号処理回路１８０では、ラインメモリ１９０内に格納された信号より縦線欠陥や点欠陥の補正、信号のクランプを行ったり、パラレル-シリアル変換、圧縮、符号化、加算、平均、間欠動作などデジタル信号処理を行う。
ラインメモリ１９０には、画素行毎に送信されるデジタル信号が格納される。
本実施形態の固体撮像素子１００においては、信号処理回路１８０のデジタル出力がＩＳＰやベースバンド（baseband）ＬＳＩの入力として送信される。
そして、本実施形態に係るＡＤＣ群（画素信号読み出し部）１５０においては、画素ノイズ、比較器ノイズを低減するため、アンプ型の比較器にミラー効果を用いて帯域を大きく制限している。
本実施形態の比較器１５１は、以下のように構成されている。
本実施形態の比較器１５１は、以下のように構成されている。
＜２．比較器の構成例＞
カラム毎に配置される各比較器１５１は、縦続接続された第１アンプと第２アンプを有する。
そして、２段目の第２アンプのソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器１５１の帯域は小さな容量で大きく狭められる。
各比較器１５１は、行動作開始時に各カラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
カラム毎に配置される各比較器１５１は、縦続接続された第１アンプと第２アンプを有する。
そして、２段目の第２アンプのソース接地型増幅器の入出力間に容量が接続されている。この容量は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
これにより、各比較器１５１の帯域は小さな容量で大きく狭められる。
各比較器１５１は、行動作開始時に各カラム毎に動作点を決めるために初期化（オートゼロ：ＡＺ）してサンプリングする機能を有する。
以下、本実施形態の特徴的な構成を有するＡＤＣ群（画素信号読み出し部）１５０の比較器１５１の構成、機能について詳細に説明する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
以下の比較器は符号２００を付して説明する。
なお、本実施形態において、第１導電型はｐチャネルまたはｎチャネルであり、第２導電型はｎチャネルまたはｐチャネルである。
以下の比較器は符号２００を付して説明する。
図４は、本実施形態に係る比較器の構成例を示す回路図である。
比較器２００は、図４に示すように、縦続接続された第１アンプ２１０、第２アンプ２２０、およびミラー効果を発現するためのキャパシタＣ２３０を有している。
第１アンプ２１０は、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＰＴ２１１〜ＰＴ２１４、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＮＴ２１１〜ＮＴ２１３、およびＡＺレベルのサンプリング容量としての第１および第２のキャパシタＣ２１１，Ｃ２１２を有する。
ＰＭＯＳトランジスタＰＴ２１１のソースおよびＰＭＯＳトランジスタＰＴ２１２のソースが電源電位源ＶＤＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
ＰＭＯＳトランジスタＰＴ２１１のドレインがＮＭＯＳトランジスタＮＴ２１１のドレインに接続され、その接続点によりノードＮＤ２１１が形成されている。また、ＰＭＯＳトランジスタＰＴ２１１のドレインとゲートが接続され、その接続点がＰＭＯＳトランジスタ２１２のゲートに接続されている。
ＰＭＯＳトランジスタＰＴ２１２のドレインがＮＭＯＳトランジスタＮＴ２１２のドレインに接続され、その接続点により第１アンプ２１０の出力ノードＮＤ２１２が形成されている。
ＮＭＯＳトランジスタＮＴ２１１とＮＭＯＳトランジスタＮＴ２１２のソース同士が接続され、その接続点がＮＭＯＳトランジスタＮＴ２１３のドレインに接続されている。ＮＭＯＳトランジスタＮＴ２１３のソースは基準電位源（たとえば接地電位）ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２１１のゲートがキャパシタＣ２１１の第１電極に接続され、その接続点によりノードＮＤ２１３が形成されている。そして、キャパシタＣ２１１の第２電極がランプ信号ＲＡＭＰの入力端子ＴＲＡＭＰに接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のソースがノードＮＤ２１１に接続され、ドレインがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のソースがノードＮＤ２１２に接続され、ドレインがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
ＮＭＯＳトランジスタＮＴ２１２のゲートがキャパシタＣ２１２の第１電極に接続され、その接続点によりノードＮＤ２１４が形成されている。そして、キャパシタＣ２１２の第２電極がアナログ信号ＶＳＬの入力端子ＴＶＳＬに接続されている。
また、ＮＭＯＳトランジスタＮＴ２１３のゲートがバイアス信号ＢＩＡＳの入力端子ＴＢＩＡＳに接続されている。
ＰＭＯＳトランジスタＰＴ２１３のソースがノードＮＤ２１１に接続され、ドレインがノードＮＤ２１３に接続されている。ＰＭＯＳトランジスタＰＴ２１４のソースがノードＮＤ２１２に接続され、ドレインがノードＮＤ２１４に接続されている。
そして、ＰＭＯＳトランジスタＰＴ２１３およびＰＴ２１４のゲートがローレベルでアクティブの第１のＡＺ信号ＰＳＥＬの入力端子ＴＰＳＥＬに共通に接続されている。
このような構成を有する第１アンプ２１０において、ＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２によりカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２によりＮＭＯＳトランジスタＮＴ２１３を電流源とする差動比較部が構成される。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
また、ＰＭＯＳトランジスタＰＴ２１３，ＰＴ２１４がＡＺスイッチとして機能し、キャパシタＣ２１１，Ｃ２１２がＡＺレベルのサンプリング容量として機能する。
そして、第１アンプ２１０の出力信号１ｓｔｃｏｍｐは出力ノードＮＤ２１２から第２アンプ２２０に出力される。
第２アンプ２２０は、ＰＭＯＳトランジスタＰＴ２２１、ＮＭＯＳトランジスタＮＴ２２１，ＮＴ２２２、およびＡＺレベルのサンプリング容量としての第３のキャパシタＣ２２１を有する。
ＰＭＯＳトランジスタＰＴ２２１のソースが電源電位ＶＤＤに接続され、ゲートが第１アンプ２１０の出力ノードＮＤ２１２に接続されている。
ＰＭＯＳトランジスタＰＴ２２１のドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＮＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
ＰＭＯＳトランジスタＰＴ２２１のドレインがＮＭＯＳトランジスタＮＴ２２１のドレインに接続され、その接続点により出力ノードＮＤ２２１が形成されている。
ＮＭＯＳトランジスタＮＴ２２１のソースが接地電位ＧＮＤに接続され、ゲートがキャパシタＣ２２１の第１電極に接続され、その接続点によりノードＮＤ２２２が形成されている。キャパシタＣ２２１の第２電極は接地電位ＧＮＤに接続されている。
ＮＭＯＳトランジスタＮＴ２２２のドレインがノードＮＤ２２１に接続され、ソースがノードＮＤ２２２に接続されている。
そして、ＮＭＯＳトランジスタＮＴ２２２のゲートがハイレベルでアクティブの第２のＡＺ信号ＮＳＥＬの入力端子ＴＮＳＥＬに接続されている。
この第２のＡＺ信号ＮＳＥＬは、第１アンプ２１０に供給される第１のＡＺ信号ＰＳＥＬと相補的なレベルをとる。
このような構成を有する第２アンプ２２０において、ＰＭＯＳトランジスタＰＴ２２１により入力および増幅回路が構成されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、比較器２００の出力端子ＴＯＵＴに接続されている。
また、ＮＭＯＳトランジスタＮＴ２２２がＡＺスイッチとして機能し、キャパシタＣ２２１がＡＺレベルのサンプリング容量として機能する。
そして、第２アンプ２２０の出力ノードＮＤ２２１は、比較器２００の出力端子ＴＯＵＴに接続されている。
キャパシタＣ２３０は、第１電極がソース接地型増幅器としてＰＭＯＳトランジスタＰＴ２２１のゲート（入力）に接続され、第２電極がＰＭＯＳトランジスタＰＴ２２１のドレイン（出力）に接続されている。
このキャパシタＣ２３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ２１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ２２１のゲインをＡＶ２とし、キャパシタＣ２３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ２３０の容量値は小さくてよい。
これにより、比較器２００の帯域は小さな容量で大きく狭められる。
このキャパシタＣ２３０は、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ２１０の出力に見える容量は、ＰＭＯＳトランジスタＰＴ２２１のゲインをＡＶ２とし、キャパシタＣ２３０の容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ２３０の容量値は小さくてよい。
これにより、比較器２００の帯域は小さな容量で大きく狭められる。
＜３．ＣＤＳについての考察＞
次に、上記構成を有する比較器２００（１５１）を含むＡＤＣ用いたＣＤＳ（相関二重サンプリング)について考察する。
次に、上記構成を有する比較器２００（１５１）を含むＡＤＣ用いたＣＤＳ（相関二重サンプリング)について考察する。
図５は、ＣＤＳの動作フローを示す図である。
ＣＤＳでは、図５に示すように、まず、画素のリセットレベルのＡＤ変換を行い（ＳＴ１）、次に実信号のＡＤ変換を行って（ＳＴ２）、その差分が最終データとなる（ＳＴ３）。
図６および図７はＣＤＳ伝達関数を示す図であって、図６はＣＤＳ伝達関数の式を示し、図７は周波数対ＣＤＳゲイン特性を示す図である。
また、図８は、ＣＤＳにおけるフィルタ処理を模式的に示す図である。
また、図８は、ＣＤＳにおけるフィルタ処理を模式的に示す図である。
ＣＤＳは、図６および図７に示すように、バンドパスの伝達特性を示す。
そして、図８に示すように、画素ノイズや比較器自体のノイズはＣＤＳによってフィルタリングされる。
つまり、ミラー効果によって、比較器の遮断周波数ωＣを下げるほど、ＣＤＳの伝達特性によって、固体撮像素子全体のノイズが減ることとなる。
そして、図８に示すように、画素ノイズや比較器自体のノイズはＣＤＳによってフィルタリングされる。
つまり、ミラー効果によって、比較器の遮断周波数ωＣを下げるほど、ＣＤＳの伝達特性によって、固体撮像素子全体のノイズが減ることとなる。
図９（Ａ）〜（Ｃ）は、ＣＤＳのフィルタ効果によるノイズ低減について示す図である。
図９（Ａ）はＣＤＳ前入力換算ノイズを示し、図９（Ｂ）はＣＤＳゲインを示し、図９（Ｃ）はＣＤＳ後入力換算ノイズを示している。
図９（Ｂ）および（Ｃ）において、曲線Ａが本発明の実施形態に係る回路の特性を示し、曲線Ｂが既存回路の特性を示している。
図９（Ａ）はＣＤＳ前入力換算ノイズを示し、図９（Ｂ）はＣＤＳゲインを示し、図９（Ｃ）はＣＤＳ後入力換算ノイズを示している。
図９（Ｂ）および（Ｃ）において、曲線Ａが本発明の実施形態に係る回路の特性を示し、曲線Ｂが既存回路の特性を示している。
画素+ＡＤＣ（ＡＤ変換器）のノイズにＣＤＳ伝達特性を掛け合わせたものがＣＤＳ後のノイズスペクトラムとなる。
ミラー効果による比較器帯域制限により、ノイズスペクトラムのレベルが下がっていることが分かる。
ミラー効果による比較器帯域制限により、ノイズスペクトラムのレベルが下がっていることが分かる。
図１０は、図４の回路の比較例としての比較器を示している。
図１０の比較器２００Ｃは、ミラー効果を用いずに１段目の第１アンプ（差動増幅器）２１０の出力にキャパシタ（容量）Ｃ２４０が接続され、これにより帯域制限することも可能である。
しかし、この比較器２００Ｃにおいて、大きく帯域制限する場合、容量の大きさが大きくなり、容量への充放電時間がかかるためスルーレートが悪化し、比較器自体の反転遅延が大きくなる問題がある。
しかし、この比較器２００Ｃにおいて、大きく帯域制限する場合、容量の大きさが大きくなり、容量への充放電時間がかかるためスルーレートが悪化し、比較器自体の反転遅延が大きくなる問題がある。
図１１は、同一遮断周波数に設定した、ミラー効果を用いない図１０の既存回路とミラー効果を用いた本発明の実施形態に係る図４の回路との反転遅延の比較結果を示す図である。
図１１のように本発明回路の方が既存回路に比べて反転遅延量が小さい。
この比較器の反転遅延が増大すると、ＡＤ変換時間を延ばさなければならず、結果的にフレームレートを落とさざるをえなくなる。
この比較器の反転遅延が増大すると、ＡＤ変換時間を延ばさなければならず、結果的にフレームレートを落とさざるをえなくなる。
このように、本実施形態の比較器２００では、ミラー効果を用いて帯域制限することで、フレームレートを落とすことなくランダムノイズを低減できる。
さらに、小さな容量の実装で済むため、面積やコストの面で有利となる。
さらに、小さな容量の実装で済むため、面積やコストの面で有利となる。
＜４．比較器の動作＞
次に、本実施形態に係る比較器２００の動作について図１２のタイミングチャートに関連付けて説明する。
なお、図１２において、ＡＺ信号としては第２アンプ２２０に供給される第２のＡＺ信号ＮＳＥＬのみを示している。第１のＡＺ信号ＰＳＥＬは前述したように第２のＡＺ信号ＮＳＥＬと相補的なレベルをとる。すなわち、第２のＡＺ信号ＮＳＥＬがハイレベルのとき第１のＡＺ信号ＰＳＥＬはローレベルをとり、第２のＡＺ信号ＮＳＥＬがローレベルのとき第１のＡＺ信号ＰＳＥＬはハイレベルをとる。
次に、本実施形態に係る比較器２００の動作について図１２のタイミングチャートに関連付けて説明する。
なお、図１２において、ＡＺ信号としては第２アンプ２２０に供給される第２のＡＺ信号ＮＳＥＬのみを示している。第１のＡＺ信号ＰＳＥＬは前述したように第２のＡＺ信号ＮＳＥＬと相補的なレベルをとる。すなわち、第２のＡＺ信号ＮＳＥＬがハイレベルのとき第１のＡＺ信号ＰＳＥＬはローレベルをとり、第２のＡＺ信号ＮＳＥＬがローレベルのとき第１のＡＺ信号ＰＳＥＬはハイレベルをとる。
比較器２００において、ＡＺ期間に、第１のＡＺ信号ＰＳＥＬがローレベル、第２のＡＺ信号ＮＳＥＬはハイレベルで供給される。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオンする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオンする。
このようにＡＤＣ群１５０においては、比較器２００を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
このようにＡＤＣ群１５０においては、比較器２００を使用し、はじめにＤＡＣオフセットレベル、画素リセットレベルと各カラム毎のＡＺレベルをサンプリングして、ＡＺレベルサンプリング容量であるキャパシタＣ２１１，Ｃ２１２，Ｃ２２１に電荷を蓄える。
次に、ＡＺ期間を終了するとき、第１のＡＺ信号ＰＳＥＬがハイレベル、第２のＡＺ信号ＮＳＥＬはローに切り替えられる。これにより、第１アンプ２１０のＡＺスイッチとしてのＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４がオフする。同様に、第２アンプ２２０のＡＺスイッチとしてのＮＭＯＳトランジスタＮＴ２２２がオフする。
これにより、画素リセットレベルの積分型ＡＤ変換（以降Ｐ相）を開始する。
これにより、画素リセットレベルの積分型ＡＤ変換（以降Ｐ相）を開始する。
比較器２００の第１アンプ２１０において、Ｐ相ではＡＺ時に蓄積したサンプリング容量であるキャパシタＣ２１１、Ｃ２１２のＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート側ノードＮＤ２１３，ＮＤ２１４はハイインピーダンス（ＨｉＺ）になっている。
このため、ＤＡＣ１６１によるランプ信号ＲＡＭＰのランプ波変化に追従して差動トランジスタを構成するＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート入力が変化し、画素信号であるＶＳＬレベルとの比較を開始する。
そして、ランプ信号ＲＡＭＰと画素信号の交差以降、第１アンプ２１０の出力信号１ｓｔｃｏｍｐが急峻に変化する。
これにより、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオンして、電流Ｉ１が流れ始め、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
このため、ＤＡＣ１６１によるランプ信号ＲＡＭＰのランプ波変化に追従して差動トランジスタを構成するＮＭＯＳトランジスタＮＴ２１１，ＮＴ２１２のゲート入力が変化し、画素信号であるＶＳＬレベルとの比較を開始する。
そして、ランプ信号ＲＡＭＰと画素信号の交差以降、第１アンプ２１０の出力信号１ｓｔｃｏｍｐが急峻に変化する。
これにより、第２アンプ２２０のＰＭＯＳトランジスタＰＴ２２１がオンして、電流Ｉ１が流れ始め、第２アンプ２２０の出力２ｎｄＯＵＴがローレベル（Ｌ）からハイレベル（Ｈ）に変化する。
Ｄ相においても、各カラム毎に比較器２００はＰ相と同じ動作をするため、デジタルＣＤＳの結果、ｋＴＣノイズや画素リセットノイズをキャンセルすることができる（図１２のタイミングチャート：Ｄ相期間）。
図１３（Ａ）および（Ｂ）は、本発明の実施形態に係る図４の回路と図１０の回路の比較器出力の反転遅延を比較して示す図である。
図１３（Ａ）が既存回路の比較器出力等を、図１３（Ｂ）が本発明の実施形態に係る回路の比較器出力等を示している。
図１３（Ａ）が既存回路の比較器出力等を、図１３（Ｂ）が本発明の実施形態に係る回路の比較器出力等を示している。
図１３（Ａ）は、既存の手法で帯域制限した場合のタイミングチャートを示す。
図１３（Ａ）に示すように、反転遅延が大きい場合、Ｐ相・Ｄ相期間を延ばす必要があり、結果としてフレームレートを落とすことになる。
図１３（Ａ）に示すように、反転遅延が大きい場合、Ｐ相・Ｄ相期間を延ばす必要があり、結果としてフレームレートを落とすことになる。
図１３（Ｂ）は、実施形態に係る図４の回路で帯域制限した場合を示す。
図１３（Ｂ）の場合、図１３（Ａ）に比較して、Ｐ相・Ｄ相期間が少なくなるため、１Ｈタイミングを少なくでき、結果としてフレームレートを上げることができる。
図１３（Ｂ）の場合、図１３（Ａ）に比較して、Ｐ相・Ｄ相期間が少なくなるため、１Ｈタイミングを少なくでき、結果としてフレームレートを上げることができる。
＜５．比較器の変形例＞
図１４は、本実施形態に係る比較器の変形例を示す回路図である。
図１４は、本実施形態に係る比較器の変形例を示す回路図である。
図１４の比較器２００Ａは、図４の比較器２００のトランジスタの極性を逆極性として構成されている。そのため、接続する電源電位と接地電位も回路上逆となっている。
なお、図１４においては、理解を容易にするために、ノードとキャパシタの符号は図５と同じ符号を付している。
なお、図１４においては、理解を容易にするために、ノードとキャパシタの符号は図５と同じ符号を付している。
第１アンプ２１０Ａにおいて、図４のＮＭＯＳトランジスタＮＴ２１１〜ＮＴ２１３の代わりに、ＰＭＯＳトランジスタＰＴ２１５〜ＰＴ２１７を用いて差動比較部および電流源が構成されている。そして、電流源としてのＰＭＯＳトランジスタＰＴ２１７のソースが電源電位ＶＤＤに接続されている。
また、図４のＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２の代わりに、ＮＭＯＳトランジスタＮＴ２１４，ＮＴ２１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１４、ＮＴ２１５のソースが接地電位ＧＮＤに接続されている。
また、図４のＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４の代わり、ＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ２１０Ａには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７のゲートに供給される。
また、図４のＰＭＯＳトランジスタＰＴ２１１，ＰＴ２１２の代わりに、ＮＭＯＳトランジスタＮＴ２１４，ＮＴ２１５を用いてカレントミラー回路が構成され、ＮＭＯＳトランジスタＮＴ２１４、ＮＴ２１５のソースが接地電位ＧＮＤに接続されている。
また、図４のＰＭＯＳトランジスタＰＴ２１３、ＰＴ２１４の代わり、ＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７を用いてＡＺスイッチが構成されている。この場合、第１アンプ２１０Ａには第２のＡＺ信号ＮＳＥＬがＮＭＯＳトランジスタＮＴ２１６，ＮＴ２１７のゲートに供給される。
第２アンプ２２０Ａにおいて、図４のＰＭＯＳトランジスタＰＴ２２１の代わりに、ＮＭＯＳトランジスタＮＴ２２３を用いて入力および増幅回路が構成されている。ＮＭＯＳトランジスタＮＴ２２３のソースが接地電位ＧＮＤに接続されている。
図４のＮＭＯＳトランジスタＮＴ２２１の代わりに、ＰＭＯＳトランジスタＰＴ２２２を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ２２２のソースが電源電位ＶＤＤに接続されている。また、キャパシタＣ２２１の第１電極がＰＭＯＳトランジスタＰＴ２２２のゲートに接続されたノードＮＤ２２２に接続され、第２電極が電源電位ＶＤＤに接続されている。
また、図４のＮＭＯＳトランジスタＮＴ２２２の代わりに、ＰＭＯＳトランジスタＰＴ２２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ２２０Ａには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ２２３のゲートに供給される。
図４のＮＭＯＳトランジスタＮＴ２２１の代わりに、ＰＭＯＳトランジスタＰＴ２２２を用いてミラー回路を形成するトランジスタが構成されている。そして、ＰＭＯＳトランジスタＰＴ２２２のソースが電源電位ＶＤＤに接続されている。また、キャパシタＣ２２１の第１電極がＰＭＯＳトランジスタＰＴ２２２のゲートに接続されたノードＮＤ２２２に接続され、第２電極が電源電位ＶＤＤに接続されている。
また、図４のＮＭＯＳトランジスタＮＴ２２２の代わりに、ＰＭＯＳトランジスタＰＴ２２３を用いてＡＺスイッチが構成されている。この場合、第２アンプ２２０Ａには第１のＡＺ信号ＰＳＥＬがＰＭＯＳトランジスタＰＴ２２３のゲートに供給される。
そして、キャパシタＣ２３０Ａは、第１電極がソース接地型増幅器としてＮＭＯＳトランジスタＮＴ２２３のゲート（入力）に接続され、第２電極がＮＭＯＳトランジスタＮＴ２２３のドレイン（出力）に接続されている。
このキャパシタＣ２３０Ａは、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ２１０Ａの出力に見える容量は、ＮＭＯＳトランジスタＮＴ２２３のゲインをＡＶ２とし、キャパシタＣ２３０Ａの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ２３０Ａの容量値は小さくてよい。
これにより、比較器２００Ａの帯域は小さな容量で大きく狭められる。
このキャパシタＣ２３０Ａは、ミラー効果を発現し、ソース接地入力にゲイン倍の容量が接続されたのと等価になる。
第１アンプ２１０Ａの出力に見える容量は、ＮＭＯＳトランジスタＮＴ２２３のゲインをＡＶ２とし、キャパシタＣ２３０Ａの容量をＣとすると、｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍されることからキャパシタＣ２３０Ａの容量値は小さくてよい。
これにより、比較器２００Ａの帯域は小さな容量で大きく狭められる。
このような構成を有する図１４の比較器２００Ａは、基本的に、図４の比較器２００と同様に動作する。ただし、図１２のタイミングチャートにおけるRAMP,1st comp, 2nd Ampの波形が反対になる。
そして、図１４の比較器２００Ａによれば、図４の比較器２００と同様の効果を得ることができる。
そして、図１４の比較器２００Ａによれば、図４の比較器２００と同様の効果を得ることができる。
以上説明したように、本実施形態によれば、光電変換を行う複数の画素が行列状に配列された画素部１１０と、画素部１１０から行単位でデータの読み出しを行う画素信号読み出し部（ＡＤＣ群）１５０と、を有する。
ＡＤＣ群１５０は、画素の列配列に対応して配置され読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有する。
各比較器１５１は、第１アンプ２１０と、第１アンプ２１０に縦続接続され第１アンプ２１０の出力をゲインアップする第２アンプ２２０と、第２アンプのソース接地型増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタＣ２３０と、を有する。
したがって、本実施形態によれば、以下の効果を得ることができる。
ＡＤＣ群１５０は、画素の列配列に対応して配置され読み出し信号電位と参照電圧とを比較判定し、その判定信号を出力する複数の比較器１５１と、対応する上記比較器の比較時間をカウントする複数のカウンタ１５２と、を有する。
各比較器１５１は、第１アンプ２１０と、第１アンプ２１０に縦続接続され第１アンプ２１０の出力をゲインアップする第２アンプ２２０と、第２アンプのソース接地型増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタＣ２３０と、を有する。
したがって、本実施形態によれば、以下の効果を得ることができる。
すなわち、キャパシタのミラー効果で比較器の帯域を大きく落とすことで、画素ノイズ、比較器ノイズを低減することができる。
比較器の帯域を落とすためにミラー効果を使用するため、比較器の反転遅延が少ないまま、ノイズ低減が可能となる。反転遅延が悪化しないため、フレームレートを落とすことがない。
比較器の帯域を落とすためにミラー効果を使用するため、小さな容量で大きく帯域を落とせる。同等のノイズ低減効果を実現するのに、既存の手法に比べて、面積、コストを削減することができる。
比較器の帯域を落とすためにミラー効果を使用するため、比較器の反転遅延が少ないまま、ノイズ低減が可能となる。反転遅延が悪化しないため、フレームレートを落とすことがない。
比較器の帯域を落とすためにミラー効果を使用するため、小さな容量で大きく帯域を落とせる。同等のノイズ低減効果を実現するのに、既存の手法に比べて、面積、コストを削減することができる。
このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。
＜６．カメラシステムの構成例＞
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
図１５は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。
本カメラシステム３００は、図１５に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００が適用可能な撮像デバイス３１０を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
カメラシステム３００は、撮像デバイス３１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ３２０を有する。
カメラシステム３００は、撮像デバイス３１０を駆動する駆動回路(ＤＲＶ)３３０と、撮像デバイス３１０の出力信号を処理する信号処理回路(ＰＲＣ)３４０と、を有する。
駆動回路３３０は、撮像デバイス３１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス３１０を駆動する。
また、信号処理回路３４０は、撮像デバイス３１０の出力信号に対して所定の信号処理を施す。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
信号処理回路３４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路３４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。
上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス３１０として、先述した固体撮像素子１００を搭載することで、高精度なカメラが実現できる。
１００・・・固体撮像素子、１１０・・・画素部、１２０・・・垂直走査回路、１３０・・・水平転送走査回路、１４０・・・タイミング制御回路、１５０・・・ＡＤＣ群、１５１・・・比較器、１５２・・・カウンタ、１５３・・・ラッチ、１６０・・・ＤＡＣ、１７０・・・アンプ回路、１８０・・・信号処理回路、１９０・・・ラインメモリ、ＬＴＲＦ・・・水平転送線、２００，２００Ａ・・・比較器、２１０，２１０Ａ・・・第１アンプ、２２０，２２０Ａ・・・第２アンプ、Ｃ２３０，Ｃ２３０Ａ・・・キャパシタ、３００・・・カメラシステム、３１０・・・撮像デバイス、３２０・・・レンズ、３３０・・・駆動回路、３４０・・・信号処理回路。
Claims (6)
- 光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と傾きをもって変化する参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
非帰還型であり、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行い、当該参照電圧と当該読み出し信号電位が交わったとき出力レベルを反転する差動増幅器を含む第１アンプと、
上記第１アンプの出力を、レベル反転しゲインアップして出力する増幅器を含む第２アンプと、
上記第２アンプの増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタと、を有し、
上記第２アンプの入出力間に接続されたキャパシタは、上記増幅器のゲインをＡＶ２とし、上記キャパシタの容量をＣとすると、上記第１アンプの出力から見て｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍され、
上記第２アンプは、上記第１アンプの反転出力に即応して上記レベル反転しゲインアップした出力を得る
固体撮像素子。 - 上記第２アンプの増幅器は、ゲートに上記第１アンプの出力が供給されるソース接地型の電界効果トランジスタにより形成され、
上記キャパシタは、上記ソース接地型電界効果トランジスタのゲートとドレイン間に接続されている
請求項１記載の固体撮像素子。 - 上記第１アンプは、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行う差動トランジスタと、
上記差動トランジスタのゲートとドレイン間に接続された行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、
上記差動トランジスタの各ゲートに接続された初期化時のサンプリング用の第１および第２のキャパシタと、を含む
請求項１または２記載の固体撮像素子。 - 上記第２アンプは、
行動作開始時に各カラム毎に動作点を決めるための初期化用スイッチと、
初期化時のサンプリング用の第３のキャパシタと、を含む
請求項３記載の固体撮像素子。 - 上記第２アンプは、
上記第１アンプの出力がゲートに入力される第１導電型電界効果トランジスタと、
上記第１導電型電界効果トランジスタと直列に接続され、ゲートとドレイン間に上記初期化用スイッチが配置され、ゲートが上記第３のキャパシタに接続された第２導電型電界効果トランジスタと、を有し、
上記第１導電型電界効果トランジスタと上記第２導電型電界効果トランジスタの接続点により出力ノードが形成され、
上記ミラー効果発現のためのキャパシタは、上記第１導電型電界効果トランジスタのゲートとドレイン間に接続されている
請求項４記載の固体撮像素子。 - 固体撮像素子と、
上記固体撮像素子に被写体像を結像する光学系と、を有し、
上記固体撮像素子は、
光電変換を行う複数の画素が行列状に配列された画素部と、
上記画素部から複数の画素単位で画素信号の読み出しを行う画素信号読み出し部と、を有し、
上記画素信号読み出し部は、
画素の列配列に対応して配置され、読み出し信号電位と傾きをもって変化する参照電圧とを比較判定し、その判定信号を出力する複数の比較器と、
対応する上記比較器の比較時間をカウントする複数のカウンタと、を含み、
上記各比較器は、
非帰還型であり、
一方のトランジスタのゲートに上記参照電圧を受け、他方のトランジスタのゲートに上記読み出し信号を受けて、当該参照電圧と当該読み出し信号電位との比較動作を行い、当該参照電圧と当該読み出し信号電位が交わったとき出力レベルを反転する差動増幅器を含む第１アンプと、
上記第１アンプの出力を、レベル反転しゲインアップして出力する増幅器を含む第２アンプと、
上記第２アンプの増幅器の入出力間に接続されたミラー効果を発現するためのキャパシタと、を有し、
上記第２アンプの入出力間に接続されたキャパシタは、上記増幅器のゲインをＡＶ２とし、上記キャパシタの容量をＣとすると、上記第１アンプの出力から見て｛Ｃ＊（１＋ＡＶ２）｝のようにゲイン倍され、
上記第２アンプは、上記第１アンプの反転出力に即応して上記レベル反転しゲインアップした出力を得る
カメラシステム。
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