JPH0794953A - Ｍｏｓ反転増幅回路 - Google Patents
Ｍｏｓ反転増幅回路Info
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- JPH0794953A JPH0794953A JP5233832A JP23383293A JPH0794953A JP H0794953 A JPH0794953 A JP H0794953A JP 5233832 A JP5233832 A JP 5233832A JP 23383293 A JP23383293 A JP 23383293A JP H0794953 A JPH0794953 A JP H0794953A
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Abstract
(57)【要約】
【目的】 ＭＯＳプロセスにより構成される反転増幅器
に関し、高周波特性に優れ、利得を精度良くコントロー
ルでき、且つ、動作範囲を大きくとることができ、更
に、利得がプロセス変動や温度変動の影響を受けにくい
ようにすることを目的とする。 【構成】 第１の電位源（１）と第２の電位源（２）と
の間に直列に接続され、同一の半導体製造プロセスによ
り形成された同一導電型の第１および第２のＭＯＳトラ
ンジスタ（３，４）からなり、前記第１のＭＯＳトラン
ジスタ（３）のゲート端子に入力電圧（ＶIN）を印加
し、前記第２のＭＯＳトランジスタ（４）のゲート端子
に固定電圧（Ｖref ）を印加し、前記第１および第２の
ＭＯＳトランジスタ（３，４）が直列に接続される接続
点を出力端子とすることを特徴とするように。
に関し、高周波特性に優れ、利得を精度良くコントロー
ルでき、且つ、動作範囲を大きくとることができ、更
に、利得がプロセス変動や温度変動の影響を受けにくい
ようにすることを目的とする。 【構成】 第１の電位源（１）と第２の電位源（２）と
の間に直列に接続され、同一の半導体製造プロセスによ
り形成された同一導電型の第１および第２のＭＯＳトラ
ンジスタ（３，４）からなり、前記第１のＭＯＳトラン
ジスタ（３）のゲート端子に入力電圧（ＶIN）を印加
し、前記第２のＭＯＳトランジスタ（４）のゲート端子
に固定電圧（Ｖref ）を印加し、前記第１および第２の
ＭＯＳトランジスタ（３，４）が直列に接続される接続
点を出力端子とすることを特徴とするように。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳプロセスにより
構成される反転増幅器に関する。光通信等の分野におい
ては、高周波特性に優れ、利得を精度良くコントロール
でき、且つ、動作範囲を大きくとることができる増幅器
が望まれている。
構成される反転増幅器に関する。光通信等の分野におい
ては、高周波特性に優れ、利得を精度良くコントロール
でき、且つ、動作範囲を大きくとることができる増幅器
が望まれている。
【０００２】
【従来の技術】ＭＯＳプロセスにより増幅器を構成する
場合，一般的には図９に示すような高ＤＣゲインの演算
増幅器を用いて図１０に示すような負帰還回路を構成
し、安定な増幅器を実現している。しかし、この種のＭ
ＯＳ演算増幅器では、例えば、図１１に示されているよ
うに、帯域が高々数１０ＭＨｚに制限されることから、
図９に示すような高ＤＣゲインの演算増幅器を用いて高
周波特性の優れたものを実現することは困難であった。
場合，一般的には図９に示すような高ＤＣゲインの演算
増幅器を用いて図１０に示すような負帰還回路を構成
し、安定な増幅器を実現している。しかし、この種のＭ
ＯＳ演算増幅器では、例えば、図１１に示されているよ
うに、帯域が高々数１０ＭＨｚに制限されることから、
図９に示すような高ＤＣゲインの演算増幅器を用いて高
周波特性の優れたものを実現することは困難であった。
【０００３】一方、高周波ＭＯＳ回路の実現要求から、
図１２に示すようにＭＯＳ増幅器を負帰還抵抗無しに用
いる方法も想定されるが、このような構成では所望以上
の高利得が得られる上に利得を精度良くコントロールす
ることは困難である。図１２の構成の周波数特性は図１
３に示す。従来、光通信へのＭＯＳ回路適用の要求から
図１４に示す反転増幅器が考案され実用に供されてい
る。この増幅器は図１０に示されているように負帰還手
段を設けることにより入出力の動作点が一致するという
条件で利得を求めると、利得は以下に示すようにＭＯＳ
トランジスタＴｒ１およびＴｒ２のゲート幅の比で設定
可能となる。
図１２に示すようにＭＯＳ増幅器を負帰還抵抗無しに用
いる方法も想定されるが、このような構成では所望以上
の高利得が得られる上に利得を精度良くコントロールす
ることは困難である。図１２の構成の周波数特性は図１
３に示す。従来、光通信へのＭＯＳ回路適用の要求から
図１４に示す反転増幅器が考案され実用に供されてい
る。この増幅器は図１０に示されているように負帰還手
段を設けることにより入出力の動作点が一致するという
条件で利得を求めると、利得は以下に示すようにＭＯＳ
トランジスタＴｒ１およびＴｒ２のゲート幅の比で設定
可能となる。
【０００４】トランジスタＴｒ１においては、ソース・
ドレイン電流の変化分をΔI1、ゲート・ソース間電圧を
ΔV GS1 とするとき、相互コンダクタンスgm1 は、gm1
＝ΔI1／ΔV GS1 であり、ΔI1= gm1 ・ΔV GS1 とな
る. 同様に、トランジスタＴｒ２では、ソース・ドレイ
ン電流の変化分をΔI2、ゲート・ソース間電圧をΔV GS
2 とするとき、相互コンダクタンスgm2 は、gm2 ＝ΔI2
／ΔV GS2 、よって、ΔI2= gm2 ・ΔV GS2 である．ト
ランジスタＴｒ１およびＴｒ２の電流は共通の電流源か
ら供給されているため、トランジスタＴｒ１の電流がΔ
I1変化すれば，トランジスタＴｒ２の電流がΔI2=-ΔI1
変化する。すなわちgm1 ・ΔV GS1 = - gm 2 ・ΔV GS2
となり、利得は、ΔV GS2 ／ΔV GS1 ＝- gm1 ／gm2 と
なる。また、gm = dIDS／dVGS = 2k(VGS - VT) = 2k'W
/L (VGS - V T) ( k'= μn Cox /2 )であるから、利得
は次のように表される。
ドレイン電流の変化分をΔI1、ゲート・ソース間電圧を
ΔV GS1 とするとき、相互コンダクタンスgm1 は、gm1
＝ΔI1／ΔV GS1 であり、ΔI1= gm1 ・ΔV GS1 とな
る. 同様に、トランジスタＴｒ２では、ソース・ドレイ
ン電流の変化分をΔI2、ゲート・ソース間電圧をΔV GS
2 とするとき、相互コンダクタンスgm2 は、gm2 ＝ΔI2
／ΔV GS2 、よって、ΔI2= gm2 ・ΔV GS2 である．ト
ランジスタＴｒ１およびＴｒ２の電流は共通の電流源か
ら供給されているため、トランジスタＴｒ１の電流がΔ
I1変化すれば，トランジスタＴｒ２の電流がΔI2=-ΔI1
変化する。すなわちgm1 ・ΔV GS1 = - gm 2 ・ΔV GS2
となり、利得は、ΔV GS2 ／ΔV GS1 ＝- gm1 ／gm2 と
なる。また、gm = dIDS／dVGS = 2k(VGS - VT) = 2k'W
/L (VGS - V T) ( k'= μn Cox /2 )であるから、利得
は次のように表される。
【０００５】 gm1 ／gm2 = - W1 (VGS1- V T) ／W2(VGS2- V T) この増幅器では前述のように負帰還手段を有しているた
め、V GS1 ≒ V GS2が成り立つ。したがって、利得はト
ランジスタＴｒ１およびＴｒ２のゲート幅の比で、利得
=−Ｗ1 ／Ｗ2 と表される。すなわち、図１４の構成の
ＭＯＳ反転増幅器の利得はトランジスタＴｒ１およびＴ
ｒ２のゲート幅の比で設定可能となる。
め、V GS1 ≒ V GS2が成り立つ。したがって、利得はト
ランジスタＴｒ１およびＴｒ２のゲート幅の比で、利得
=−Ｗ1 ／Ｗ2 と表される。すなわち、図１４の構成の
ＭＯＳ反転増幅器の利得はトランジスタＴｒ１およびＴ
ｒ２のゲート幅の比で設定可能となる。
【０００６】ところで、この増幅器では入出力の動作点
が一致することが条件である他，高周波化に加え、光通
信等では S/N比を高くとるため、相互コンダクタンスgm
を大きくする必要がある。このため入力段のトランジス
タＴｒ１のチャネル幅を長くし大電流を流すことにな
る。しかしながら、このためには電流を供給するトラン
ジスタＴｒ３や利得設定用のトランジスタＴｒ２も大き
くせねばならず帯域制限の要因になる。また、相互コン
ダクタンスgmを大きくするためにはトランジスタＴｒ１
のゲート・ソース間電圧 Vgsを比較的高く設定する必要
があるが、トランジスタＴｒ２のゲートがソースと接続
されているため、トランジスタＴｒ２が働く (電流が流
れる) 条件は、トランジスタＴｒ２のゲート・ソース間
電圧 Vgs,即ち増幅器の出力電圧Voutがグランドに対
し、しきい値電圧Vth より高い範囲である。したがっ
て、動作範囲を広く取るためにはトランジスタＴｒ２の
Vgs、即ち増幅器の出力電圧Voutを高く設定する必要が
生じる。ところで、図１４の増幅器は図１０のような構
成の負帰還回路において使用するので、増幅器の出力電
圧Vout＝増幅器の入力電圧＝トランジスタＴｒ１のゲー
ト・ソース間電圧 Vgsであるので、上記の要求は、結
局、トランジスタＴｒ１のゲート・ソース間電圧 Vgsを
高く設定する必要が生じることになる。トランジスタＴ
ｒ１のゲート・ソース間電圧 Vgsを高く設定することは
トランジスタＴｒ１に大きな電流を流すことになるの
で、相互コンダクタンスgmの値は、上記の S/N比を高く
とるために必要なgm を得る程度に止めないと消費電流
が多大となる。こうして、図１４の構成の増幅器では、
動作範囲を大きくとることが難しい。
が一致することが条件である他，高周波化に加え、光通
信等では S/N比を高くとるため、相互コンダクタンスgm
を大きくする必要がある。このため入力段のトランジス
タＴｒ１のチャネル幅を長くし大電流を流すことにな
る。しかしながら、このためには電流を供給するトラン
ジスタＴｒ３や利得設定用のトランジスタＴｒ２も大き
くせねばならず帯域制限の要因になる。また、相互コン
ダクタンスgmを大きくするためにはトランジスタＴｒ１
のゲート・ソース間電圧 Vgsを比較的高く設定する必要
があるが、トランジスタＴｒ２のゲートがソースと接続
されているため、トランジスタＴｒ２が働く (電流が流
れる) 条件は、トランジスタＴｒ２のゲート・ソース間
電圧 Vgs,即ち増幅器の出力電圧Voutがグランドに対
し、しきい値電圧Vth より高い範囲である。したがっ
て、動作範囲を広く取るためにはトランジスタＴｒ２の
Vgs、即ち増幅器の出力電圧Voutを高く設定する必要が
生じる。ところで、図１４の増幅器は図１０のような構
成の負帰還回路において使用するので、増幅器の出力電
圧Vout＝増幅器の入力電圧＝トランジスタＴｒ１のゲー
ト・ソース間電圧 Vgsであるので、上記の要求は、結
局、トランジスタＴｒ１のゲート・ソース間電圧 Vgsを
高く設定する必要が生じることになる。トランジスタＴ
ｒ１のゲート・ソース間電圧 Vgsを高く設定することは
トランジスタＴｒ１に大きな電流を流すことになるの
で、相互コンダクタンスgmの値は、上記の S/N比を高く
とるために必要なgm を得る程度に止めないと消費電流
が多大となる。こうして、図１４の構成の増幅器では、
動作範囲を大きくとることが難しい。
【０００７】図１５に、図１４の構成の周波数特性を、
また、図１６に図１４の構成の直流入出力特性を示す。
図１６から利得一定の範囲が狭い (リニア増幅のための
動作範囲が狭い) ことが分かる。
また、図１６に図１４の構成の直流入出力特性を示す。
図１６から利得一定の範囲が狭い (リニア増幅のための
動作範囲が狭い) ことが分かる。
【０００８】
【発明が解決しようとする課題】図９に示すような高Ｄ
Ｃゲインの演算増幅器を用いて高周波特性の優れた増幅
器を実現することは困難である。図１２に示すようにＭ
ＯＳ増幅器を負帰還抵抗無しで用いると、所望以上の高
利得が得られる上に利得を精度良くコントロールするこ
とは困難である。
Ｃゲインの演算増幅器を用いて高周波特性の優れた増幅
器を実現することは困難である。図１２に示すようにＭ
ＯＳ増幅器を負帰還抵抗無しで用いると、所望以上の高
利得が得られる上に利得を精度良くコントロールするこ
とは困難である。
【０００９】図１４に示す反転増幅器では、 S/N比を高
くとるため、相互コンダクタンスgmを大きくする必要が
ある。このため入力段のトランジスタＴｒ１のチャネル
幅を長くし大電流を流すことになる。しかしながら、こ
のためには電流を供給するトランジスタＴｒ３や利得設
定用のトランジスタＴｒ２も大きくせねばならず帯域制
限の要因になる。また、動作範囲を広く取るためには消
費電流が多大となり、動作範囲を大きくとることが難し
いという問題がある。
くとるため、相互コンダクタンスgmを大きくする必要が
ある。このため入力段のトランジスタＴｒ１のチャネル
幅を長くし大電流を流すことになる。しかしながら、こ
のためには電流を供給するトランジスタＴｒ３や利得設
定用のトランジスタＴｒ２も大きくせねばならず帯域制
限の要因になる。また、動作範囲を広く取るためには消
費電流が多大となり、動作範囲を大きくとることが難し
いという問題がある。
【００１０】本発明は、高周波特性に優れ、利得を精度
良くコントロールでき、且つ、動作範囲を大きくとるこ
とができ、更に、利得がプロセス変動や温度変動の影響
を受けにくいＭＯＳ反転増幅器を提供することを目的と
する。
良くコントロールでき、且つ、動作範囲を大きくとるこ
とができ、更に、利得がプロセス変動や温度変動の影響
を受けにくいＭＯＳ反転増幅器を提供することを目的と
する。
【００１１】
【課題を解決するための手段】図１は、本発明の第１の
形態の基本構成を示すものである。図１に示されている
ように、本発明の第１の形態によれば、第１の電位源１
と第２の電位源２との間に直列に接続され、同一の半導
体製造プロセスにより形成された同一導電型の第１およ
び第２のＭＯＳトランジスタ３および４からなり、前記
第１のＭＯＳトランジスタ３のゲート端子に入力電圧
（ＶIN）を印加し、前記第２のＭＯＳトランジスタ４の
ゲート端子に固定電圧（Ｖref ）を印加し、前記第１お
よび第２のＭＯＳトランジスタ３および４が直列に接続
される接続点を出力端子とすることを特徴とするＭＯＳ
反転増幅回路が提供される。
形態の基本構成を示すものである。図１に示されている
ように、本発明の第１の形態によれば、第１の電位源１
と第２の電位源２との間に直列に接続され、同一の半導
体製造プロセスにより形成された同一導電型の第１およ
び第２のＭＯＳトランジスタ３および４からなり、前記
第１のＭＯＳトランジスタ３のゲート端子に入力電圧
（ＶIN）を印加し、前記第２のＭＯＳトランジスタ４の
ゲート端子に固定電圧（Ｖref ）を印加し、前記第１お
よび第２のＭＯＳトランジスタ３および４が直列に接続
される接続点を出力端子とすることを特徴とするＭＯＳ
反転増幅回路が提供される。
【００１２】図２は、本発明の第２の形態の基本構成を
示すものである。図２に示されているように、本発明の
第２の形態によれば、第１の電位源１と第２の電位源２
との間に直列に接続され、同一の半導体製造プロセスに
より形成された同一導電型の第１、第２、および、第３
のＭＯＳトランジスタ３，４，および５からなり、前記
第１のＭＯＳトランジスタ３のゲート端子に入力電圧
（ＶIN）を印加し、前記第２のＭＯＳトランジスタ４の
ゲート端子に第１の固定電圧（Ｖref1）を印加し、前記
第３のＭＯＳトランジスタ４のゲート端子に第１の固定
電圧（Ｖref2）を印加し、前記第３のＭＯＳトランジス
タは前記第１および第２のＭＯＳトランジスタ３および
４の間に直列に接続され、前記第２および第３のＭＯＳ
トランジスタ４および５が直列に接続される接続点を出
力端子とすることを特徴とするＭＯＳ反転増幅回路が提
供される。
示すものである。図２に示されているように、本発明の
第２の形態によれば、第１の電位源１と第２の電位源２
との間に直列に接続され、同一の半導体製造プロセスに
より形成された同一導電型の第１、第２、および、第３
のＭＯＳトランジスタ３，４，および５からなり、前記
第１のＭＯＳトランジスタ３のゲート端子に入力電圧
（ＶIN）を印加し、前記第２のＭＯＳトランジスタ４の
ゲート端子に第１の固定電圧（Ｖref1）を印加し、前記
第３のＭＯＳトランジスタ４のゲート端子に第１の固定
電圧（Ｖref2）を印加し、前記第３のＭＯＳトランジス
タは前記第１および第２のＭＯＳトランジスタ３および
４の間に直列に接続され、前記第２および第３のＭＯＳ
トランジスタ４および５が直列に接続される接続点を出
力端子とすることを特徴とするＭＯＳ反転増幅回路が提
供される。
【００１３】
【作用】本発明の第１の形態によるＭＯＳ反転増幅回路
においては、その利得は、第１のＭＯＳトランジスタの
利得定数β1 と第２のＭＯＳトランジスタの利得定数β
2 との比の平方根√（β2 ／β1 ）で与えられ、更に、
第１および第２のＭＯＳトランジスタのチャネル幅をそ
れぞれＷ1 およびＷ2 とし、第１および第２のＭＯＳト
ランジスタのチャネル長をそれぞれＬ1 およびＬ2 とす
るとき、上記の利得は√（Ｗ2 Ｌ1 ／Ｗ1 Ｌ2 ）で与え
られる。すなわち、ＭＯＳトランジスタのサイズ比によ
って利得が設定できるためプロセス変動や温度変動の影
響を受けにくい増幅器を構成することができる。
においては、その利得は、第１のＭＯＳトランジスタの
利得定数β1 と第２のＭＯＳトランジスタの利得定数β
2 との比の平方根√（β2 ／β1 ）で与えられ、更に、
第１および第２のＭＯＳトランジスタのチャネル幅をそ
れぞれＷ1 およびＷ2 とし、第１および第２のＭＯＳト
ランジスタのチャネル長をそれぞれＬ1 およびＬ2 とす
るとき、上記の利得は√（Ｗ2 Ｌ1 ／Ｗ1 Ｌ2 ）で与え
られる。すなわち、ＭＯＳトランジスタのサイズ比によ
って利得が設定できるためプロセス変動や温度変動の影
響を受けにくい増幅器を構成することができる。
【００１４】ここで、本発明によれば、第１および第２
のＭＯＳトランジスタ（Ｔｒ１，Ｔｒ２）は同一の半導
体製造プロセスにより形成されたものであるので、上記
の利得、√（Ｗ2 Ｌ1 ／Ｗ1 Ｌ2 ）は高い精度で実現す
ることができる。例えば、本発明の第２のトランジスタ
の代わりに抵抗を接続した従来のインバータ回路では、
抵抗値の誤差が数１０％にも及ぶため、利得の値が精度
良く実現できない。
のＭＯＳトランジスタ（Ｔｒ１，Ｔｒ２）は同一の半導
体製造プロセスにより形成されたものであるので、上記
の利得、√（Ｗ2 Ｌ1 ／Ｗ1 Ｌ2 ）は高い精度で実現す
ることができる。例えば、本発明の第２のトランジスタ
の代わりに抵抗を接続した従来のインバータ回路では、
抵抗値の誤差が数１０％にも及ぶため、利得の値が精度
良く実現できない。
【００１５】上記の第１の形態によるＭＯＳ反転増幅回
路においては、第１のＭＯＳトランジスタのゲート端子
とドレイン端子とが逆相となるため、寄生容量が生じ帯
域制限を受けやすいが、本発明の第２の形態によるＭＯ
Ｓ反転回路においては、第１のＭＯＳトランジスタのゲ
ート端子とドレイン端子とが逆相とならないように第３
のＭＯＳトランジスタを第１および第２のＭＯＳトラン
ジスタの間に挿入している。これにより、本発明の第２
の形態のＭＯＳ反転増幅回路は、第１の形態のものより
良好な高周波特性を有し、広い帯域での使用が可能とな
る。
路においては、第１のＭＯＳトランジスタのゲート端子
とドレイン端子とが逆相となるため、寄生容量が生じ帯
域制限を受けやすいが、本発明の第２の形態によるＭＯ
Ｓ反転回路においては、第１のＭＯＳトランジスタのゲ
ート端子とドレイン端子とが逆相とならないように第３
のＭＯＳトランジスタを第１および第２のＭＯＳトラン
ジスタの間に挿入している。これにより、本発明の第２
の形態のＭＯＳ反転増幅回路は、第１の形態のものより
良好な高周波特性を有し、広い帯域での使用が可能とな
る。
【００１６】
【実施例】図３は本発明の第１の形態の実施例の構成を
示すものであり、図１の構成に対応するものである。図
１の第１および第２のＭＯＳトランジスタ３および４
は、それぞれ、ｎチャネルのＭＯＳＦＥＴ Ｔｒ１およ
びＴｒ２により実現されている。ＶＤＤは高電位電源、
Ｇは接地電位である。
示すものであり、図１の構成に対応するものである。図
１の第１および第２のＭＯＳトランジスタ３および４
は、それぞれ、ｎチャネルのＭＯＳＦＥＴ Ｔｒ１およ
びＴｒ２により実現されている。ＶＤＤは高電位電源、
Ｇは接地電位である。
【００１７】図３の構成において、ＭＯＳトランジスタ
Ｔｒ１およびＴｒ２に流れる電流（それぞれI1および
I2）は I1 = k W1/L1 (V GS1 - V th)2 k = μn C ox / 2 I2 = k W2/L2 (V GS2 - V th)2 ここで、L = L1 = L2 とおくと、I1 = I2 から、 k W1/L (V GS1 - V th)2 = k W2/L (V GS2 - V th )2 V GS2 ＝√（ W1 ／ W2 ）(V GS1 - V th ) ＋ V th が得られる。ここで、トランジスタＴｒ２のゲート電圧
を固定電位（V ref ）とすれば、出力振幅は Vout = V
ref − V GS2 であるから、 V out ＝−√（ W1 ／ W2 ）(V GS1 - V T）− V T＋ V ref、 そして、小振幅利得はdVout ／ dVGS1 = −√（ W1 ／
W2 ）となる。
Ｔｒ１およびＴｒ２に流れる電流（それぞれI1および
I2）は I1 = k W1/L1 (V GS1 - V th)2 k = μn C ox / 2 I2 = k W2/L2 (V GS2 - V th)2 ここで、L = L1 = L2 とおくと、I1 = I2 から、 k W1/L (V GS1 - V th)2 = k W2/L (V GS2 - V th )2 V GS2 ＝√（ W1 ／ W2 ）(V GS1 - V th ) ＋ V th が得られる。ここで、トランジスタＴｒ２のゲート電圧
を固定電位（V ref ）とすれば、出力振幅は Vout = V
ref − V GS2 であるから、 V out ＝−√（ W1 ／ W2 ）(V GS1 - V T）− V T＋ V ref、 そして、小振幅利得はdVout ／ dVGS1 = −√（ W1 ／
W2 ）となる。
【００１８】すなわち、チャネル長が同じトランジスタ
であれば利得はチャネル幅の比の平方根で設定される。
例えば、利得 3倍の増幅器を得たいとするならば、トラ
ンジスタＴr1のチャネル幅 W1 を 270μm 、トランジス
タＴr2のチャネル幅 W2 を30μm とすればよいのであ
る。 図４は本発明の第２の形態の実施例の構成を示す
ものであり、図２の構成に対応するものである。図２の
第１、第２、および、第３ののＭＯＳトランジスタ３，
４，および，５は、それぞれ、ｎチャネルのＭＯＳＦＥ
Ｔ Ｔｒ１，Ｔｒ２，Ｔｒ３により実現されている。Ｖ
ＤＤは高電位電源、Ｇは接地電位である。
であれば利得はチャネル幅の比の平方根で設定される。
例えば、利得 3倍の増幅器を得たいとするならば、トラ
ンジスタＴr1のチャネル幅 W1 を 270μm 、トランジス
タＴr2のチャネル幅 W2 を30μm とすればよいのであ
る。 図４は本発明の第２の形態の実施例の構成を示す
ものであり、図２の構成に対応するものである。図２の
第１、第２、および、第３ののＭＯＳトランジスタ３，
４，および，５は、それぞれ、ｎチャネルのＭＯＳＦＥ
Ｔ Ｔｒ１，Ｔｒ２，Ｔｒ３により実現されている。Ｖ
ＤＤは高電位電源、Ｇは接地電位である。
【００１９】前述のように、図３の構成では第１のＭＯ
ＳトランジスタＴｒ１のゲートとドレインが逆相で動く
ため，帯域制限を受けやすい場合もある. このため、図
４に示すように、第１のＭＯＳトランジスタＴｒ１のド
レイン, 第２のＭＯＳトランジスタＴｒ２のソースの間
に、第３のＭＯＳトランジスタＴｒ３のソース, ドレイ
ンを接続する。ここで、第３のＭＯＳトランジスタＴｒ
３のチャネル幅 W3 は、図４に示されているように、ト
ランジスタＴr1のチャネル幅 W1 と同じく 270μm とす
る。
ＳトランジスタＴｒ１のゲートとドレインが逆相で動く
ため，帯域制限を受けやすい場合もある. このため、図
４に示すように、第１のＭＯＳトランジスタＴｒ１のド
レイン, 第２のＭＯＳトランジスタＴｒ２のソースの間
に、第３のＭＯＳトランジスタＴｒ３のソース, ドレイ
ンを接続する。ここで、第３のＭＯＳトランジスタＴｒ
３のチャネル幅 W3 は、図４に示されているように、ト
ランジスタＴr1のチャネル幅 W1 と同じく 270μm とす
る。
【００２０】図５は、本実施例のＭＯＳ反転増幅回路の
直流入出力特性を示すものである。従来構成に比較して
動作範囲が広いことが分かる。尚、図３および４の構成
において、ＭＯＳトランジスタは全てｎチャネルのＭＯ
Ｓトランジスタとしたが、これらを全てｐチャネルのＭ
ＯＳトランジスタとして、電源電位を正から負に逆転さ
せてもも同様に本発明は成立する。
直流入出力特性を示すものである。従来構成に比較して
動作範囲が広いことが分かる。尚、図３および４の構成
において、ＭＯＳトランジスタは全てｎチャネルのＭＯ
Ｓトランジスタとしたが、これらを全てｐチャネルのＭ
ＯＳトランジスタとして、電源電位を正から負に逆転さ
せてもも同様に本発明は成立する。
【００２１】図６は本発明の応用例である光通信用の受
光回路の概略構成を示す図であり、図７はその等価回路
である。ファイバを介しPDに照射された光信号によりPD
内に生じた電子正孔対は電界によって移動し, 電流とな
る. この電流は負帰還抵抗 RF を流れ、電圧ΔV = I ×
RF となる. このとき増幅器の帯域は充分に取れている
ものとすれば, この回路の帯域は、増幅器の利得Ａ，増
幅器入力端に付くPDの容量他, 寄生容量の総計を CT と
すれば、 fc = Ａ/( 2πCT RF ) となる。このとき、寄生容量の総計 CT においては、増
幅器入力端に付く容量 PD が支配的であり、これは外部
に付くため制御可能である。
光回路の概略構成を示す図であり、図７はその等価回路
である。ファイバを介しPDに照射された光信号によりPD
内に生じた電子正孔対は電界によって移動し, 電流とな
る. この電流は負帰還抵抗 RF を流れ、電圧ΔV = I ×
RF となる. このとき増幅器の帯域は充分に取れている
ものとすれば, この回路の帯域は、増幅器の利得Ａ，増
幅器入力端に付くPDの容量他, 寄生容量の総計を CT と
すれば、 fc = Ａ/( 2πCT RF ) となる。このとき、寄生容量の総計 CT においては、増
幅器入力端に付く容量 PD が支配的であり、これは外部
に付くため制御可能である。
【００２２】図８は、本発明のＭＯＳ反転増幅回路の応
用例の詳細構成を示すものである。図８において、１０
０は前述の本発明によるＭＯＳ反転増幅回路、１０１お
よび１０２はＭＯＳプロセスにより同一に形成したＭＯ
Ｓトランジスタ、１０３は電流源、そして、１０４は演
算増幅器である。図６の構成において、負帰還抵抗RFを
半導体プロセスで半導体抵抗として構成した場合にはそ
の精度は±３０％の変動は覚悟せねばならないが、図８
に示すようにトランスインピーダンス用負帰還抵抗をＭ
ＯＳトランジスタ１０１で構成する。このトランジスタ
１０１と同じ大きさのトランジスタ１０２にはトランジ
スタ１０１のドレイン，ソース電圧相当を疑似的に印加
し、強制的に所定の電流が流れ込むような構成を取るこ
とにより、トランジスタ１０１において所定の抵抗値を
実現している。例えば、演算増幅器１０４の出力はトラ
ンジスタ１０２のゲートへ、演算増幅器１０４の正相入
力端にはトランジスタ１０１ののソース電圧相当を、演
算増幅器１０４の反転入力端にはトランジスタ１０２の
ソースを、そしてトランジスタ１０２ののドレインはト
ランジスタ１０１のドレイン電圧相当を印加する。
用例の詳細構成を示すものである。図８において、１０
０は前述の本発明によるＭＯＳ反転増幅回路、１０１お
よび１０２はＭＯＳプロセスにより同一に形成したＭＯ
Ｓトランジスタ、１０３は電流源、そして、１０４は演
算増幅器である。図６の構成において、負帰還抵抗RFを
半導体プロセスで半導体抵抗として構成した場合にはそ
の精度は±３０％の変動は覚悟せねばならないが、図８
に示すようにトランスインピーダンス用負帰還抵抗をＭ
ＯＳトランジスタ１０１で構成する。このトランジスタ
１０１と同じ大きさのトランジスタ１０２にはトランジ
スタ１０１のドレイン，ソース電圧相当を疑似的に印加
し、強制的に所定の電流が流れ込むような構成を取るこ
とにより、トランジスタ１０１において所定の抵抗値を
実現している。例えば、演算増幅器１０４の出力はトラ
ンジスタ１０２のゲートへ、演算増幅器１０４の正相入
力端にはトランジスタ１０１ののソース電圧相当を、演
算増幅器１０４の反転入力端にはトランジスタ１０２の
ソースを、そしてトランジスタ１０２ののドレインはト
ランジスタ１０１のドレイン電圧相当を印加する。
【００２３】図８の構成において、トランジスタ１０２
のドレイン側 1.7V 、ソース側 1.45Vとすると、ドレイ
ン・ソース電圧は 250mVとなる。これに0.01mA 流すよ
うにすればＲＦ＝（1.7-1.45) ／ 0.01mA =25 (KΩ) と
なるが、このとき、トランジスタ１０２のゲート電圧は
25 (K Ω) の抵抗を実現する電圧となっているのであ
る。しかるに、この電圧をトランジスタ１０１のゲート
端子にも加えることによりトランジスタ１０１も 25 (K
Ω) の抵抗に等価となる。
のドレイン側 1.7V 、ソース側 1.45Vとすると、ドレイ
ン・ソース電圧は 250mVとなる。これに0.01mA 流すよ
うにすればＲＦ＝（1.7-1.45) ／ 0.01mA =25 (KΩ) と
なるが、このとき、トランジスタ１０２のゲート電圧は
25 (K Ω) の抵抗を実現する電圧となっているのであ
る。しかるに、この電圧をトランジスタ１０１のゲート
端子にも加えることによりトランジスタ１０１も 25 (K
Ω) の抵抗に等価となる。
【００２４】
【発明の効果】本発明によるＭＯＳ反転増幅回路によれ
ば、例えば２つのＭＯＳトランジスタのチャネル幅の比
の平方で利得が設定できるため, 原理的にはマスク精度
等による幾何学的寸法精度で利得が制御でき, プロセス
変動の影響や温度変動の影響を受けずに、極めて簡素な
構成で利得精度の高い増幅器を得ることができる.特に
チャネル幅の比の平方で利得が設定できることにより、
仮に１% のマスク上の相対誤差が生じたととしても、増
幅回路の特性においては 0.5% の誤差しか生じない。
ば、例えば２つのＭＯＳトランジスタのチャネル幅の比
の平方で利得が設定できるため, 原理的にはマスク精度
等による幾何学的寸法精度で利得が制御でき, プロセス
変動の影響や温度変動の影響を受けずに、極めて簡素な
構成で利得精度の高い増幅器を得ることができる.特に
チャネル幅の比の平方で利得が設定できることにより、
仮に１% のマスク上の相対誤差が生じたととしても、増
幅回路の特性においては 0.5% の誤差しか生じない。
【００２５】また、本発明によるＭＯＳ反転増幅回路は
従来の反転増幅器に比較して動作範囲が大きいという利
点がある。
従来の反転増幅器に比較して動作範囲が大きいという利
点がある。
【図１】本発明の第１の形態の原理構成図である。
【図２】本発明の第２の形態の原理構成図である。
【図３】本発明の第１の形態の実施例の構成図である。
【図４】本発明の第２の形態の実施例の構成図である。
【図５】本実施例のＭＯＳ反転増幅回路の直流入出力特
性を示す図である。
性を示す図である。
【図６】本発明の応用例である光通信用の受光回路の概
略構成を示すずである。
略構成を示すずである。
【図７】図６の構成の等価回路図である。
【図８】本発明の応用例である光通信用の受光回路の概
略構成を示すずである。
略構成を示すずである。
【図９】高ＤＣゲインの演算増幅器を用いて図１０に示
すような負帰還回路を構成する図である。
すような負帰還回路を構成する図である。
【図１０】負帰還増幅回路の構成を示す図である。
【図１１】図１０の構成に図９の演算増幅回路を使用し
た場合の周波数特性を示す図である。
た場合の周波数特性を示す図である。
【図１２】従来のＭＯＳ増幅器の１例を示す図である。
【図１３】図１２の構成の周波数特性を示す図である。
【図１４】従来、光通信用受信回路に用いられているＭ
ＯＳ反転増幅器の構成を示す図である。
ＯＳ反転増幅器の構成を示す図である。
【図１５】図１４の構成の周波数特性を示す図である。
【図１６】図１４の構成の直流入出力特性を示す図であ
る。
る。
１…第１の電位源 ２…第２の電位源 ３…第１のＭＯＳトランジスタ ４…第２のＭＯＳトランジスタ ＶIN…入力電圧 Ｖref …固定電圧 Ｔｒ１，Ｔｒ２およびＴｒ３…ＭＯＳＦＥＴ ＶＤＤ…高電位電源 Ｇ…接地電位 １００…本発明によるＭＯＳ反転増幅回路 １０１および１０２…ＭＯＳプロセスにより同一に形成
したＭＯＳトランジスタ １０３…電流源 １０４…演算増幅器
したＭＯＳトランジスタ １０３…電流源 １０４…演算増幅器
Claims (6)
- 【請求項１】 第１の電位源（１）と第２の電位源
（２）との間に直列に接続され、同一の半導体製造プロ
セスにより形成された同一導電型の第１および第２のＭ
ＯＳトランジスタ（３，４）からなり、 前記第１のＭＯＳトランジスタ（３）のゲート端子に入
力電圧（ＶIN）を印加し、 前記第２のＭＯＳトランジ
スタ（４）のゲート端子に固定電圧（Ｖref ）を印加
し、 前記第１および第２のＭＯＳトランジスタ（３，４）が
直列に接続される接続点を出力端子とすることを特徴と
するＭＯＳ反転増幅回路。 - 【請求項２】 請求項１のＭＯＳ反転増幅回路と、 前記ＭＯＳ反転増幅回路の入力端子と出力端子とをソー
スおよびドレイン端子を介して接続する第３のＭＯＳト
ランジスタ（１０１）と、 前記第３のＭＯＳトランジスタ（１０１）のゲート電圧
を制御して、該第３のＭＯＳトランジスタ（１０１）の
ソースおよびドレイン端子間の抵抗が所定の値になるよ
うに制御するゲート電圧制御手段（１０２，１０３，１
０４）とを有し、 前記ＭＯＳ反転増幅回路の入力端子に供給される電流を
前記第３のＭＯＳトランジスタ（１０１）のソースおよ
びドレイン端子間の電圧として出力することを特徴とす
る電流電圧変換回路。 - 【請求項３】 前記ゲート電圧制御手段（１０２，１０
３，１０４）は、 前記第３のＭＯＳトランジスタ（１０１）と同一の半導
体製造プロセスによって製造され、前記第３のＭＯＳト
ランジスタ（１０１）と同一のゲート電圧制御を受ける
第４のＭＯＳトランジスタ（１０２）と、 前記第４のＭＯＳトランジスタ（１０２）のユースまた
はドレイン端子の何れか一方を反転、非反転の何れか一
方の入力端子に接続し、該反転、非反転の他方の入力端
子に第３の電位源を接続し、出力端子を前記第３および
第４のＭＯＳトランジスタ（１０１，１０２）のゲート
端子に印加する演算増幅器（１０４）と、 前記第４のＭＯＳトランジスタ（１０２）のユースまた
はドレイン端子の何れか他方を所定の電位に維持する第
４の電位源と、 前記演算増幅器（１０４）の反転、非反転の何れか一方
の入力端子に接続する電流源（１０３）とを有する請求
項２記載の電流電圧変換回路。 - 【請求項４】 第１の電位源（１）と第２の電位源
（２）との間に直列に接続され、同一の半導体製造プロ
セスにより形成された同一導電型の第１、第２、およ
び、第３のＭＯＳトランジスタ（３，４，５）からな
り、 前記第１のＭＯＳトランジスタ（３）のゲート端子に入
力電圧（ＶIN）を印加し、 前記第２のＭＯＳトランジ
スタ（４）のゲート端子に第１の固定電圧（Ｖ ref1）を
印加し、 前記第３のＭＯＳトランジスタ（４）のゲート端子に第
１の固定電圧（Ｖref2）を印加し、 前記第３のＭＯＳトランジスタ（５）は前記第１および
第２のＭＯＳトランジスタ（３，４）の間に直列に接続
され、 前記第２および第３のＭＯＳトランジスタ（４，５）が
直列に接続される接続点を出力端子とすることを特徴と
するＭＯＳ反転増幅回路。 - 【請求項５】 請求項４のＭＯＳ反転増幅回路と、 前記ＭＯＳ反転増幅回路の入力端子と出力端子とをソー
スおよびドレイン端子を介して接続する第４のＭＯＳト
ランジスタ（１０１）と、 前記第４のＭＯＳトランジスタ（１０１）のゲート電圧
を制御して、該第４のＭＯＳトランジスタ（１０１）の
ソースおよびドレイン端子間の抵抗が所定の値になるよ
うに制御するゲート電圧制御手段（１０２，１０３，１
０４）とを有し、 前記ＭＯＳ反転増幅回路の入力端子に供給される電流を
前記第４のＭＯＳトランジスタ（１０１）のソースおよ
びドレイン端子間の電圧として出力することを特徴とす
る電流電圧変換回路。 - 【請求項６】 前記ゲート電圧制御手段（１０２，１０
３，１０４）は、 前記第４のＭＯＳトランジスタ（１０１）と同一の半導
体製造プロセスによって製造され、前記第４のＭＯＳト
ランジスタ（１０１）と同一のゲート電圧制御を受ける
第５のＭＯＳトランジスタ（１０２）と、 前記第４のＭＯＳトランジスタ（１０２）のユースまた
はドレイン端子の何れか一方を反転、非反転の何れか一
方の入力端子に接続し、該反転、非反転の他方の入力端
子に第３の電位源を接続し、出力端子を前記第４および
第５のＭＯＳトランジスタ（１０１，１０２）のゲート
端子に印加する演算増幅器（１０４）と、 前記第５のＭＯＳトランジスタ（１０２）のユースまた
はドレイン端子の何れか他方を所定の電位に維持する第
４の電位源と、 前記演算増幅器（１０４）の反転、非反転の何れか一方
の入力端子に接続する電流源（１０３）とを有する請求
項５記載の電流電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233832A JPH0794953A (ja) | 1993-09-20 | 1993-09-20 | Ｍｏｓ反転増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5233832A JPH0794953A (ja) | 1993-09-20 | 1993-09-20 | Ｍｏｓ反転増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0794953A true JPH0794953A (ja) | 1995-04-07 |
Family
ID=16961269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5233832A Withdrawn JPH0794953A (ja) | 1993-09-20 | 1993-09-20 | Ｍｏｓ反転増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0794953A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1065459A (ja) * | 1996-08-22 | 1998-03-06 | Fujitsu Ltd | 電流−電圧変換回路 |
| JP2008017155A (ja) * | 2006-07-05 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置および撮像装置 |
| WO2008114511A1 (ja) * | 2007-03-19 | 2008-09-25 | Panasonic Corporation | Ａｇｃ回路 |
| JP2008271159A (ja) * | 2007-04-19 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| JP2009124514A (ja) * | 2007-11-15 | 2009-06-04 | Sony Corp | 固体撮像素子、およびカメラシステム |
| JP2010093641A (ja) * | 2008-10-09 | 2010-04-22 | Sony Corp | 固体撮像素子およびカメラシステム |
| JPWO2010100741A1 (ja) * | 2009-03-05 | 2012-09-06 | 株式会社日立製作所 | 光通信装置 |
| WO2020195694A1 (ja) * | 2019-03-28 | 2020-10-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 増幅回路 |
-
1993
- 1993-09-20 JP JP5233832A patent/JPH0794953A/ja not_active Withdrawn
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1065459A (ja) * | 1996-08-22 | 1998-03-06 | Fujitsu Ltd | 電流−電圧変換回路 |
| JP2008017155A (ja) * | 2006-07-05 | 2008-01-24 | Matsushita Electric Ind Co Ltd | 固体撮像装置および撮像装置 |
| US7795967B2 (en) | 2007-03-19 | 2010-09-14 | Panasonic Corporation | AGC circuit |
| WO2008114511A1 (ja) * | 2007-03-19 | 2008-09-25 | Panasonic Corporation | Ａｇｃ回路 |
| JP2008271159A (ja) * | 2007-04-19 | 2008-11-06 | Matsushita Electric Ind Co Ltd | 固体撮像装置 |
| US9131179B2 (en) | 2007-11-11 | 2015-09-08 | Sony Corporation | Solid-state imaging device and camera system |
| US9288417B2 (en) | 2007-11-15 | 2016-03-15 | Sony Corporation | Solid-state imaging device and camera system |
| US8854516B2 (en) | 2007-11-15 | 2014-10-07 | Sony Corporation | Solid-state imaging device and camera system |
| US8964078B2 (en) | 2007-11-15 | 2015-02-24 | Sony Corporation | Solid-state imaging device and camera system |
| JP2009124514A (ja) * | 2007-11-15 | 2009-06-04 | Sony Corp | 固体撮像素子、およびカメラシステム |
| US9503662B2 (en) | 2007-11-15 | 2016-11-22 | Sony Corporation | Solid-state imaging device and camera system |
| US10237504B2 (en) | 2007-11-15 | 2019-03-19 | Sony Corporation | Solid-state imaging device and camera system with columm parallel ADC |
| JP2010093641A (ja) * | 2008-10-09 | 2010-04-22 | Sony Corp | 固体撮像素子およびカメラシステム |
| JPWO2010100741A1 (ja) * | 2009-03-05 | 2012-09-06 | 株式会社日立製作所 | 光通信装置 |
| US8445832B2 (en) | 2009-03-05 | 2013-05-21 | Hitachi, Ltd. | Optical communication device |
| WO2020195694A1 (ja) * | 2019-03-28 | 2020-10-01 | 株式会社Ｓｃｒｅｅｎホールディングス | 増幅回路 |
| JPWO2020195694A1 (ja) * | 2019-03-28 | 2021-11-18 | 株式会社Ｓｃｒｅｅｎホールディングス | 増幅回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001128 |