JPH1065459A - 電流−電圧変換回路 - Google Patents
電流−電圧変換回路Info
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- JPH1065459A JPH1065459A JP8220821A JP22082196A JPH1065459A JP H1065459 A JPH1065459 A JP H1065459A JP 8220821 A JP8220821 A JP 8220821A JP 22082196 A JP22082196 A JP 22082196A JP H1065459 A JPH1065459 A JP H1065459A
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Abstract
(57)【要約】
【課題】 電流−電圧変換回路に関し、広い入力ダイナ
ミックレンジと、温度、電源変動、製造プロセスのバラ
ツキに影響されない安定な回路の提供。 【解決手段】 反転アンプＡ0 の入出力間に帰還抵抗用
ＴｒＴ１を接続し、またＴ１と同一特性のＴ２を設け、
そのＶDS＝Ｖ0 ´＝ｋＶ0 一定とした状態で定電流Ｉ0
＝Ｖ0 ／Ｒを流す。Ｔ２のチャネル抵抗ＲF2＝ｋＲ＝Ｒ
F1となり、Ｖ0 が変化してもＲF2＝ＲF1＝ｋＲ一定とな
る。またＲF1と並列にＴｒＴ３を接続し、そのチャネル
インピーダンスを可変制御する。入力電流Ｉinが所定以
上になるとＴ３をＯＮして回路の伝達インピーダンスを
下げ、入力のダイナミックレンジを広げる。また電源と
任意奇数段目のアンプＡ1 ／Ａ3 との間にＴｒＴ４を接
続し、そのチャネルインピーダンスを可変制御する。Ｉ
inが所定以上になるとＴ４をＯＮして回路の開ループ利
得を下げ、入力のダイナミックレンジを広げる。
ミックレンジと、温度、電源変動、製造プロセスのバラ
ツキに影響されない安定な回路の提供。 【解決手段】 反転アンプＡ0 の入出力間に帰還抵抗用
ＴｒＴ１を接続し、またＴ１と同一特性のＴ２を設け、
そのＶDS＝Ｖ0 ´＝ｋＶ0 一定とした状態で定電流Ｉ0
＝Ｖ0 ／Ｒを流す。Ｔ２のチャネル抵抗ＲF2＝ｋＲ＝Ｒ
F1となり、Ｖ0 が変化してもＲF2＝ＲF1＝ｋＲ一定とな
る。またＲF1と並列にＴｒＴ３を接続し、そのチャネル
インピーダンスを可変制御する。入力電流Ｉinが所定以
上になるとＴ３をＯＮして回路の伝達インピーダンスを
下げ、入力のダイナミックレンジを広げる。また電源と
任意奇数段目のアンプＡ1 ／Ａ3 との間にＴｒＴ４を接
続し、そのチャネルインピーダンスを可変制御する。Ｉ
inが所定以上になるとＴ４をＯＮして回路の開ループ利
得を下げ、入力のダイナミックレンジを広げる。
Description
【０００１】
【発明の属する技術分野】本発明は電流−電圧変換回路
に関し、更に詳しくは任意奇数段の基本反転アンプの縦
列接続よりなる反転アンプの入出力間に帰還抵抗を接続
したトランスインピーダンス型の電流−電圧変換回路に
関する。この種の電流−電圧変換回路は、光伝送用受信
器等に多用されており、低雑音、入力の広いダイナミッ
クレンジ、及びこの広いダイナミックレンジに渡る安定
な動作が要求される。更に、量産等を考えた場合は、低
コストで製造でき、かつその動作特性が温度や電源電圧
の変動、更には製造プロセスのバラツキ等により影響さ
れないことが必要である。
に関し、更に詳しくは任意奇数段の基本反転アンプの縦
列接続よりなる反転アンプの入出力間に帰還抵抗を接続
したトランスインピーダンス型の電流−電圧変換回路に
関する。この種の電流−電圧変換回路は、光伝送用受信
器等に多用されており、低雑音、入力の広いダイナミッ
クレンジ、及びこの広いダイナミックレンジに渡る安定
な動作が要求される。更に、量産等を考えた場合は、低
コストで製造でき、かつその動作特性が温度や電源電圧
の変動、更には製造プロセスのバラツキ等により影響さ
れないことが必要である。
【０００２】
【従来の技術】図１３〜図１５は従来技術を説明する図
（１）〜（３）である。図１３（Ａ）は従来の電流−電
圧変換回路の構成を示している。この変換回路は、開ル
ープ利得Ａ0 を有する反転アンプＡ0 の入出力間に純抵
抗素子よりなる負帰還抵抗ＲF を接続したもので、トラ
ンスインピーダンス型アンプと呼ばれる。フォトダイオ
ードＰＤに光（光パルス）が入力すると、光電流Ｉinが
流れ、出力信号Ｖout の振幅△Ｖout は式（１）により
与えられる。
（１）〜（３）である。図１３（Ａ）は従来の電流−電
圧変換回路の構成を示している。この変換回路は、開ル
ープ利得Ａ0 を有する反転アンプＡ0 の入出力間に純抵
抗素子よりなる負帰還抵抗ＲF を接続したもので、トラ
ンスインピーダンス型アンプと呼ばれる。フォトダイオ
ードＰＤに光（光パルス）が入力すると、光電流Ｉinが
流れ、出力信号Ｖout の振幅△Ｖout は式（１）により
与えられる。
【０００３】
【数１】
【０００４】図１３（Ｂ）は図１３（Ａ）の回路の入力
電流−出力電圧特性を示している。この変換回路では、
負帰還抵抗ＲF の値を大きくすることで、微小な光電流
Ｉin（数μＡ程度）に対しても十分な出力（感度）が得
られる。しかし、抵抗ＲF が大きいと、光電流Ｉinの増
加の途中で出力振幅が飽和してしまい、所謂出力パルス
幅の変動が起きる。そこで、十分な感度を保ちつつ入力
のダイナミックレンジを拡大したい。
電流−出力電圧特性を示している。この変換回路では、
負帰還抵抗ＲF の値を大きくすることで、微小な光電流
Ｉin（数μＡ程度）に対しても十分な出力（感度）が得
られる。しかし、抵抗ＲF が大きいと、光電流Ｉinの増
加の途中で出力振幅が飽和してしまい、所謂出力パルス
幅の変動が起きる。そこで、十分な感度を保ちつつ入力
のダイナミックレンジを拡大したい。
【０００５】図１４（Ａ）は入力のダイナミックレンジ
を拡大した従来の電流−電圧変換回路を示している。こ
こでは、反転アンプＡ0 は奇数段（例えば３段）の基本
反転アンプＡ1 〜Ａ3 の縦列接続からなっており、その
開ループ利得Ａ0 は、Ａ0 ＝Ａ1 ＋Ａ2 ＋Ａ3 ［ｄＢ］
で与えられる。従来は、基本反転アンプＡ1 の入出力間
に可変インピーダンス素子となるNMOSFET Ｔ３０を図示
の如く接続すると共に、該アンプＡ1 の出力を外部の反
転アンプＡ4 で反転増幅して、その出力をNMOSFET Ｔ３
０のゲートに加えている。
を拡大した従来の電流−電圧変換回路を示している。こ
こでは、反転アンプＡ0 は奇数段（例えば３段）の基本
反転アンプＡ1 〜Ａ3 の縦列接続からなっており、その
開ループ利得Ａ0 は、Ａ0 ＝Ａ1 ＋Ａ2 ＋Ａ3 ［ｄＢ］
で与えられる。従来は、基本反転アンプＡ1 の入出力間
に可変インピーダンス素子となるNMOSFET Ｔ３０を図示
の如く接続すると共に、該アンプＡ1 の出力を外部の反
転アンプＡ4 で反転増幅して、その出力をNMOSFET Ｔ３
０のゲートに加えている。
【０００６】図１４（Ｂ）は図１４（Ａ）の回路の入力
電流−出力電圧特性を示している。かかる構成では、入
力電流Ｉinが微小（数μＡ程度）の時は、NMOSFET Ｔ３
０はそのＶGS＜ＶTH（しきい値電圧）によりＯＦＦして
おり、図１３（Ｂ）の場合と同様の特性を示す。次に、
入力電流Ｉinが所定（十μＡ程度）以上に増すと、NMOS
FET Ｔ３０はそのＶGS≧ＶTHによりＯＮに転じ、その後
は入力電流Ｉinの一部を該入力電流Ｉinの大きさ（即
ち、NMOSFET Ｔ３０のＶGSの大きさ）に応じて反転アン
プＡ1 の出力側にバイパスする。その結果、回路の実質
の伝達インピーダンスＲF ´（＝△ＶOUT ／Ｉin）は入
力電流Ｉinの増大に応じて低下し、こうして入力のダイ
ナミックレンジが拡大される。
電流−出力電圧特性を示している。かかる構成では、入
力電流Ｉinが微小（数μＡ程度）の時は、NMOSFET Ｔ３
０はそのＶGS＜ＶTH（しきい値電圧）によりＯＦＦして
おり、図１３（Ｂ）の場合と同様の特性を示す。次に、
入力電流Ｉinが所定（十μＡ程度）以上に増すと、NMOS
FET Ｔ３０はそのＶGS≧ＶTHによりＯＮに転じ、その後
は入力電流Ｉinの一部を該入力電流Ｉinの大きさ（即
ち、NMOSFET Ｔ３０のＶGSの大きさ）に応じて反転アン
プＡ1 の出力側にバイパスする。その結果、回路の実質
の伝達インピーダンスＲF ´（＝△ＶOUT ／Ｉin）は入
力電流Ｉinの増大に応じて低下し、こうして入力のダイ
ナミックレンジが拡大される。
【０００７】従って、大きな電流Ｉin（数十μＡ程度）
が入力しても出力振幅は飽和せず、出力パルス幅の変動
を有効に抑制できる。しかし、上記従来方式によると、
入力電流Ｉinが大きくなった時に回路動作が不安定とな
る問題点があった。以下、具体的に述べる。図１５は図
１４（Ａ）の回路の周波数−伝達インピーダンス特性を
示している。入力電流Ｉinが微小（＝Ｉin1 ）の時は、
NMOSFET Ｔ３０＝ＯＦＦにより、回路の伝達インピーダ
ンスＲF ´＝ＲF であり、この場合の閉ループ利得の−
３ｄＢ帯域ｆ-3dBは式（２）で表せる。
が入力しても出力振幅は飽和せず、出力パルス幅の変動
を有効に抑制できる。しかし、上記従来方式によると、
入力電流Ｉinが大きくなった時に回路動作が不安定とな
る問題点があった。以下、具体的に述べる。図１５は図
１４（Ａ）の回路の周波数−伝達インピーダンス特性を
示している。入力電流Ｉinが微小（＝Ｉin1 ）の時は、
NMOSFET Ｔ３０＝ＯＦＦにより、回路の伝達インピーダ
ンスＲF ´＝ＲF であり、この場合の閉ループ利得の−
３ｄＢ帯域ｆ-3dBは式（２）で表せる。
【０００８】
【数２】
【０００９】次に入力電流Ｉinが所定以上に増すと、NM
OSFET Ｔ３０＝ＯＮにより、その後の回路の伝達インピ
ーダンスＲF ´は入力電流Ｉinの増加に応じて低下す
る。これに伴い、上記の−３ｄＢ帯域ｆ-3dBも、式
（２）の関係より、入力電流Ｉinの増加に応じて高域側
に延びる。そして、入力電流Ｉinが大きくなると、その
時の−３ｄＢ帯域ｆ-3dBは、図示の如く反転アンプＡ0
のユニティーゲイン（Ａ0 ＝０ｄＢ）の周波数ｆ0 に近
づき、ピーキングの発生により回路動作は不安定とな
り、ついには入力電流Ｉin4 の所で発振してしまう。
OSFET Ｔ３０＝ＯＮにより、その後の回路の伝達インピ
ーダンスＲF ´は入力電流Ｉinの増加に応じて低下す
る。これに伴い、上記の−３ｄＢ帯域ｆ-3dBも、式
（２）の関係より、入力電流Ｉinの増加に応じて高域側
に延びる。そして、入力電流Ｉinが大きくなると、その
時の−３ｄＢ帯域ｆ-3dBは、図示の如く反転アンプＡ0
のユニティーゲイン（Ａ0 ＝０ｄＢ）の周波数ｆ0 に近
づき、ピーキングの発生により回路動作は不安定とな
り、ついには入力電流Ｉin4 の所で発振してしまう。
【００１０】
【発明が解決しようとする課題】上記の如く、従来の電
流−電圧変換回路においては、入力のダイナミックレン
ジを広げると、回路動作が不安定となる問題点があっ
た。なお、この場合に、回路設計に余裕を持たせること
で理論上は発振を回避することも可能である。しかし、
実際には、製造プロセスの変動、ＰＤの端子間容量のバ
ラツキ、温度や電源電圧の変動等が存在し、入力電流が
微少な場合でも、ループの安定性を十分に確保するのは
困難であった。
流−電圧変換回路においては、入力のダイナミックレン
ジを広げると、回路動作が不安定となる問題点があっ
た。なお、この場合に、回路設計に余裕を持たせること
で理論上は発振を回避することも可能である。しかし、
実際には、製造プロセスの変動、ＰＤの端子間容量のバ
ラツキ、温度や電源電圧の変動等が存在し、入力電流が
微少な場合でも、ループの安定性を十分に確保するのは
困難であった。
【００１１】本発明の目的は、入力の広いダイナミック
レンジを有すると共に、温度や電源電圧の変動、更には
製造プロセスのバラツキ等に影響されず、常に安定な回
路動作が得られる電流−電圧変換回路を提供することに
ある。
レンジを有すると共に、温度や電源電圧の変動、更には
製造プロセスのバラツキ等に影響されず、常に安定な回
路動作が得られる電流−電圧変換回路を提供することに
ある。
【００１２】
【課題を解決するための手段】上記の課題は例えば図１
の構成により解決される。即ち、本発明（１）の電流−
電圧変換回路は、任意奇数段の基本反転アンプＡ1 〜Ａ
3 の縦列接続よりなる反転アンプＡ0 の入出力間に帰還
抵抗ＲF を接続したトランスインピーダンス型の電流−
電圧変換回路において、前記帰還抵抗ＲF を第１のトラ
ンジスタＴ１で構成すると共に、該第１のトランジスタ
Ｔ１と同一の特性を有する第２のトランジスタＴ２と、
該第２のトランジスタＴ２のチャネル間に所定の定電圧
Ｖ0 で決まる電源電圧Ｖ0 ´を加えると共に、該チャネ
ル間に前記所定の定電圧Ｖ0 で決まる定電流Ｉ0 を流し
た状態で、該第２のトランジスタＴ２にＶ0 ´／Ｉ0 に
相当するチャネルインピーダンスＲF2を生成させるため
のバイアス制御信号ＢＣ２を生成し、これを第２のトラ
ンジスタＴ２の制御端子に加えるバイアス制御回路（差
動ＡＭＰ１等）とを備え、該バイアス制御回路のバイア
ス制御信号ＢＣ２を前記第１のトランジスタＴ１の制御
端子に加えるものである。
の構成により解決される。即ち、本発明（１）の電流−
電圧変換回路は、任意奇数段の基本反転アンプＡ1 〜Ａ
3 の縦列接続よりなる反転アンプＡ0 の入出力間に帰還
抵抗ＲF を接続したトランスインピーダンス型の電流−
電圧変換回路において、前記帰還抵抗ＲF を第１のトラ
ンジスタＴ１で構成すると共に、該第１のトランジスタ
Ｔ１と同一の特性を有する第２のトランジスタＴ２と、
該第２のトランジスタＴ２のチャネル間に所定の定電圧
Ｖ0 で決まる電源電圧Ｖ0 ´を加えると共に、該チャネ
ル間に前記所定の定電圧Ｖ0 で決まる定電流Ｉ0 を流し
た状態で、該第２のトランジスタＴ２にＶ0 ´／Ｉ0 に
相当するチャネルインピーダンスＲF2を生成させるため
のバイアス制御信号ＢＣ２を生成し、これを第２のトラ
ンジスタＴ２の制御端子に加えるバイアス制御回路（差
動ＡＭＰ１等）とを備え、該バイアス制御回路のバイア
ス制御信号ＢＣ２を前記第１のトランジスタＴ１の制御
端子に加えるものである。
【００１３】本発明（１）においては、第２のトランジ
スタＴ２のチャネル間に所定の定電圧Ｖ0 で決まる電源
電圧Ｖ0 ´（＝ｋＶ0 ）を加えると共に、該チャネル間
に前記所定の定電圧Ｖ0 で決まる定電流Ｉ0 （＝Ｖ0 ／
Ｒ）を流す。更に、この状態で、バイアス制御回路（差
動ＡＭＰ１等）は、第２のトランジスタＴ２にＶ0 ´／
Ｉ0 に相当するチャネルインピーダンスＲF2を生成させ
るためのバイアス制御信号ＢＣ２を生成し、これを第２
のトランジスタＴ２の制御端子に加える。
スタＴ２のチャネル間に所定の定電圧Ｖ0 で決まる電源
電圧Ｖ0 ´（＝ｋＶ0 ）を加えると共に、該チャネル間
に前記所定の定電圧Ｖ0 で決まる定電流Ｉ0 （＝Ｖ0 ／
Ｒ）を流す。更に、この状態で、バイアス制御回路（差
動ＡＭＰ１等）は、第２のトランジスタＴ２にＶ0 ´／
Ｉ0 に相当するチャネルインピーダンスＲF2を生成させ
るためのバイアス制御信号ＢＣ２を生成し、これを第２
のトランジスタＴ２の制御端子に加える。
【００１４】これを具体的に言うと、図において、もし
第２のトランジスタ（例えばNMOSFET ）Ｔ２のチャネル
インピーダンスＲF2が所望より大であると、差動ＡＭＰ
１の入力はＶn ＜Ｖp となり、該差動ＡＭＰ１の出力は
ＨＩＧＨレベルになる。これによりトランジスタＴ２の
チャネルインピーダンスＲF2は低下する。係るループ制
御により、最終的にＶn ＝Ｖp となった時は、第２のト
ランジスタＴ２のドレイン−ソース間電圧ＶDS＝Ｖ0 ´
（＝ｋＶ0 ）であり、かつこれに定電流Ｉ0 （＝Ｖ0 ／
Ｒ）が流れている。従って、この時のチャネルインピー
ダンスＲF2は、ＲF2＝Ｖ0 ´／Ｉ0 （＝ｋＲ）となる。
第２のトランジスタ（例えばNMOSFET ）Ｔ２のチャネル
インピーダンスＲF2が所望より大であると、差動ＡＭＰ
１の入力はＶn ＜Ｖp となり、該差動ＡＭＰ１の出力は
ＨＩＧＨレベルになる。これによりトランジスタＴ２の
チャネルインピーダンスＲF2は低下する。係るループ制
御により、最終的にＶn ＝Ｖp となった時は、第２のト
ランジスタＴ２のドレイン−ソース間電圧ＶDS＝Ｖ0 ´
（＝ｋＶ0 ）であり、かつこれに定電流Ｉ0 （＝Ｖ0 ／
Ｒ）が流れている。従って、この時のチャネルインピー
ダンスＲF2は、ＲF2＝Ｖ0 ´／Ｉ0 （＝ｋＲ）となる。
【００１５】更に、本発明（１）においては、第１，第
２のトランジスタＴ１，Ｔ２は互いに同一の特性を有し
ており、これらに共通のバイアス制御信号ＢＣ２を加え
ることで、これらのチャネルインピーダンスＲF1，ＲF2
は、ＲF1＝ＲF2の関係となる。しかも、この値ＲF1（＝
ＲF2）は、所定の定電圧Ｖ0 により決まるので、従来の
ように純抵抗素子ＲF を使用した場合に比べて製造プロ
セス等によるバラツキは無く、常に一定の抵抗値が得ら
れる。従って、微小な入力電流Ｉinに対しても常に一定
の感度の出力電圧△Ｖout が得られ、これにより、最小
出力電圧振幅の確保、また入力換算雑音電流密度のバラ
ツキ小により最小受光レベル特性向上等の効果がある。
２のトランジスタＴ１，Ｔ２は互いに同一の特性を有し
ており、これらに共通のバイアス制御信号ＢＣ２を加え
ることで、これらのチャネルインピーダンスＲF1，ＲF2
は、ＲF1＝ＲF2の関係となる。しかも、この値ＲF1（＝
ＲF2）は、所定の定電圧Ｖ0 により決まるので、従来の
ように純抵抗素子ＲF を使用した場合に比べて製造プロ
セス等によるバラツキは無く、常に一定の抵抗値が得ら
れる。従って、微小な入力電流Ｉinに対しても常に一定
の感度の出力電圧△Ｖout が得られ、これにより、最小
出力電圧振幅の確保、また入力換算雑音電流密度のバラ
ツキ小により最小受光レベル特性向上等の効果がある。
【００１６】次に、例えば製造プロセス、温度、電源電
圧の変動等により、上記所定の定電圧Ｖ0 が（Ｖ0 ＋△
Ｖ0 ）になったとする。しかるに、この場合の第２のト
ランジスタＴ２のチャネルインピーダンスＲF2は、ＲF2
＝Ｖ0 ´／Ｉ0 ＝ｋ（Ｖ0 ＋△Ｖ0 ）／｛（Ｖ0 ＋△Ｖ
0 ）／Ｒ｝により、ＲF2＝ｋＲのままである。即ち、製
造プロセス、温度、電源電圧の変動等にも係わらず、常
にＲF1＝ＲF2＝ｋＲとなる。従って、本発明（１）の電
流−電圧変換回路は当初の設計通りに動作し、入力の所
定のダイナミックレンジに渡って安定に動作する。
圧の変動等により、上記所定の定電圧Ｖ0 が（Ｖ0 ＋△
Ｖ0 ）になったとする。しかるに、この場合の第２のト
ランジスタＴ２のチャネルインピーダンスＲF2は、ＲF2
＝Ｖ0 ´／Ｉ0 ＝ｋ（Ｖ0 ＋△Ｖ0 ）／｛（Ｖ0 ＋△Ｖ
0 ）／Ｒ｝により、ＲF2＝ｋＲのままである。即ち、製
造プロセス、温度、電源電圧の変動等にも係わらず、常
にＲF1＝ＲF2＝ｋＲとなる。従って、本発明（１）の電
流−電圧変換回路は当初の設計通りに動作し、入力の所
定のダイナミックレンジに渡って安定に動作する。
【００１７】好ましくは、本発明（２）においては、上
記本発明（１）において、例えば図３に示す如く、反転
アンプＡ0 と同一の特性を有するダミー反転アンプＡ0
´を備え、該ダミー反転アンプＡ0 ´の動作点電圧を所
定の定電圧Ｖ0 とする。例えばＬＳＩ基板上の、好まし
くは反転アンプＡ0 の近傍に、同一の特性（即ち、同一
チャネル幅Ｗ1 ，Ｗ2 、同一チャネル長Ｌ1 ，Ｌ2 、同
一開放ループ利得Ａ0 ，Ａ0 ´等）のダミー反転アンプ
Ａ0 ´を形成し、その入出力間に適当な抵抗Ｒf により
負帰還を掛ける。この状態では、無信号時（Ｉin＝０）
における反転アンプＡ0 の出力レベルＶout ＝Ｖ0 （動
作点電圧）とすると、アンプＡ0，Ａ0 ´の特性同一に
より、ダミー反転アンプＡ0 ´の出力レベルＶout ＝Ｖ
0（動作点電圧）となる。従って、製造プロセス、温
度、電源電圧の変動等にも係わらず、第１，第２のトラ
ンジスタＴ１，Ｔ２は同一の条件でバイアスされ、無信
号の状態よりＲF1＝ＲF2の関係が得られる。
記本発明（１）において、例えば図３に示す如く、反転
アンプＡ0 と同一の特性を有するダミー反転アンプＡ0
´を備え、該ダミー反転アンプＡ0 ´の動作点電圧を所
定の定電圧Ｖ0 とする。例えばＬＳＩ基板上の、好まし
くは反転アンプＡ0 の近傍に、同一の特性（即ち、同一
チャネル幅Ｗ1 ，Ｗ2 、同一チャネル長Ｌ1 ，Ｌ2 、同
一開放ループ利得Ａ0 ，Ａ0 ´等）のダミー反転アンプ
Ａ0 ´を形成し、その入出力間に適当な抵抗Ｒf により
負帰還を掛ける。この状態では、無信号時（Ｉin＝０）
における反転アンプＡ0 の出力レベルＶout ＝Ｖ0 （動
作点電圧）とすると、アンプＡ0，Ａ0 ´の特性同一に
より、ダミー反転アンプＡ0 ´の出力レベルＶout ＝Ｖ
0（動作点電圧）となる。従って、製造プロセス、温
度、電源電圧の変動等にも係わらず、第１，第２のトラ
ンジスタＴ１，Ｔ２は同一の条件でバイアスされ、無信
号の状態よりＲF1＝ＲF2の関係が得られる。
【００１８】また好ましくは、本発明（３）において
は、上記本発明（１）において、例えば図４に示す如
く、基準電圧ＶBGR を発生する基準電圧発生回路（負図
示）を備え、該基準電圧発生回路で発生した基準電圧Ｖ
BGR を所定の定電圧Ｖ0 とする。この場合は、例えばこ
の基準電圧ＶBGR を上記無信号時における反転アンプＡ
0 の出力レベルＶout ＝Ｖ0 （動作点電圧）と等しくす
ることで、上記本発明（２）と同様の作用効果が得られ
る。
は、上記本発明（１）において、例えば図４に示す如
く、基準電圧ＶBGR を発生する基準電圧発生回路（負図
示）を備え、該基準電圧発生回路で発生した基準電圧Ｖ
BGR を所定の定電圧Ｖ0 とする。この場合は、例えばこ
の基準電圧ＶBGR を上記無信号時における反転アンプＡ
0 の出力レベルＶout ＝Ｖ0 （動作点電圧）と等しくす
ることで、上記本発明（２）と同様の作用効果が得られ
る。
【００１９】なお、基準電圧ＶBGR を前記の動作点電圧
Ｖ0 以外に設定しても良い。この場合は、所望の有信号
の状態を基準としてＲF1＝ＲF2とすることも可能とな
る。また好ましくは、本発明（４）においては、上記本
発明（１）において、第１，第２のトランジスタはＮＭ
ＯＳＦＥＴよりなる。従って、高速化、定消費電力化、
ＬＳＩ化が容易である。
Ｖ0 以外に設定しても良い。この場合は、所望の有信号
の状態を基準としてＲF1＝ＲF2とすることも可能とな
る。また好ましくは、本発明（４）においては、上記本
発明（１）において、第１，第２のトランジスタはＮＭ
ＯＳＦＥＴよりなる。従って、高速化、定消費電力化、
ＬＳＩ化が容易である。
【００２０】また好ましくは、本発明（５）において
は、上記本発明（４）において、第１，第２のトランジ
スタはトライオード領域（即ち、非飽和領域）で動作す
る。ＮＭＯＳＦＥＴのトライオード領域においては、ド
レイン−ソース間電圧ＶDSの変化に依らずチャネル抵抗
ＲF1，ＲF2は一定と見做せるので、入力の所望のダイナ
ミックレンジに渡り、ＲF1＝ＲF2＝一定の関係が得られ
る。なお、第１のトランジスタＴ１のゲート電圧ＶGGを
高く設定すると、そのトライオード領域は延びる。ま
た、チャネル（ゲート）長Ｌ1 を長くしてもそのトライ
オード領域は延びる。
は、上記本発明（４）において、第１，第２のトランジ
スタはトライオード領域（即ち、非飽和領域）で動作す
る。ＮＭＯＳＦＥＴのトライオード領域においては、ド
レイン−ソース間電圧ＶDSの変化に依らずチャネル抵抗
ＲF1，ＲF2は一定と見做せるので、入力の所望のダイナ
ミックレンジに渡り、ＲF1＝ＲF2＝一定の関係が得られ
る。なお、第１のトランジスタＴ１のゲート電圧ＶGGを
高く設定すると、そのトライオード領域は延びる。ま
た、チャネル（ゲート）長Ｌ1 を長くしてもそのトライ
オード領域は延びる。
【００２１】また、上記の課題は例えば図１の構成によ
り解決される。即ち、本発明（６）の電流−電圧変換回
路は、上記前提となる電流−電圧変換回路において、帰
還抵抗ＲF （例えば純抵抗素子）と並列に接続した第３
のトランジスタＴ３と、該第３のトランジスタＴ３のチ
ャネルインピーダンスを可変制御するためのバイアス制
御信号ＢＣ３を生成し、これを前記第３のトランジスタ
Ｔ３の制御端子に加えるバイアス制御回路（不図示）と
を備えるものである。
り解決される。即ち、本発明（６）の電流−電圧変換回
路は、上記前提となる電流−電圧変換回路において、帰
還抵抗ＲF （例えば純抵抗素子）と並列に接続した第３
のトランジスタＴ３と、該第３のトランジスタＴ３のチ
ャネルインピーダンスを可変制御するためのバイアス制
御信号ＢＣ３を生成し、これを前記第３のトランジスタ
Ｔ３の制御端子に加えるバイアス制御回路（不図示）と
を備えるものである。
【００２２】係る構成では、入力電流Ｉinが所定以上と
なったことにより回路の伝達インピーダンスＲF を下げ
ることで、入力のダイナミックレンジを広げることが可
能となる。この場合に、本発明（６）においては、帰還
抵抗ＲF と並列（即ち、反転アンプＡ0 の入出力間）に
可変インピーダンス素子としての第３のトランジスタＴ
３を接続するので、回路構成がシンプルであると共に、
帰還抵抗ＲF に与える影響（即ち、回路全体としての伝
達インピーダンスの変化の態様）を把握し易い。しか
も、回路構成がシンプルであるので、付加回路等の特性
のバラツキ（オフセット電圧等）が全体の閉ループ制御
に与える影響も少なく、よって広い入力ダイナミックレ
ンジを有する電流−電圧変換回路を高安定に動作させる
ことが可能となる。
なったことにより回路の伝達インピーダンスＲF を下げ
ることで、入力のダイナミックレンジを広げることが可
能となる。この場合に、本発明（６）においては、帰還
抵抗ＲF と並列（即ち、反転アンプＡ0 の入出力間）に
可変インピーダンス素子としての第３のトランジスタＴ
３を接続するので、回路構成がシンプルであると共に、
帰還抵抗ＲF に与える影響（即ち、回路全体としての伝
達インピーダンスの変化の態様）を把握し易い。しか
も、回路構成がシンプルであるので、付加回路等の特性
のバラツキ（オフセット電圧等）が全体の閉ループ制御
に与える影響も少なく、よって広い入力ダイナミックレ
ンジを有する電流−電圧変換回路を高安定に動作させる
ことが可能となる。
【００２３】好ましくは、本発明（７）においては、上
記本発明（６）において、例えば図５に示す如く、バイ
アス制御回路は、所定の定電圧ＶGGを第３のトランジス
タＴ３のバイアス制御信号となす定電圧発生回路を備え
る。入力電流Ｉinが微小な時は、第３のトランジスタＴ
３は、そのＶGS＜ＶTHによりＯＦＦしており、そのチャ
ネルインピーダンスは極めて大きい。従って、回路の伝
達インピーダンスは抵抗ＲF で決まる。次に入力電流Ｉ
inが増すと、回路の出力電圧Ｖout は次第に低下し、や
がて第３のトランジスタＴ３は、そのＶGS≧ＶTHにより
ＯＮに転じる。これにより回路の伝達インピーダンスも
下がる。その後は、入力電流Ｉinの増加に応じて、ＶGS
が増大し、これに伴いＴ３のチャネルインピーダンスが
更に低下し、回路の伝達インピーダンスも更に下がる。
こうして、広い入力ダイナミックレンジを有する電流−
電圧変換回路を高安定に動作させることが可能となる。
記本発明（６）において、例えば図５に示す如く、バイ
アス制御回路は、所定の定電圧ＶGGを第３のトランジス
タＴ３のバイアス制御信号となす定電圧発生回路を備え
る。入力電流Ｉinが微小な時は、第３のトランジスタＴ
３は、そのＶGS＜ＶTHによりＯＦＦしており、そのチャ
ネルインピーダンスは極めて大きい。従って、回路の伝
達インピーダンスは抵抗ＲF で決まる。次に入力電流Ｉ
inが増すと、回路の出力電圧Ｖout は次第に低下し、や
がて第３のトランジスタＴ３は、そのＶGS≧ＶTHにより
ＯＮに転じる。これにより回路の伝達インピーダンスも
下がる。その後は、入力電流Ｉinの増加に応じて、ＶGS
が増大し、これに伴いＴ３のチャネルインピーダンスが
更に低下し、回路の伝達インピーダンスも更に下がる。
こうして、広い入力ダイナミックレンジを有する電流−
電圧変換回路を高安定に動作させることが可能となる。
【００２４】また好ましくは、本発明（８）において
は、上記本発明（６）において、例えば図６（Ａ）に示
す如く、バイアス制御回路は、任意奇数段目の基本反転
アンプ（例えばＡ1 ）の出力信号を反転増幅して第３の
トランジスタＴ３のバイアス制御信号となす反転増幅回
路Ａ4 を備える。係る構成では、回路の出力電圧Ｖout
（即ち、第３のトランジスタＴ３のソース電圧）の低下
のみならず、同時に第３のトランジスタＴ３のゲート電
圧は上昇するので、回路の伝達インピーダンスはある時
点からより速い速度で低下する。従って、より広い入力
のダイナミックレンジが得られる。
は、上記本発明（６）において、例えば図６（Ａ）に示
す如く、バイアス制御回路は、任意奇数段目の基本反転
アンプ（例えばＡ1 ）の出力信号を反転増幅して第３の
トランジスタＴ３のバイアス制御信号となす反転増幅回
路Ａ4 を備える。係る構成では、回路の出力電圧Ｖout
（即ち、第３のトランジスタＴ３のソース電圧）の低下
のみならず、同時に第３のトランジスタＴ３のゲート電
圧は上昇するので、回路の伝達インピーダンスはある時
点からより速い速度で低下する。従って、より広い入力
のダイナミックレンジが得られる。
【００２５】また好ましくは、本発明（９）において
は、上記本発明（６）において、例えば図６（Ｂ）に示
す如く、バイアス制御回路は、任意偶数段目の基本反転
アンプ（例えばＡ2 ）の出力信号をレベルシフトして第
３のトランジスタＴ３のバイアス制御信号となすレベル
シフト回路Ｔ２０，ＣＣＳを備える。係る構成では、第
３のトランジスタＴ３のゲート電圧はより高めに設定さ
れるので、入力電流Ｉinのより早い時点から回路の伝達
インピーダンスが低下する。従って、入力電流Ｉinに対
する所望の電流−電圧変換特性が得られる。
は、上記本発明（６）において、例えば図６（Ｂ）に示
す如く、バイアス制御回路は、任意偶数段目の基本反転
アンプ（例えばＡ2 ）の出力信号をレベルシフトして第
３のトランジスタＴ３のバイアス制御信号となすレベル
シフト回路Ｔ２０，ＣＣＳを備える。係る構成では、第
３のトランジスタＴ３のゲート電圧はより高めに設定さ
れるので、入力電流Ｉinのより早い時点から回路の伝達
インピーダンスが低下する。従って、入力電流Ｉinに対
する所望の電流−電圧変換特性が得られる。
【００２６】また、上記の課題は例えば図１の構成によ
り解決される。即ち、本発明（１０）の電流−電圧変換
回路は、上記前提となる電流−電圧変換回路において、
任意奇数段目の基本反転アンプ（例えば出力段Ａ3 ）の
出力と電源との間に接続した第４のトランジスタＴ４
と、該第４のトランジスタのチャネルインピーダンスを
可変制御するためのバイアス制御信号ＢＣ４を生成し、
これを前記第４のトランジスタＴ４の制御端子に加える
バイアス制御回路（不図示）とを備えるものである。
り解決される。即ち、本発明（１０）の電流−電圧変換
回路は、上記前提となる電流−電圧変換回路において、
任意奇数段目の基本反転アンプ（例えば出力段Ａ3 ）の
出力と電源との間に接続した第４のトランジスタＴ４
と、該第４のトランジスタのチャネルインピーダンスを
可変制御するためのバイアス制御信号ＢＣ４を生成し、
これを前記第４のトランジスタＴ４の制御端子に加える
バイアス制御回路（不図示）とを備えるものである。
【００２７】係る構成では、入力電流Ｉinが所定以上と
なったことにより回路の開ループ利得Ａ0 を下げること
で、入力のダイナミックレンジを広げることが可能とな
る。この場合に、本発明（１０）においては、任意奇数
段目の基本反転アンプ（例えば出力段Ａ3 ）の出力と電
源との間に可変インピーダンス素子としての第４のトラ
ンジスタＴ４を接続するので、回路構成がシンプルであ
ると共に、回路の開ループ利得Ａ0 に与える影響を把握
し易い。しかも、回路構成がシンプルであるので、付加
回路等の特性のバラツキ（オフセット電圧等）が回路の
開ループ利得Ａ 0 に与える影響も少なく、よって広い入
力ダイナミックレンジを有する電流−電圧変換回路を高
安定に動作させることが可能となる。
なったことにより回路の開ループ利得Ａ0 を下げること
で、入力のダイナミックレンジを広げることが可能とな
る。この場合に、本発明（１０）においては、任意奇数
段目の基本反転アンプ（例えば出力段Ａ3 ）の出力と電
源との間に可変インピーダンス素子としての第４のトラ
ンジスタＴ４を接続するので、回路構成がシンプルであ
ると共に、回路の開ループ利得Ａ0 に与える影響を把握
し易い。しかも、回路構成がシンプルであるので、付加
回路等の特性のバラツキ（オフセット電圧等）が回路の
開ループ利得Ａ 0 に与える影響も少なく、よって広い入
力ダイナミックレンジを有する電流−電圧変換回路を高
安定に動作させることが可能となる。
【００２８】好ましくは、本発明（１１）においては、
上記本発明（１０）において、例えば図７（Ａ）に示す
如く、バイアス制御回路は、所定の定電圧ＶGGを第４の
トランジスタＴ４のバイアス制御信号となす定電圧発生
回路を備える。入力電流Ｉinが微小な時は、第４のトラ
ンジスタＴ４は、そのＶGS＜ＶTHによりＯＦＦしてお
り、そのチャネルインピーダンスは極めて大きい。従っ
て、回路の開ループ利得はＡ0 である。次に入力電流Ｉ
inが増すと、回路の出力電圧Ｖou t は次第に低下し、や
がて第４のトランジスタＴ４は、そのＶGS≧ＶTHにより
ＯＮに転じる。これにより基本反転アンプＡ3 の開ルー
プ利得Ａ3 （即ち、回路の開ループ利得Ａ0 ）も下が
る。その後は、入力電流Ｉinの増加に応じて、ＶGSが増
大し、これに伴いＴ４のチャネルインピーダンスが更に
低下し、回路の開ループ利得Ａ0 も更に下がる。こうし
て、広い入力ダイナミックレンジを有する電流−電圧変
換回路を高安定に動作させることが可能となる。
上記本発明（１０）において、例えば図７（Ａ）に示す
如く、バイアス制御回路は、所定の定電圧ＶGGを第４の
トランジスタＴ４のバイアス制御信号となす定電圧発生
回路を備える。入力電流Ｉinが微小な時は、第４のトラ
ンジスタＴ４は、そのＶGS＜ＶTHによりＯＦＦしてお
り、そのチャネルインピーダンスは極めて大きい。従っ
て、回路の開ループ利得はＡ0 である。次に入力電流Ｉ
inが増すと、回路の出力電圧Ｖou t は次第に低下し、や
がて第４のトランジスタＴ４は、そのＶGS≧ＶTHにより
ＯＮに転じる。これにより基本反転アンプＡ3 の開ルー
プ利得Ａ3 （即ち、回路の開ループ利得Ａ0 ）も下が
る。その後は、入力電流Ｉinの増加に応じて、ＶGSが増
大し、これに伴いＴ４のチャネルインピーダンスが更に
低下し、回路の開ループ利得Ａ0 も更に下がる。こうし
て、広い入力ダイナミックレンジを有する電流−電圧変
換回路を高安定に動作させることが可能となる。
【００２９】また好ましくは、本発明（１２）において
は、上記本発明（１０）において、例えば図８（Ａ）に
示す如く、バイアス制御回路は、任意奇数段目の基本反
転アンプ（例えばＡ1 ）の出力信号を反転増幅して第４
のトランジスタＴ４のバイアス制御信号となす反転増幅
回路Ａ4 を備える。係る構成では、回路の出力電圧Ｖ
out （即ち、第４のトランジスタＴ４のソース電圧）の
低下のみならず、同時に第４のトランジスタＴ４のゲー
ト電圧は上昇するので、回路の開ループ利得Ａ0 はある
時点からより速い速度で低下する。従って、より広い入
力のダイナミックレンジが得られる。
は、上記本発明（１０）において、例えば図８（Ａ）に
示す如く、バイアス制御回路は、任意奇数段目の基本反
転アンプ（例えばＡ1 ）の出力信号を反転増幅して第４
のトランジスタＴ４のバイアス制御信号となす反転増幅
回路Ａ4 を備える。係る構成では、回路の出力電圧Ｖ
out （即ち、第４のトランジスタＴ４のソース電圧）の
低下のみならず、同時に第４のトランジスタＴ４のゲー
ト電圧は上昇するので、回路の開ループ利得Ａ0 はある
時点からより速い速度で低下する。従って、より広い入
力のダイナミックレンジが得られる。
【００３０】また好ましくは、本発明（１３）において
は、上記本発明（１０）において、例えば図８（Ｂ）に
示す如く、バイアス制御回路は、任意偶数段目の基本反
転アンプ（例えばＡ2 ）の出力信号をレベルシフトして
第４のトランジスタのバイアス制御信号となすレベルシ
フト回路Ｔ２０，ＣＣＳを備える。係る構成では、第４
のトランジスタＴ４のゲート電圧はより高めに設定され
るので、入力電流Ｉinのより早い時点から回路の開ルー
プ利得Ａ0 が低下する。従って、入力電流Ｉinに対する
所望の電流−電圧変換特性が得られる。
は、上記本発明（１０）において、例えば図８（Ｂ）に
示す如く、バイアス制御回路は、任意偶数段目の基本反
転アンプ（例えばＡ2 ）の出力信号をレベルシフトして
第４のトランジスタのバイアス制御信号となすレベルシ
フト回路Ｔ２０，ＣＣＳを備える。係る構成では、第４
のトランジスタＴ４のゲート電圧はより高めに設定され
るので、入力電流Ｉinのより早い時点から回路の開ルー
プ利得Ａ0 が低下する。従って、入力電流Ｉinに対する
所望の電流−電圧変換特性が得られる。
【００３１】また好ましくは、本発明（１４）において
は、上記本発明（１０）において、例えば図９（Ａ）に
示す如く、バイアス制御回路は、任意偶数段目の基本反
転アンプ（例えばＡ2 ）の出力信号を反転増幅して第４
のトランジスタＴ４（但し、この場合はＰチャネルトラ
ンジスタ）のバイアス制御信号となす反転増幅回路Ａ 4
を備える。
は、上記本発明（１０）において、例えば図９（Ａ）に
示す如く、バイアス制御回路は、任意偶数段目の基本反
転アンプ（例えばＡ2 ）の出力信号を反転増幅して第４
のトランジスタＴ４（但し、この場合はＰチャネルトラ
ンジスタ）のバイアス制御信号となす反転増幅回路Ａ 4
を備える。
【００３２】また、本発明（１５）の電流−電圧変換回
路は、上記前提となる電流−電圧変換回路において、例
えば図９（Ｂ）に示す如く、所定の定電圧ＶGGを発生す
る定電圧発生回路と、該定電圧発生回路と任意奇数段目
の基本反転アンプ（例えばＡ 3 ）の出力との間に介在
し、かつダイオード接続とされた第５のトランジスタＴ
５とを備えるものである。
路は、上記前提となる電流−電圧変換回路において、例
えば図９（Ｂ）に示す如く、所定の定電圧ＶGGを発生す
る定電圧発生回路と、該定電圧発生回路と任意奇数段目
の基本反転アンプ（例えばＡ 3 ）の出力との間に介在
し、かつダイオード接続とされた第５のトランジスタＴ
５とを備えるものである。
【００３３】入力電流Ｉinが微小の時は、ダイオード
（トランジスタ）Ｔ５は導通せず、回路の開ループ利得
はＡ0 である。入力電流Ｉinが所定以上になると、ダイ
オード（トランジスタ）Ｔ５は導通し、回路の開ループ
利得Ａ0 は低下する。その後は、入力電流Ｉinの増大に
応じて、出力電圧Ｖout が低下し、これに伴い電流Ｉ4
が増加し、回路の開ループ利得Ａ0 は更に低下する。
（トランジスタ）Ｔ５は導通せず、回路の開ループ利得
はＡ0 である。入力電流Ｉinが所定以上になると、ダイ
オード（トランジスタ）Ｔ５は導通し、回路の開ループ
利得Ａ0 は低下する。その後は、入力電流Ｉinの増大に
応じて、出力電圧Ｖout が低下し、これに伴い電流Ｉ4
が増加し、回路の開ループ利得Ａ0 は更に低下する。
【００３４】好ましくは、本発明（１６）においては、
上記本発明（１５）において、例えば図１０（Ａ）に示
す如く、第５のトランジスタに代えて、ｐｎ接合型のダ
イオードＤを備える。なお、ダイオードとしては図１０
（Ｂ）に示す如く様々に構成できる。また好ましくは、
本発明（１７）においては、上記本発明（６），（１
０）又は（１５）において、帰還抵抗に代えて、上記本
発明（１）の第１，第２の各トランジスタ及びそのバイ
アス制御回路を備える。
上記本発明（１５）において、例えば図１０（Ａ）に示
す如く、第５のトランジスタに代えて、ｐｎ接合型のダ
イオードＤを備える。なお、ダイオードとしては図１０
（Ｂ）に示す如く様々に構成できる。また好ましくは、
本発明（１７）においては、上記本発明（６），（１
０）又は（１５）において、帰還抵抗に代えて、上記本
発明（１）の第１，第２の各トランジスタ及びそのバイ
アス制御回路を備える。
【００３５】従って、入力の広いダイナミックレンジを
有すると共に、製造プロセス、温度、電源電圧の変動等
にも係わらず、伝達インピーダンスＲF が一定の電流−
電圧変換回路を提供できる。また好ましくは、本発明
（１８）においては、上記本発明（６）において、上記
本発明（１０）の第４のトランジスタ及びそのバイアス
制御回路、又は上記本発明（１５）の第５のトランジス
タ及びその定電圧発生回路を備える。
有すると共に、製造プロセス、温度、電源電圧の変動等
にも係わらず、伝達インピーダンスＲF が一定の電流−
電圧変換回路を提供できる。また好ましくは、本発明
（１８）においては、上記本発明（６）において、上記
本発明（１０）の第４のトランジスタ及びそのバイアス
制御回路、又は上記本発明（１５）の第５のトランジス
タ及びその定電圧発生回路を備える。
【００３６】係る構成では、大きな入力電流Ｉinが入力
した場合に、伝達インピーダンスＲ F のみならず、回路
の開ループ利得Ａ0 も低下するので、より広い入力のダ
イナミックレンジが得られる。また、上記式（２）の関
係より、伝達インピーダンスＲF 及び回路の開ループ利
得Ａ0 が同時に低下すると、−３ｄＢ周波数ｆ-3dBは維
持される。従って、回路の不安定動作を有効に回避でき
る。
した場合に、伝達インピーダンスＲ F のみならず、回路
の開ループ利得Ａ0 も低下するので、より広い入力のダ
イナミックレンジが得られる。また、上記式（２）の関
係より、伝達インピーダンスＲF 及び回路の開ループ利
得Ａ0 が同時に低下すると、−３ｄＢ周波数ｆ-3dBは維
持される。従って、回路の不安定動作を有効に回避でき
る。
【００３７】
【発明の実施の形態】以下、添付図面に従い本発明に好
適なる複数の実施の形態を詳細に説明する。図２は実施
の形態による反転増幅回路を説明する図で、図２（Ａ）
は本実施の形態で使用される反転増幅回路（反転アンプ
Ａ0 ）の構成を示している。反転アンプＡ0 は、奇数段
の基本反転アンプＡ1 〜Ａ3 の縦列接続からなり、その
開ループ利得Ａ0 は、Ａ0 ＝Ａ1 ＋Ａ2 ＋Ａ3 ［ｄＢ］
で与えられる。なお、この反転アンプＡ0 の段数は任意
の奇数段（１，３，５，７，…）で良い。
適なる複数の実施の形態を詳細に説明する。図２は実施
の形態による反転増幅回路を説明する図で、図２（Ａ）
は本実施の形態で使用される反転増幅回路（反転アンプ
Ａ0 ）の構成を示している。反転アンプＡ0 は、奇数段
の基本反転アンプＡ1 〜Ａ3 の縦列接続からなり、その
開ループ利得Ａ0 は、Ａ0 ＝Ａ1 ＋Ａ2 ＋Ａ3 ［ｄＢ］
で与えられる。なお、この反転アンプＡ0 の段数は任意
の奇数段（１，３，５，７，…）で良い。
【００３８】図２（Ｂ）は一例の基本反転アンプの回路
図を示している。但し、本発明はこれに限定されない。
定電流源回路ＣＣＳに、NMOSFET Ｔ１１の反転増幅回路
と、NMOSFET Ｔ１２で構成した抵抗負荷ＲL とを図示の
如く接続する。定電流源ＣＣＳは、外部の基準電圧Ｖ
ref により生成した所定の定電流を高精度でカレントミ
ラーしており、よって製造プロセス、温度、電源電圧の
変動等による回路動作への影響は小さい。
図を示している。但し、本発明はこれに限定されない。
定電流源回路ＣＣＳに、NMOSFET Ｔ１１の反転増幅回路
と、NMOSFET Ｔ１２で構成した抵抗負荷ＲL とを図示の
如く接続する。定電流源ＣＣＳは、外部の基準電圧Ｖ
ref により生成した所定の定電流を高精度でカレントミ
ラーしており、よって製造プロセス、温度、電源電圧の
変動等による回路動作への影響は小さい。
【００３９】今、NMOSFET Ｔ１１，Ｔ１２の各相互コン
ダクタンスをｇm1，ｇm2、その内部抵抗（チャネル抵
抗）をｒs1，ｒs2とすると、入出力間の電圧利得Ｇは式
（３）により与えられる。
ダクタンスをｇm1，ｇm2、その内部抵抗（チャネル抵
抗）をｒs1，ｒs2とすると、入出力間の電圧利得Ｇは式
（３）により与えられる。
【００４０】
【数３】
【００４１】また、このκには、 κ＝（１／２）μn ＣOX×（Ｗ／Ｌ） 但し、μn ：電子の移動度［ｃｍ2 ／Ｖ・ｓｅｃ］ ＣOX：ゲート酸化膜容量［Ｆ］ の関係があり、これによりｇm は式（４）で表せる。
【００４２】
【数４】
【００４３】よって、上記式（３）は式（５）で表せ
る。
る。
【００４４】
【数５】
【００４５】更に、反転アンプＡ0 は負帰還構成なの
で、ＶGS1 ≒ＶGS2 となり、更に、Ｔ１１，Ｔ１２のゲ
ート長Ｌ1 ＝Ｌ2 とすると、上記式（５）は、式（６）
の関係となる。
で、ＶGS1 ≒ＶGS2 となり、更に、Ｔ１１，Ｔ１２のゲ
ート長Ｌ1 ＝Ｌ2 とすると、上記式（５）は、式（６）
の関係となる。
【００４６】
【数６】
【００４７】即ち、基本反転アンプＡ1 〜Ａ3 の各入出
力間の電圧利得ＧはNMOSFET Ｔ１１，Ｔ１２のゲート幅
Ｗ1 ，Ｗ2 の比により決定される。図３，図４は第１の
実施の形態による電流−電圧変換回路を説明する図
（１），（２）である。図３は第１の実施の形態による
電流−電圧変換回路の構成を示している。
力間の電圧利得ＧはNMOSFET Ｔ１１，Ｔ１２のゲート幅
Ｗ1 ，Ｗ2 の比により決定される。図３，図４は第１の
実施の形態による電流−電圧変換回路を説明する図
（１），（２）である。図３は第１の実施の形態による
電流−電圧変換回路の構成を示している。
【００４８】ここでは、反転アンプＡ0 の入出力間に、
従来の純抵抗素子よりなる帰還抵抗ＲF に代えて、NMOS
FET Ｔ１を図示の如く接続すると共に、そのゲート電圧
を周辺回路により制御することで、製造プロセス、温
度、電源電圧の変動に依らず、一定の帰還抵抗値ＲF1を
実現している。以下、詳細に述べる。図示の如く、反転
アンプＡ0 と、該反転アンプＡ0 と同一構成のダミー反
転アンプＡ0 ´とを設け、該ダミー反転アンプＡ0 ´に
適当な抵抗Ｒf により負帰還を掛ける。反転アンプＡ0
とダミー反転アンプＡ0 ´とは同一ＩＣ基板上の、好ま
しくは互いに近傍に作成されるので、ロット毎の製造プ
ロセスや、動作時の温度、電源電圧の変動等に依らず、
これらは同一の回路特性を示す。即ち、今、入力電流Ｉ
in＝０（無入力信号時）における反転アンプＡ0 の出力
電圧（動作点電圧）Ｖout ＝Ｖ0 とすると、ダミー反転
アンプＡ0 ´の出力電圧（動作点電圧）Ｖout ＝Ｖ0 に
なる。
従来の純抵抗素子よりなる帰還抵抗ＲF に代えて、NMOS
FET Ｔ１を図示の如く接続すると共に、そのゲート電圧
を周辺回路により制御することで、製造プロセス、温
度、電源電圧の変動に依らず、一定の帰還抵抗値ＲF1を
実現している。以下、詳細に述べる。図示の如く、反転
アンプＡ0 と、該反転アンプＡ0 と同一構成のダミー反
転アンプＡ0 ´とを設け、該ダミー反転アンプＡ0 ´に
適当な抵抗Ｒf により負帰還を掛ける。反転アンプＡ0
とダミー反転アンプＡ0 ´とは同一ＩＣ基板上の、好ま
しくは互いに近傍に作成されるので、ロット毎の製造プ
ロセスや、動作時の温度、電源電圧の変動等に依らず、
これらは同一の回路特性を示す。即ち、今、入力電流Ｉ
in＝０（無入力信号時）における反転アンプＡ0 の出力
電圧（動作点電圧）Ｖout ＝Ｖ0 とすると、ダミー反転
アンプＡ0 ´の出力電圧（動作点電圧）Ｖout ＝Ｖ0 に
なる。
【００４９】この電圧Ｖ0 をオペアンプＡＭＰ２のボル
テージフォロワを介してNMOSFET Ｔ２のドレインに加え
る。一方、NMOSFET Ｔ２のソースをオペアンプＡＭＰ１
の反転入力（−）に接続し、かつこのソースから前記動
作点電圧Ｖ0 に比例するような定電流Ｉ0 を引き込む。
これを具体的に言うと、ダミー反転アンプＡ0 ´の出力
電圧Ｖ0 はオペアンプＡＭＰ３及びNMOSFET Ｔ３より成
るソースフォロワ回路にも加えられており、これにより
NMOSFET Ｔ３のソースに接続した抵抗Ｒ３には定電流Ｉ
1 ＝Ｖ0 ／Ｒ３が流れる。この定電流Ｉ1 が、PMOSFET
Ｔ１４〜Ｔ１５及びNMOSFET Ｔ１６，Ｔ１７を介したカ
レントミラーによりＭ倍されて、例えば１μＡ程度の定
電流Ｉ0＝Ｍ・Ｉ1 ＝Ｍ・Ｖ0 ／Ｒ３となる。
テージフォロワを介してNMOSFET Ｔ２のドレインに加え
る。一方、NMOSFET Ｔ２のソースをオペアンプＡＭＰ１
の反転入力（−）に接続し、かつこのソースから前記動
作点電圧Ｖ0 に比例するような定電流Ｉ0 を引き込む。
これを具体的に言うと、ダミー反転アンプＡ0 ´の出力
電圧Ｖ0 はオペアンプＡＭＰ３及びNMOSFET Ｔ３より成
るソースフォロワ回路にも加えられており、これにより
NMOSFET Ｔ３のソースに接続した抵抗Ｒ３には定電流Ｉ
1 ＝Ｖ0 ／Ｒ３が流れる。この定電流Ｉ1 が、PMOSFET
Ｔ１４〜Ｔ１５及びNMOSFET Ｔ１６，Ｔ１７を介したカ
レントミラーによりＭ倍されて、例えば１μＡ程度の定
電流Ｉ0＝Ｍ・Ｉ1 ＝Ｍ・Ｖ0 ／Ｒ３となる。
【００５０】一方、オペアンプＡＭＰ１の非反転入力
（＋）には抵抗Ｒ１，Ｒ２により分圧した電圧Ｖp ＝Ｖ
0 ・Ｒ2 ／（Ｒ1 ＋ Ｒ2 ）を加えている。そして、オ
ペアンプＡＭＰ１の出力をNMOSFET Ｔ２のゲートに帰還
する。係る構成では、Ｖn ＜Ｖ p により、オペアンプＡ
ＭＰ１の出力信号はハイレベルとなり、これによりNMOS
FET Ｔ２がＯＮして、該NMOSFET Ｔ２に定電流Ｉ0 が流
れる。この場合に、NMOSFET Ｔ２のチャネル抵抗ＲF2が
大きいと、Ｖn ＜Ｖp の関係は深くなり、これに応じて
NMOSFET Ｔ２のゲート−ソース間電圧ＶGSが増大し、該
NMOSFET Ｔ２のチャネル抵抗ＲF2を下げる。こうして、
オペアンプＡＭＰ１の反転入力電圧Ｖn はＶp に近づ
き、最終的には、ＡＭＰ１の入力のイマジナリショート
によりＶn ＝Ｖp になる。この時の、NMOSFET Ｔ２のド
レイン−ソース間電圧ＶDS2 は式（７）で与えられる。
（＋）には抵抗Ｒ１，Ｒ２により分圧した電圧Ｖp ＝Ｖ
0 ・Ｒ2 ／（Ｒ1 ＋ Ｒ2 ）を加えている。そして、オ
ペアンプＡＭＰ１の出力をNMOSFET Ｔ２のゲートに帰還
する。係る構成では、Ｖn ＜Ｖ p により、オペアンプＡ
ＭＰ１の出力信号はハイレベルとなり、これによりNMOS
FET Ｔ２がＯＮして、該NMOSFET Ｔ２に定電流Ｉ0 が流
れる。この場合に、NMOSFET Ｔ２のチャネル抵抗ＲF2が
大きいと、Ｖn ＜Ｖp の関係は深くなり、これに応じて
NMOSFET Ｔ２のゲート−ソース間電圧ＶGSが増大し、該
NMOSFET Ｔ２のチャネル抵抗ＲF2を下げる。こうして、
オペアンプＡＭＰ１の反転入力電圧Ｖn はＶp に近づ
き、最終的には、ＡＭＰ１の入力のイマジナリショート
によりＶn ＝Ｖp になる。この時の、NMOSFET Ｔ２のド
レイン−ソース間電圧ＶDS2 は式（７）で与えられる。
【００５１】
【数７】
【００５２】また、この時のNMOSFET Ｔ２には定電流Ｉ
0 ＝Ｍ・Ｖ0 ／Ｒ３が流れている。従って、この時のNM
OSFET Ｔ２のチャネル抵抗値ＲF2は式（８）で与えられ
る。
0 ＝Ｍ・Ｖ0 ／Ｒ３が流れている。従って、この時のNM
OSFET Ｔ２のチャネル抵抗値ＲF2は式（８）で与えられ
る。
【００５３】
【数８】
【００５４】更に、NMOSFET Ｔ１とNMOSFET Ｔ２とは同
一ＩＣ基板上の、好ましくは近傍に作成され、かつ同一
のトランジスタサイズ（Ｌ，Ｗ）を有している。また、
これらの各ゲートにはオペアンプＡＭＰ１の出力の同一
のゲート電圧ＶGGが加えられるので、ロット毎の製造プ
ロセスや、動作時の温度、電源電圧の変動等に依らず、
NMOSFET Ｔ１，Ｔ２のチャネル抵抗ＲF1，ＲF2の間には
ＲF1＝ＲF2の関係が生じる。
一ＩＣ基板上の、好ましくは近傍に作成され、かつ同一
のトランジスタサイズ（Ｌ，Ｗ）を有している。また、
これらの各ゲートにはオペアンプＡＭＰ１の出力の同一
のゲート電圧ＶGGが加えられるので、ロット毎の製造プ
ロセスや、動作時の温度、電源電圧の変動等に依らず、
NMOSFET Ｔ１，Ｔ２のチャネル抵抗ＲF1，ＲF2の間には
ＲF1＝ＲF2の関係が生じる。
【００５５】なお、厳密に言うと、上記NMOSFET Ｔ１，
Ｔ２に同一のゲート電圧ＶGGを加えているが、NMOSFET
Ｔ２には常時式（７）のＶDS2 が掛かっており、これに
定電流Ｉ0 ＝１μＡ程度が流れている。一方、NMOSFET
Ｔ１のＶDS1 は、その無信号時にはＩin ＝０により、
ＶDS1 ＝０である。従って、バイアス条件は厳密に同一
ではない。しかし、入力電流Ｉin ＝１μＡ程度になっ
た場合に、ＶDS1 ≒ＶDS2 となることが可能であり、本
実施の形態ではこの状態を目安にしてＲF1＝ＲF2となる
ように設定されている。
Ｔ２に同一のゲート電圧ＶGGを加えているが、NMOSFET
Ｔ２には常時式（７）のＶDS2 が掛かっており、これに
定電流Ｉ0 ＝１μＡ程度が流れている。一方、NMOSFET
Ｔ１のＶDS1 は、その無信号時にはＩin ＝０により、
ＶDS1 ＝０である。従って、バイアス条件は厳密に同一
ではない。しかし、入力電流Ｉin ＝１μＡ程度になっ
た場合に、ＶDS1 ≒ＶDS2 となることが可能であり、本
実施の形態ではこの状態を目安にしてＲF1＝ＲF2となる
ように設定されている。
【００５６】次に、製造プロセス、温度、電源電圧の変
動等により、ダミー反転アンプＡ0´の動作点電圧Ｖ0
がΔＶ0 だけ上がった場合を考える。上記同様にして、
この場合のNMOSFET Ｔ２のドレイン−ソース間電圧Ｖ
DS2 は式（９）になる。
動等により、ダミー反転アンプＡ0´の動作点電圧Ｖ0
がΔＶ0 だけ上がった場合を考える。上記同様にして、
この場合のNMOSFET Ｔ２のドレイン−ソース間電圧Ｖ
DS2 は式（９）になる。
【００５７】
【数９】
【００５８】また、この場合のNMOSFET Ｔ２に流れる定
電流Ｉ0 は、Ｉ0 ＝Ｍ・Ｉ1 ＝Ｍ（Ｖ0 ＋△Ｖ0 ）／Ｒ
３となる。従って、この時のNMOSFET Ｔ２のチャネル抵
抗値ＲF2は式（１０）で与えられる。
電流Ｉ0 は、Ｉ0 ＝Ｍ・Ｉ1 ＝Ｍ（Ｖ0 ＋△Ｖ0 ）／Ｒ
３となる。従って、この時のNMOSFET Ｔ２のチャネル抵
抗値ＲF2は式（１０）で与えられる。
【００５９】
【数１０】
【００６０】これは上記式（８）のＲF2の値と同一であ
る。このことは反転アンプＡ0 とNMOSFET Ｔ１について
も同様に起こる。従って、製造プロセス、温度、電源電
圧の変動等に依存せず、常に一定の値の帰還抵抗Ｒ F1＝
ＲF2が得られる。従って、出力信号Ｖout の振幅（感
度）も一定である。なお、この場合に、好ましくはNMOS
FET Ｔ１のゲート電圧が、反転アンプＡ0の動作点電圧
ＶO ＋ＶTH1 （NMOSFET Ｔ１のしきい値電圧）よりも高
い電圧となるように設計する。こうすれば、NMOSFET Ｔ
１を常にトライオード領域（ピンチオフ前の領域）で動
作させることが可能となり、この領域では入力電流Ｉin
（即ち、出力電圧Ｖout ）が増加しても帰還抵抗値ＲF1
が一定に保たれる。因みに、NMOSFET Ｔ１のゲート電圧
ＶGGを高く設定すると、そのトライオード領域は延び
る。また、NMOSFET Ｔ１のゲート長Ｌ1 を長くしてもそ
のトライオード領域は延びる。
る。このことは反転アンプＡ0 とNMOSFET Ｔ１について
も同様に起こる。従って、製造プロセス、温度、電源電
圧の変動等に依存せず、常に一定の値の帰還抵抗Ｒ F1＝
ＲF2が得られる。従って、出力信号Ｖout の振幅（感
度）も一定である。なお、この場合に、好ましくはNMOS
FET Ｔ１のゲート電圧が、反転アンプＡ0の動作点電圧
ＶO ＋ＶTH1 （NMOSFET Ｔ１のしきい値電圧）よりも高
い電圧となるように設計する。こうすれば、NMOSFET Ｔ
１を常にトライオード領域（ピンチオフ前の領域）で動
作させることが可能となり、この領域では入力電流Ｉin
（即ち、出力電圧Ｖout ）が増加しても帰還抵抗値ＲF1
が一定に保たれる。因みに、NMOSFET Ｔ１のゲート電圧
ＶGGを高く設定すると、そのトライオード領域は延び
る。また、NMOSFET Ｔ１のゲート長Ｌ1 を長くしてもそ
のトライオード領域は延びる。
【００６１】以上述べた如く、本実施の形態によれば、
従来の如く帰還抵抗ＲF を純抵抗素子で構成した場合に
発生するような±３０％程度の抵抗値のバラツキを有効
に抑制できる。また、入力電流Ｉin＝１μＡ程度に於け
る最小の出力電圧Ｖout の振幅を十分に確保できる。ま
た、帰還抵抗値ＲF1が一定により、−３ｄＢ帯域ｆ-3 dB
のバラツキを十分に抑制でき、よって帰還ループの安定
化が図れる。更には、入力換算雑音電流密度のバラツキ
を抑制でき、最小受光レベル特性向上等の効果がある。
従来の如く帰還抵抗ＲF を純抵抗素子で構成した場合に
発生するような±３０％程度の抵抗値のバラツキを有効
に抑制できる。また、入力電流Ｉin＝１μＡ程度に於け
る最小の出力電圧Ｖout の振幅を十分に確保できる。ま
た、帰還抵抗値ＲF1が一定により、−３ｄＢ帯域ｆ-3 dB
のバラツキを十分に抑制でき、よって帰還ループの安定
化が図れる。更には、入力換算雑音電流密度のバラツキ
を抑制でき、最小受光レベル特性向上等の効果がある。
【００６２】図４は第１の他の実施の形態による電流−
電圧変換回路の構成を示している。ここでは、図３のダ
ミー反転アンプＡ0 ´に代えて、外部で安定な基準電圧
Ｖ BGR を生成すると共に、これをオペアンプＡＭＰ２，
ＡＭＰ３に供給している。回路の動作は上記図３と同様
に考えられる。なお、基準電圧ＶBGR を適当に選ぶこと
で、NMOSFET Ｔ１の動作点電圧Ｖ0 ＝ＶBGR となる時の
特性（抵抗ＲF1）を適当に選べる。この場合に、勿論、
ＶBGR ＝Ｖ0 としても良いし、またＶ0 ＝Ｖ BGR として
も良い。
電圧変換回路の構成を示している。ここでは、図３のダ
ミー反転アンプＡ0 ´に代えて、外部で安定な基準電圧
Ｖ BGR を生成すると共に、これをオペアンプＡＭＰ２，
ＡＭＰ３に供給している。回路の動作は上記図３と同様
に考えられる。なお、基準電圧ＶBGR を適当に選ぶこと
で、NMOSFET Ｔ１の動作点電圧Ｖ0 ＝ＶBGR となる時の
特性（抵抗ＲF1）を適当に選べる。この場合に、勿論、
ＶBGR ＝Ｖ0 としても良いし、またＶ0 ＝Ｖ BGR として
も良い。
【００６３】図５，図６は第２の実施の形態による電流
−電圧変換回路を説明する図（１），（２）である。こ
こでは、入力電流Ｉinが所定以上となったことにより回
路の伝達インピーダンスＲF を下げることで、入力のダ
イナミックレンジを広げることが可能となる。以下、詳
細に説明する。図５は第２の実施の形態による電流−電
圧変換回路の構成を示している。
−電圧変換回路を説明する図（１），（２）である。こ
こでは、入力電流Ｉinが所定以上となったことにより回
路の伝達インピーダンスＲF を下げることで、入力のダ
イナミックレンジを広げることが可能となる。以下、詳
細に説明する。図５は第２の実施の形態による電流−電
圧変換回路の構成を示している。
【００６４】なお、ここでは反転アンプＡ0 の入出力間
に純抵抗素子から成る帰還抵抗ＲFを接続している。ま
た、この反転アンプＡ0 の入出力間に可変インピーダン
ス素子であるNMOSFET Ｔ３を図示の如く接続し、そのゲ
ートに所定のゲート電圧ＶGGを加えている。
に純抵抗素子から成る帰還抵抗ＲFを接続している。ま
た、この反転アンプＡ0 の入出力間に可変インピーダン
ス素子であるNMOSFET Ｔ３を図示の如く接続し、そのゲ
ートに所定のゲート電圧ＶGGを加えている。
【００６５】入力電流Ｉinが小さい時は、NMOSFET Ｔ３
のＶGS＜ＶTHであり、該NMOSFET Ｔ３はＯＦＦしてい
る。従って、NMOSFET Ｔ３は開放であり、反転アンプＡ
0 の出力△Ｖout は従来と同様に式（１）により得られ
る。即ち、所要の変換感度が得られる。入力電流Ｉinが
大きくなると、NMOSFET Ｔ３のＶGS≧ＶTHとなり、該NM
OSFET Ｔ３はＯＮする。これにより入力電流Ｉinの一部
が出力側に分流し、回路の伝達インピーダンスが下が
る。その後は、入力電流Ｉinの増大に応じて、NMOSFET
Ｔ３のチャネル抵抗が下がり、こうして入力のダイナミ
ックレンジが拡大される。
のＶGS＜ＶTHであり、該NMOSFET Ｔ３はＯＦＦしてい
る。従って、NMOSFET Ｔ３は開放であり、反転アンプＡ
0 の出力△Ｖout は従来と同様に式（１）により得られ
る。即ち、所要の変換感度が得られる。入力電流Ｉinが
大きくなると、NMOSFET Ｔ３のＶGS≧ＶTHとなり、該NM
OSFET Ｔ３はＯＮする。これにより入力電流Ｉinの一部
が出力側に分流し、回路の伝達インピーダンスが下が
る。その後は、入力電流Ｉinの増大に応じて、NMOSFET
Ｔ３のチャネル抵抗が下がり、こうして入力のダイナミ
ックレンジが拡大される。
【００６６】本実施の形態によれば、反転アンプＡ0 の
入出力間にNMOSFET Ｔ３を加える簡単な構成により、入
力のダイナミックレンジを有効に拡大できる。また、回
路構成が簡単であるために、付加回路等のバラツキ（オ
フセット電圧の重畳）等による動作の不安定も生じにく
い。更にまた、NMOSFET Ｔ３のドレイン−ソース間Ｖ DS
も大きくとれるので、ＶGSによる可変インピーダンスの
設定、制御を容易に行える。
入出力間にNMOSFET Ｔ３を加える簡単な構成により、入
力のダイナミックレンジを有効に拡大できる。また、回
路構成が簡単であるために、付加回路等のバラツキ（オ
フセット電圧の重畳）等による動作の不安定も生じにく
い。更にまた、NMOSFET Ｔ３のドレイン−ソース間Ｖ DS
も大きくとれるので、ＶGSによる可変インピーダンスの
設定、制御を容易に行える。
【００６７】図６（Ａ）は第２の他の実施の形態による
電流−電圧変換回路の構成を示している。ここでは、基
本反転アンプＡ1 の反転出力を反転アンプＡ4 で更に反
転増幅し、得られた非反転信号をNMOSFET Ｔ３のゲート
に加えている。こうすれば、上記図５の場合に比べて、
NMOSFET Ｔ３のＶGSは、出力電圧Ｖou t の低下のみなら
ず、ゲート電圧の上昇によって加速度的に増大する。即
ち、この場合の伝達インピーダンスＲF は入力電流Ｉin
の増加に応じてより速く低下する。従って、入力のダイ
ナミックレンジをより広く拡大できる。
電流−電圧変換回路の構成を示している。ここでは、基
本反転アンプＡ1 の反転出力を反転アンプＡ4 で更に反
転増幅し、得られた非反転信号をNMOSFET Ｔ３のゲート
に加えている。こうすれば、上記図５の場合に比べて、
NMOSFET Ｔ３のＶGSは、出力電圧Ｖou t の低下のみなら
ず、ゲート電圧の上昇によって加速度的に増大する。即
ち、この場合の伝達インピーダンスＲF は入力電流Ｉin
の増加に応じてより速く低下する。従って、入力のダイ
ナミックレンジをより広く拡大できる。
【００６８】図６（Ｂ）は第２の更に他の実施の形態に
よる電流−電圧変換回路の構成を示している。ここで
は、定電流源ＣＣＳ及びPMOSFET Ｔ２０よりなるソース
フォロワ回路を設けると共に、基本反転アンプＡ2 の非
反転出力をPMOSFET Ｔ２のゲートに入力し、そのソース
よりレベルシフト（レベルアップ）された非反転出力を
取り出し、これをNMOSFET Ｔ３のゲートに加えている。
よる電流−電圧変換回路の構成を示している。ここで
は、定電流源ＣＣＳ及びPMOSFET Ｔ２０よりなるソース
フォロワ回路を設けると共に、基本反転アンプＡ2 の非
反転出力をPMOSFET Ｔ２のゲートに入力し、そのソース
よりレベルシフト（レベルアップ）された非反転出力を
取り出し、これをNMOSFET Ｔ３のゲートに加えている。
【００６９】こうすれば、上記図６（Ａ）の場合に比べ
て、NMOSFET Ｔ３に対してより高いゲート電圧ＶGGを加
えられる。従って、回路の伝達インピーダンスを入力電
流Ｉ inのより小さい時点から減少でき、よって入力のダ
イナミックレンジをより広くできる。図７〜図１０は第
３の実施の形態による電流−電圧変換回路を説明する
（１）〜（４）である。ここでは、入力電流Ｉinが所定
以上となったことにより回路の開ループ利得Ａ0 を下げ
ることで、入力のダイナミックレンジを広げることが可
能となる。以下、詳細に説明する。
て、NMOSFET Ｔ３に対してより高いゲート電圧ＶGGを加
えられる。従って、回路の伝達インピーダンスを入力電
流Ｉ inのより小さい時点から減少でき、よって入力のダ
イナミックレンジをより広くできる。図７〜図１０は第
３の実施の形態による電流−電圧変換回路を説明する
（１）〜（４）である。ここでは、入力電流Ｉinが所定
以上となったことにより回路の開ループ利得Ａ0 を下げ
ることで、入力のダイナミックレンジを広げることが可
能となる。以下、詳細に説明する。
【００７０】図７（Ａ）は第３の実施の形態による電流
−電圧変換回路の構成を示している。ここでは、反転ア
ンプＡ0 の入出力間に純抵抗素子から成る帰還抵抗ＲF
を接続している。更に、電源と基本反転アンプＡ3 の出
力との間に可変インピーダンス素子であるNMOSFET Ｔ４
を図示の如く接続し、そのゲートに所定のゲート電圧Ｖ
GGを加えている。
−電圧変換回路の構成を示している。ここでは、反転ア
ンプＡ0 の入出力間に純抵抗素子から成る帰還抵抗ＲF
を接続している。更に、電源と基本反転アンプＡ3 の出
力との間に可変インピーダンス素子であるNMOSFET Ｔ４
を図示の如く接続し、そのゲートに所定のゲート電圧Ｖ
GGを加えている。
【００７１】図７（Ｂ）に基本反転アンプＡ3 の回路図
を示す。上記の如く、基本反転アンプＡ3 の電圧利得Ｇ
は式（３）、更には式（６）の関係にある。入力電流Ｉ
inが小さい時は、NMOSFET Ｔ４は、ＶGS＜ＶTHにより、
ＯＦＦしており、基本反転アンプＡ3 の電圧利得Ｇ（即
ち、反転アンプＡ0 の開ループ利得Ａ0 ）は変わらな
い。次に入力電流Ｉinが増すと、基本アンプＡ3 の出力
電圧Ｖout が下がり、これに伴い、NMOSFET Ｔ４のＶGS
が増大して、該NMOSFET Ｔ４はＯＮになる。NMOSFET Ｔ
４がＯＮになると、NMOSFET Ｔ４の電流Ｉ4が基本反転
アンプＡ3 の出力に流れ込み、これは結果としてNMOSFE
T Ｔ１２の内部抵抗ｒs2を小さくするように働き、よっ
て基本反転アンプＡ3 の電圧利得Ｇが減少する。従っ
て、反転アンプＡ0 の開ループ利得Ａ0 が下がり、入力
のダイナミックレンジが広がる。
を示す。上記の如く、基本反転アンプＡ3 の電圧利得Ｇ
は式（３）、更には式（６）の関係にある。入力電流Ｉ
inが小さい時は、NMOSFET Ｔ４は、ＶGS＜ＶTHにより、
ＯＦＦしており、基本反転アンプＡ3 の電圧利得Ｇ（即
ち、反転アンプＡ0 の開ループ利得Ａ0 ）は変わらな
い。次に入力電流Ｉinが増すと、基本アンプＡ3 の出力
電圧Ｖout が下がり、これに伴い、NMOSFET Ｔ４のＶGS
が増大して、該NMOSFET Ｔ４はＯＮになる。NMOSFET Ｔ
４がＯＮになると、NMOSFET Ｔ４の電流Ｉ4が基本反転
アンプＡ3 の出力に流れ込み、これは結果としてNMOSFE
T Ｔ１２の内部抵抗ｒs2を小さくするように働き、よっ
て基本反転アンプＡ3 の電圧利得Ｇが減少する。従っ
て、反転アンプＡ0 の開ループ利得Ａ0 が下がり、入力
のダイナミックレンジが広がる。
【００７２】図８（Ａ）は第３の他の実施の形態による
電流−電圧変換回路の構成を示している。ここでは、基
本反転アンプＡ1 の反転出力を反転アンプＡ4 により反
転増幅し、得られた非反転信号をNMOSFET Ｔ４のゲート
に加えている。こうすれば、上記図７の場合に比べて、
NMOSFET Ｔ４のＶGSは、出力電圧Ｖou t の低下のみなら
ず、ゲート電圧の上昇によって加速度的に増大する。即
ち、この場合の開ループ利得Ａ0 は、入力電流Ｉinの増
加に応じてより速く低下する。従って、入力のダイナミ
ックレンジをより広く拡大できる。
電流−電圧変換回路の構成を示している。ここでは、基
本反転アンプＡ1 の反転出力を反転アンプＡ4 により反
転増幅し、得られた非反転信号をNMOSFET Ｔ４のゲート
に加えている。こうすれば、上記図７の場合に比べて、
NMOSFET Ｔ４のＶGSは、出力電圧Ｖou t の低下のみなら
ず、ゲート電圧の上昇によって加速度的に増大する。即
ち、この場合の開ループ利得Ａ0 は、入力電流Ｉinの増
加に応じてより速く低下する。従って、入力のダイナミ
ックレンジをより広く拡大できる。
【００７３】図８（Ｂ）は第３の更に他の実施の形態に
よる電流−電圧変換回路の構成を示している。ここで
は、定電流源ＣＣＳ及びPMOSFET Ｔ２０より成るソース
フォロワ回路を設けると共に、基本反転アンプＡ2 の非
反転出力をPMOSFET Ｔ２のゲートに入力し、そのソース
よりレベルシフトされた非反転出力を取り出し、これを
NMOSFET Ｔ４のゲートに加えている。
よる電流−電圧変換回路の構成を示している。ここで
は、定電流源ＣＣＳ及びPMOSFET Ｔ２０より成るソース
フォロワ回路を設けると共に、基本反転アンプＡ2 の非
反転出力をPMOSFET Ｔ２のゲートに入力し、そのソース
よりレベルシフトされた非反転出力を取り出し、これを
NMOSFET Ｔ４のゲートに加えている。
【００７４】こうすれば、上記図８（Ａ）の場合に比べ
て、NMOSFET Ｔ４に対してより高いゲート電圧ＶGGを加
えられる。従って、反転アンプＡ0 の開ループ利得Ａ0
を入力電流Ｉinのより小さい時点から減少でき、入力の
ダイナミックレンジをより広くできる。図９（Ａ）は第
３の更に他の実施の形態による電流−電圧変換回路の構
成を示している。ここでは、基本反転アンプＡ2 の非反
転出力を反転アンプＡ4 により反転増幅し、得られた反
転信号をPMOSFET Ｔ４のゲートに加えている。回路の動
作は図８（Ａ）の場合と同様に考えられる。
て、NMOSFET Ｔ４に対してより高いゲート電圧ＶGGを加
えられる。従って、反転アンプＡ0 の開ループ利得Ａ0
を入力電流Ｉinのより小さい時点から減少でき、入力の
ダイナミックレンジをより広くできる。図９（Ａ）は第
３の更に他の実施の形態による電流−電圧変換回路の構
成を示している。ここでは、基本反転アンプＡ2 の非反
転出力を反転アンプＡ4 により反転増幅し、得られた反
転信号をPMOSFET Ｔ４のゲートに加えている。回路の動
作は図８（Ａ）の場合と同様に考えられる。
【００７５】図９（Ｂ）は第３の更に他の実施の形態に
よる電流−電圧変換回路の構成を示している。この回路
構成は基本的には図７（Ａ）の回路構成と同様である。
但し、NMOSFET Ｔ５を図示の如くダイオード接続とする
ことにより、出力電圧Ｖoutが所定以下に下がった時点
で電流Ｉ4 を供給するようにしている。図１０（Ａ）は
第３の更に他の実施の形態による電流−電圧変換回路の
構成を示している。ここでは、図９（Ｂ）のダイオード
接続されたNMOSFET Ｔ５に代えて、通常のｐｎ接合によ
るダイオードＤを接続している。回路の動作は図９
（Ｂ）の場合と同様に考えられる。
よる電流−電圧変換回路の構成を示している。この回路
構成は基本的には図７（Ａ）の回路構成と同様である。
但し、NMOSFET Ｔ５を図示の如くダイオード接続とする
ことにより、出力電圧Ｖoutが所定以下に下がった時点
で電流Ｉ4 を供給するようにしている。図１０（Ａ）は
第３の更に他の実施の形態による電流−電圧変換回路の
構成を示している。ここでは、図９（Ｂ）のダイオード
接続されたNMOSFET Ｔ５に代えて、通常のｐｎ接合によ
るダイオードＤを接続している。回路の動作は図９
（Ｂ）の場合と同様に考えられる。
【００７６】図１０（Ｂ）はダイオードＤの様々なタイ
プを示している。（ａ）は通常のｐｎ接合型のダイオー
ドである。（ｂ）はNMOSFET を用いたｐｎ接合型のダイ
オードである。NMOSFET では、ｐ型基板中にｎ型のソー
スとドレインとが形成され、絶縁皮膜を介したゲートに
正の電位を加えることでソースとドレイン間にｎチャネ
ルが形成される。しかるに、図示の如く、ゲートとドレ
インを短絡（共通に）し、かつこれにｐ型基板を短絡
（共通に）すると、もはやNMOSFET としての機能は失わ
れ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との
間に通常のｐｎ接合が形成される。この部分をｐｎ接合
型のダイオードとして使用する。（ｃ）はNMOSFET を用
いたチャネル形成型のダイオードである。
プを示している。（ａ）は通常のｐｎ接合型のダイオー
ドである。（ｂ）はNMOSFET を用いたｐｎ接合型のダイ
オードである。NMOSFET では、ｐ型基板中にｎ型のソー
スとドレインとが形成され、絶縁皮膜を介したゲートに
正の電位を加えることでソースとドレイン間にｎチャネ
ルが形成される。しかるに、図示の如く、ゲートとドレ
インを短絡（共通に）し、かつこれにｐ型基板を短絡
（共通に）すると、もはやNMOSFET としての機能は失わ
れ、ｎ型ソースとｐ型基板（即ち、ドレイン端子）との
間に通常のｐｎ接合が形成される。この部分をｐｎ接合
型のダイオードとして使用する。（ｃ）はNMOSFET を用
いたチャネル形成型のダイオードである。
【００７７】図示の如く、NMOSFET のゲートとドレイン
を短絡（共通に）すると、ｖS ＜ｖ G （＝ｖD ）の場合
はｐ型基板中にｎチャネルが形成されて自乗特性のドレ
イン電流ＩD が流れるが、ｖS ＞ｖG （＝ｖD ）になる
とｎチャネルが形成されず、NMOSFET はＯＦＦする。こ
のようなダイオードに類似の動作特性をダイオードとし
て利用している。
を短絡（共通に）すると、ｖS ＜ｖ G （＝ｖD ）の場合
はｐ型基板中にｎチャネルが形成されて自乗特性のドレ
イン電流ＩD が流れるが、ｖS ＞ｖG （＝ｖD ）になる
とｎチャネルが形成されず、NMOSFET はＯＦＦする。こ
のようなダイオードに類似の動作特性をダイオードとし
て利用している。
【００７８】同様にして、（ｄ）はPMOSFET を用いたｐ
ｎ接合型のダイオード、（ｅ）はPMOSFET のゲートとド
レインが共通であるチャネル形成型のダイオードであ
る。上記、各実施の形態による電流−電圧変換回路を述
べたが、上記第１の各実施の形態を上記第２又は第３の
各実施の形態に適用可能である。こうすれば、入力のダ
イナミックレンジが広がると共に、NMOSFET Ｔ１の帰還
抵抗値ＲF1は、製造プロセスのバラツキや、温度や電源
電圧の変動によらず、常に一定となる。従って、設計通
りの変換感度と、安定な回路動作が得られる。
ｎ接合型のダイオード、（ｅ）はPMOSFET のゲートとド
レインが共通であるチャネル形成型のダイオードであ
る。上記、各実施の形態による電流−電圧変換回路を述
べたが、上記第１の各実施の形態を上記第２又は第３の
各実施の形態に適用可能である。こうすれば、入力のダ
イナミックレンジが広がると共に、NMOSFET Ｔ１の帰還
抵抗値ＲF1は、製造プロセスのバラツキや、温度や電源
電圧の変動によらず、常に一定となる。従って、設計通
りの変換感度と、安定な回路動作が得られる。
【００７９】また、上記第２の各実施の形態を上記第３
の各実施の形態に適用可能である。こうすれば、大入力
電流時に、伝達インピーダンスＲF を下げた場合に、開
ループ利得Ａ0 を同時に下げるため、閉ループの−３ｄ
Ｂ帯域ｆ-3dBは大きく変化せず、広い入力電流範囲で安
定な帰還ループを保つことができる。図１１は実施の形
態による入力電流−伝達インピーダンス特性を示す図で
ある。入力電流Ｉinの増大（０μ，５μ，２０μ，３６
μＡ）と共に伝達インピーダンスが図示の如く低下して
いる。
の各実施の形態に適用可能である。こうすれば、大入力
電流時に、伝達インピーダンスＲF を下げた場合に、開
ループ利得Ａ0 を同時に下げるため、閉ループの−３ｄ
Ｂ帯域ｆ-3dBは大きく変化せず、広い入力電流範囲で安
定な帰還ループを保つことができる。図１１は実施の形
態による入力電流−伝達インピーダンス特性を示す図で
ある。入力電流Ｉinの増大（０μ，５μ，２０μ，３６
μＡ）と共に伝達インピーダンスが図示の如く低下して
いる。
【００８０】図１２は実施の形態による入力電流−出力
電圧の過渡特性を示す図である。入力電流Ｉinが１μＡ
〜１０μＡの範囲で比較的大きな変換感度を有してい
る。入力電流Ｉinが更に増すと、伝達インピーダンスＲ
F 及び又は開ループ利得Ａ 0 が低下し、この例のダイナ
ミックレンジは入力電流Ｉinが３６μＡ以上までを十分
にカバーしている。
電圧の過渡特性を示す図である。入力電流Ｉinが１μＡ
〜１０μＡの範囲で比較的大きな変換感度を有してい
る。入力電流Ｉinが更に増すと、伝達インピーダンスＲ
F 及び又は開ループ利得Ａ 0 が低下し、この例のダイナ
ミックレンジは入力電流Ｉinが３６μＡ以上までを十分
にカバーしている。
【００８１】なお、上記各実施の形態では帰還抵抗
ＲF1，ＲF2、可変インピーダンス素子Ｔ３、非線形素子
Ｔ４等としてNMOSFET を使用した場合を述べたが、本発
明は、他にPMOSFET やジャンクションＦＥＴ、更にはバ
イポーラトランジスタを使用しても実現できる。また、
上記各実施の形態では光伝送用受信器への適用例を述べ
たが、本発明は他のあらゆる用途の電流−電圧変換回路
に適用できることは言うまでも無い。
ＲF1，ＲF2、可変インピーダンス素子Ｔ３、非線形素子
Ｔ４等としてNMOSFET を使用した場合を述べたが、本発
明は、他にPMOSFET やジャンクションＦＥＴ、更にはバ
イポーラトランジスタを使用しても実現できる。また、
上記各実施の形態では光伝送用受信器への適用例を述べ
たが、本発明は他のあらゆる用途の電流−電圧変換回路
に適用できることは言うまでも無い。
【００８２】また、上記本発明に好適なる複数の実施の
形態を述べたが、本発明思想を逸脱しない範囲内で、各
回路の構成、制御、及びこれらの組合せの様々な変更が
行えることは言うまでも無い。
形態を述べたが、本発明思想を逸脱しない範囲内で、各
回路の構成、制御、及びこれらの組合せの様々な変更が
行えることは言うまでも無い。
【００８３】
【発明の効果】以上述べた如く本発明によれば、入力の
広いダイナミックレンジを有すると共に、温度や電源電
圧の変動、更には製造プロセスのバラツキ等に影響され
ず、常に安定な回路動作が得られる電流−電圧変換回路
を提供でき、この種の電流−電圧変換回路の改善に寄与
するところが大きい。
広いダイナミックレンジを有すると共に、温度や電源電
圧の変動、更には製造プロセスのバラツキ等に影響され
ず、常に安定な回路動作が得られる電流−電圧変換回路
を提供でき、この種の電流−電圧変換回路の改善に寄与
するところが大きい。
【図１】本発明の原理を説明する図である。
【図２】実施の形態による反転増幅回路を説明する図で
ある。
ある。
【図３】第１の実施の形態による電流−電圧変換回路を
説明する図（１）である。
説明する図（１）である。
【図４】第１の実施の形態による電流−電圧変換回路を
説明する図（２）である。
説明する図（２）である。
【図５】第２の実施の形態による電流−電圧変換回路を
説明する図（１）である。
説明する図（１）である。
【図６】第２の実施の形態による電流−電圧変換回路を
説明する図（２）である。
説明する図（２）である。
【図７】第３の実施の形態による電流−電圧変換回路を
説明する図（１）である。
説明する図（１）である。
【図８】第３の実施の形態による電流−電圧変換回路を
説明する図（２）である。
説明する図（２）である。
【図９】第３の実施の形態による電流−電圧変換回路を
説明する図（３）である。
説明する図（３）である。
【図１０】第３の実施の形態による電流−電圧変換回路
を説明する図（４）である。
を説明する図（４）である。
【図１１】実施の形態による入力電流−伝達インピーダ
ンス特性を示す図である。
ンス特性を示す図である。
【図１２】実施の形態による入力電流−出力電圧の過渡
特性を示す図である。
特性を示す図である。
【図１３】従来技術を説明する図（１）である。
【図１４】従来技術を説明する図（２）である。
【図１５】従来技術を説明する図（３）である。
Ａ0 反転アンプ Ａ1 〜Ａ3 基本反転アンプ ＣＣＳ 定電流源 ＰＤ フォトダイオード ＲF 帰還抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｂ 10/26 10/14 10/04 10/06 (72)発明者 松山 哲 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 竹内 康顕 北海道札幌市中央区北一条西２丁目１番地 富士通北海道ディジタル・テクノロジ株 式会社内 (72)発明者 清水 和義 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 赤沢 幸雄 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 石原 昇 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 中村 誠 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内
Claims (18)
- 【請求項１】 任意奇数段の基本反転アンプの縦列接続
よりなる反転アンプの入出力間に帰還抵抗を接続したト
ランスインピーダンス型の電流−電圧変換回路におい
て、 前記帰還抵抗を第１のトランジスタで構成すると共に、 該第１のトランジスタと同一の特性を有する第２のトラ
ンジスタと、 該第２のトランジスタのチャネル間に所定の定電圧Ｖ0
で決まる電源電圧Ｖ0´を加えると共に、該チャネル間
に前記所定の定電圧Ｖ0 で決まる定電流Ｉ0 を流した状
態で、該第２のトランジスタにＶ0 ´／Ｉ0 に相当する
チャネルインピーダンスＲF を生成させるためのバイア
ス制御信号を生成し、これを第２のトランジスタの制御
端子に加えるバイアス制御回路とを備え、 該バイアス制御回路のバイアス制御信号を前記第１のト
ランジスタの制御端子に加えることを特徴とする電流−
電圧変換回路。 - 【請求項２】 反転アンプと同一の特性を有するダミー
反転アンプを備え、該ダミー反転アンプの動作点電圧を
所定の定電圧Ｖ0 とすることを特徴とする請求項１の電
流−電圧変換回路。 - 【請求項３】 基準電圧を発生する基準電圧発生回路を
備え、該基準電圧発生回路で発生した基準電圧を所定の
定電圧Ｖ0 とすることを特徴とする請求項１の電流−電
圧変換回路。 - 【請求項４】 第１，第２のトランジスタはＮＭＯＳＦ
ＥＴよりなることを特徴とする請求項１の電流−電圧変
換回路。 - 【請求項５】 第１，第２のトランジスタはトライオー
ド領域で動作することを特徴とする請求項４の電流−電
圧変換回路。 - 【請求項６】 任意奇数段の基本反転アンプの縦列接続
よりなる反転アンプの入出力間に帰還抵抗を接続したト
ランスインピーダンス型の電流−電圧変換回路におい
て、 前記帰還抵抗と並列に接続した第３のトランジスタと、 該第３のトランジスタのチャネルインピーダンスを可変
制御するためのバイアス制御信号を生成し、これを前記
第３のトランジスタの制御端子に加えるバイアス制御回
路とを備えることを特徴とする電流−電圧変換回路。 - 【請求項７】 バイアス制御回路は、所定の定電圧を第
３のトランジスタのバイアス制御信号となす定電圧発生
回路を備えることを特徴とする請求項６の電流−電圧変
換回路。 - 【請求項８】 バイアス制御回路は、任意奇数段目の基
本反転アンプの出力信号を反転増幅して第３のトランジ
スタのバイアス制御信号となす反転増幅回路を備えるこ
とを特徴とする請求項６の電流−電圧変換回路。 - 【請求項９】 バイアス制御回路は、任意偶数段目の基
本反転アンプの出力信号をレベルシフトして第３のトラ
ンジスタのバイアス制御信号となすレベルシフト回路を
備えることを特徴とする請求項６の電流−電圧変換回
路。 - 【請求項１０】 任意奇数段の基本反転アンプの縦列接
続よりなる反転アンプの入出力間に帰還抵抗を接続した
トランスインピーダンス型の電流−電圧変換回路におい
て、 任意奇数段目の基本反転アンプの出力と電源との間に接
続した第４のトランジスタと、 該第４のトランジスタのチャネルインピーダンスを可変
制御するためのバイアス制御信号を生成し、これを前記
第４のトランジスタの制御端子に加えるバイアス制御回
路とを備えることを特徴とする電流−電圧変換回路。 - 【請求項１１】 バイアス制御回路は、所定の定電圧を
第４のトランジスタのバイアス制御信号となす定電圧発
生回路を備えることを特徴とする請求項１０の電流−電
圧変換回路。 - 【請求項１２】 バイアス制御回路は、任意奇数段目の
基本反転アンプの出力信号を反転増幅して第４のトラン
ジスタのバイアス制御信号となす反転増幅回路を備える
ことを特徴とする請求項１０の電流−電圧変換回路。 - 【請求項１３】 バイアス制御回路は、任意偶数段目の
基本反転アンプの出力信号をレベルシフトして第４のト
ランジスタのバイアス制御信号となすレベルシフト回路
を備えることを特徴とする請求項１０の電流−電圧変換
回路。 - 【請求項１４】 バイアス制御回路は、任意偶数段目の
基本反転アンプの出力信号を反転増幅して第４のトラン
ジスタのバイアス制御信号となす反転増幅回路を備える
ことを特徴とする請求項１０の電流−電圧変換回路。 - 【請求項１５】 任意奇数段の基本反転アンプの縦列接
続よりなる反転アンプの入出力間に帰還抵抗を接続した
トランスインピーダンス型の電流−電圧変換回路におい
て、 所定の定電圧を発生する定電圧発生回路と、 該定電圧発生回路と任意奇数段目の基本反転アンプの出
力との間に介在し、かつダイオード接続とされた第５の
トランジスタとを備えることを特徴とする電流−電圧変
換回路。 - 【請求項１６】 第５のトランジスタに代えて、ｐｎ接
合型のダイオードを備えることを特徴とする請求項１５
の電流−電圧変換回路。 - 【請求項１７】 帰還抵抗に代えて、請求項１の第１，
第２の各トランジスタ及びそのバイアス制御回路を備え
ることを特徴とする請求項６，１０又は１５の電流−電
圧変換回路。 - 【請求項１８】 請求項１０の第４のトランジスタ及び
そのバイアス制御回路、又は請求項１５の第５のトラン
ジスタ及びその定電圧発生回路を備えることを特徴とす
る請求項６の電流−電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220821A JPH1065459A (ja) | 1996-08-22 | 1996-08-22 | 電流−電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8220821A JPH1065459A (ja) | 1996-08-22 | 1996-08-22 | 電流−電圧変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065459A true JPH1065459A (ja) | 1998-03-06 |
Family
ID=16757087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8220821A Pending JPH1065459A (ja) | 1996-08-22 | 1996-08-22 | 電流−電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065459A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218644A (ja) * | 2002-01-18 | 2003-07-31 | Seiko Epson Corp | 光受信差動回路および光受信装置 |
| US6717449B2 (en) | 2001-10-23 | 2004-04-06 | Olympus Corporation | Variable resistance circuit and application circuits using the variable resistance circuit |
| JP2005223638A (ja) * | 2004-02-05 | 2005-08-18 | Sumitomo Electric Ind Ltd | 前置増幅器 |
| CN102331810A (zh) * | 2011-07-18 | 2012-01-25 | 西安民展微电子有限公司 | SenseFET的替代电路 |
| CN110174567A (zh) * | 2019-05-16 | 2019-08-27 | 长江大学 | 一种电子设备故障检测电路 |
| JPWO2021186651A1 (ja) * | 2020-03-18 | 2021-09-23 | ||
| JPWO2021186652A1 (ja) * | 2020-03-18 | 2021-09-23 | ||
| JPWO2021186653A1 (ja) * | 2020-03-18 | 2021-09-23 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192207A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 光受信回路 |
| JPH05304425A (ja) * | 1992-04-24 | 1993-11-16 | Toyota Motor Corp | 半導体集積回路 |
| JPH0794953A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Ｍｏｓ反転増幅回路 |
-
1996
- 1996-08-22 JP JP8220821A patent/JPH1065459A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01192207A (ja) * | 1988-01-27 | 1989-08-02 | Nec Corp | 光受信回路 |
| JPH05304425A (ja) * | 1992-04-24 | 1993-11-16 | Toyota Motor Corp | 半導体集積回路 |
| JPH0794953A (ja) * | 1993-09-20 | 1995-04-07 | Fujitsu Ltd | Ｍｏｓ反転増幅回路 |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6717449B2 (en) | 2001-10-23 | 2004-04-06 | Olympus Corporation | Variable resistance circuit and application circuits using the variable resistance circuit |
| JP2003218644A (ja) * | 2002-01-18 | 2003-07-31 | Seiko Epson Corp | 光受信差動回路および光受信装置 |
| JP2005223638A (ja) * | 2004-02-05 | 2005-08-18 | Sumitomo Electric Ind Ltd | 前置増幅器 |
| JP4613495B2 (ja) * | 2004-02-05 | 2011-01-19 | 住友電気工業株式会社 | 前置増幅器 |
| CN102331810A (zh) * | 2011-07-18 | 2012-01-25 | 西安民展微电子有限公司 | SenseFET的替代电路 |
| CN110174567A (zh) * | 2019-05-16 | 2019-08-27 | 长江大学 | 一种电子设备故障检测电路 |
| JPWO2021186651A1 (ja) * | 2020-03-18 | 2021-09-23 | ||
| JPWO2021186652A1 (ja) * | 2020-03-18 | 2021-09-23 | ||
| JPWO2021186653A1 (ja) * | 2020-03-18 | 2021-09-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20031224 |