JPH098570A - Ｃｍｏｓ演算増幅器 - Google Patents
Ｃｍｏｓ演算増幅器Info
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- JPH098570A JPH098570A JP7171630A JP17163095A JPH098570A JP H098570 A JPH098570 A JP H098570A JP 7171630 A JP7171630 A JP 7171630A JP 17163095 A JP17163095 A JP 17163095A JP H098570 A JPH098570 A JP H098570A
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- current
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Abstract
(57)【要約】
【目的】 低消費電流・大出力電流・低歪のＣＭＯＳ演
算増幅器を実現すること。 【構成】 電圧増幅器８と、該電圧増幅器８の後段に接
続され出力段６がＣＭＯＳ回路構成の電流バッファ９と
を具備し、上記電流バッファ９がボルテージホロワで構
成である。
算増幅器を実現すること。 【構成】 電圧増幅器８と、該電圧増幅器８の後段に接
続され出力段６がＣＭＯＳ回路構成の電流バッファ９と
を具備し、上記電流バッファ９がボルテージホロワで構
成である。
Description
【０００１】
【産業上の利用分野】本発明は、携帯音響機器、携帯パ
ーソナルコンピュータ、携帯マルチメディア機器、移動
電話等の電池電源で動作する携帯機器の信号増幅に好適
なＣＭＯＳ演算増幅器にかかり、特に消費電流が少な
く、低歪で大電流出力が可能なＣＭＯＳ演算増幅器に関
するものである。
ーソナルコンピュータ、携帯マルチメディア機器、移動
電話等の電池電源で動作する携帯機器の信号増幅に好適
なＣＭＯＳ演算増幅器にかかり、特に消費電流が少な
く、低歪で大電流出力が可能なＣＭＯＳ演算増幅器に関
するものである。
【０００２】
【従来の技術】ＣＭＯＳ演算増幅器の出力段は、ｐチャ
ネル、ｎチャネルのＭＯＳＦＥＴ（以下、ＭＯＳトラン
ジスタと呼ぶ。）のドレインを共通接続したプッシュプ
ル構成にすることで、出力の電圧振幅、電流能力を大き
く設定することができる。この出力段のトランジスタを
制御、駆動する駆動回路の方式としては、適応バイアス
方式が提案されている。
ネル、ｎチャネルのＭＯＳＦＥＴ（以下、ＭＯＳトラン
ジスタと呼ぶ。）のドレインを共通接続したプッシュプ
ル構成にすることで、出力の電圧振幅、電流能力を大き
く設定することができる。この出力段のトランジスタを
制御、駆動する駆動回路の方式としては、適応バイアス
方式が提案されている。
【０００３】この適応バイアス方式の駆動回路は、出力
段のプッシュプルを構成するｐチャネル、ｎチャネルの
ＭＯＳトランジスタの両方について必要で、無信号時に
互いのバラツキによって不安定にならないためには電圧
増幅率は低く抑えることが好ましいが、動作時は出力段
を有効に動作させるために電圧振幅が大きいことが要求
される。
段のプッシュプルを構成するｐチャネル、ｎチャネルの
ＭＯＳトランジスタの両方について必要で、無信号時に
互いのバラツキによって不安定にならないためには電圧
増幅率は低く抑えることが好ましいが、動作時は出力段
を有効に動作させるために電圧振幅が大きいことが要求
される。
【０００４】図５は以上の点を考慮した従来のＣＭＯＳ
演算増幅器を示す回路ブロック図である。１、２は差動
の入力端子、３は差動増幅器、４、５は適応バイアス方
式の駆動回路、６がｐチャネルＭＯＳトランジスタＭ１
とｎチャネルＭＯＳトランジスタＭ２からなるプッシュ
プル出力段である。７は出力端子である。
演算増幅器を示す回路ブロック図である。１、２は差動
の入力端子、３は差動増幅器、４、５は適応バイアス方
式の駆動回路、６がｐチャネルＭＯＳトランジスタＭ１
とｎチャネルＭＯＳトランジスタＭ２からなるプッシュ
プル出力段である。７は出力端子である。
【０００５】駆動回路４、５は、その出力信号を自身の
電流バイアス量に正帰還することで振幅特性を向上させ
ている。これにより、出力トランジスタＭ１、Ｍ２は、
無信号時にはゲート電圧がスレッショルド電圧に近くな
って低消費電流の状態になりバラツキによる不安定性が
低減され、信号入力時にはゲート電圧が増大して大電流
出力が可能となる。
電流バイアス量に正帰還することで振幅特性を向上させ
ている。これにより、出力トランジスタＭ１、Ｍ２は、
無信号時にはゲート電圧がスレッショルド電圧に近くな
って低消費電流の状態になりバラツキによる不安定性が
低減され、信号入力時にはゲート電圧が増大して大電流
出力が可能となる。
【０００６】
【発明が解決しようとする課題】ところが、従来回路で
は、第１に、上記のように出力段６を駆動する駆動回路
４、５に適応バイアス方式の回路を用いた場合、動作時
にバイアス電流が増加するので、動作電流が大きくな
り、誤って過大な入力信号が入ったとき、その動作電流
が過大になり過剰な電流が消費されるという欠点があ
る。これは電池電源で使用する携帯機器には大きな問題
である。
は、第１に、上記のように出力段６を駆動する駆動回路
４、５に適応バイアス方式の回路を用いた場合、動作時
にバイアス電流が増加するので、動作電流が大きくな
り、誤って過大な入力信号が入ったとき、その動作電流
が過大になり過剰な電流が消費されるという欠点があ
る。これは電池電源で使用する携帯機器には大きな問題
である。
【０００７】また、第２に、上記駆動回路４、５では、
出力段６を駆動する駆動振幅を効率よく拡大できないと
いう問題がある。図６はこれを説明するための駆動回路
４の内部回路である。他方の駆動回路５も同様の構成で
ある。
出力段６を駆動する駆動振幅を効率よく拡大できないと
いう問題がある。図６はこれを説明するための駆動回路
４の内部回路である。他方の駆動回路５も同様の構成で
ある。
【０００８】Ｍ４１、Ｍ４２は差動入力回路を構成する
ｐチャネルＭＯＳトランジスタ、Ｍ４３はその差動入力
回路の動作電流を決めるｐチャネルＭＯＳトランジス
タ、Ｍ４４、Ｍ４５はその差動入力回路の能動負荷とし
て機能するカレントミラー接続のｎチャネルＭＯＳトラ
ンジスタ、Ｍ４６はトランジスタＭ４５のドレインに得
られる出力電圧Ｖｏの信号を取り出すためのｎチャネル
ＭＯＳトランジスタ、Ｍ４７はこのトランジスタＭ４６
に流れるドレイン電流をトランジスタＭ４３に帰還する
ためにそのトランジスタＭ４３とカレントミラー接続さ
れるＰチャネルＭＯＳトランジスタである。４１、４２
は差動増幅器３の差動出力信号が入力する入力端子、４
３は出力端子である。
ｐチャネルＭＯＳトランジスタ、Ｍ４３はその差動入力
回路の動作電流を決めるｐチャネルＭＯＳトランジス
タ、Ｍ４４、Ｍ４５はその差動入力回路の能動負荷とし
て機能するカレントミラー接続のｎチャネルＭＯＳトラ
ンジスタ、Ｍ４６はトランジスタＭ４５のドレインに得
られる出力電圧Ｖｏの信号を取り出すためのｎチャネル
ＭＯＳトランジスタ、Ｍ４７はこのトランジスタＭ４６
に流れるドレイン電流をトランジスタＭ４３に帰還する
ためにそのトランジスタＭ４３とカレントミラー接続さ
れるＰチャネルＭＯＳトランジスタである。４１、４２
は差動増幅器３の差動出力信号が入力する入力端子、４
３は出力端子である。
【０００９】この駆動回路４では、トランジスタＭ４２
のソース・ドレイン間とトランジスタＭ４５のソース・
ドレイン間を流れる電流は等しく、またトランジスタＭ
４２は非飽和領域（線形領域）で動作し、トランジスタ
Ｍ４５は飽和領域で動作するので、これらトランジスタ
Ｍ４２、Ｍ４５に流れるドレイン電流Ｉdsは、 Ｉds＝βp ・Ｓp ｛（Ｖbi−Ｖin−Ｖthp ）−（Ｖbi−Ｖo ）2 ／２｝ ＝βn ・Ｓn （Ｖref −Ｖthn ）2 ／２ ・・・（１） である。よって、 （Ｖbi−Ｖo ）＝（Ｖbi−Ｖin−Ｖthp ）−｛（Ｖbi−Ｖin−Ｖthp ）2 − ［（βn ・Ｓn ）／（βp ・Ｓp ）］（Ｖref −Ｖthn ）2 ｝1/ 2 ・・・（２） と表される。
のソース・ドレイン間とトランジスタＭ４５のソース・
ドレイン間を流れる電流は等しく、またトランジスタＭ
４２は非飽和領域（線形領域）で動作し、トランジスタ
Ｍ４５は飽和領域で動作するので、これらトランジスタ
Ｍ４２、Ｍ４５に流れるドレイン電流Ｉdsは、 Ｉds＝βp ・Ｓp ｛（Ｖbi−Ｖin−Ｖthp ）−（Ｖbi−Ｖo ）2 ／２｝ ＝βn ・Ｓn （Ｖref −Ｖthn ）2 ／２ ・・・（１） である。よって、 （Ｖbi−Ｖo ）＝（Ｖbi−Ｖin−Ｖthp ）−｛（Ｖbi−Ｖin−Ｖthp ）2 − ［（βn ・Ｓn ）／（βp ・Ｓp ）］（Ｖref −Ｖthn ）2 ｝1/ 2 ・・・（２） と表される。
【００１０】 ただし、Ｖbi・・・・Ｍ４１、Ｍ４２のソース電圧 Ｖo ・・・・・Ｍ４２、Ｍ４５のドレイン電圧（出力電
圧） Ｖin・・・・・入力端子４２の入力電圧 Ｖref ・・・・Ｍ４４のドレイン電圧 Ｖthp 、Ｖthn ・・Ｍ４２、Ｍ４５のスレッショルド電
圧 Ｓp 、Ｓn ・・Ｍ４２、Ｍ４５のサイズ（ゲート幅／ゲ
ート長） βp 、βn ・・Ｍ４２、Ｍ４５の電流増幅率
圧） Ｖin・・・・・入力端子４２の入力電圧 Ｖref ・・・・Ｍ４４のドレイン電圧 Ｖthp 、Ｖthn ・・Ｍ４２、Ｍ４５のスレッショルド電
圧 Ｓp 、Ｓn ・・Ｍ４２、Ｍ４５のサイズ（ゲート幅／ゲ
ート長） βp 、βn ・・Ｍ４２、Ｍ４５の電流増幅率
【００１１】適応バイアス制御によって、出力電圧Ｖｏ
に比例して変化するようトランジスタＭ４３のドレイン
電流（バイアス電流）が調整され、電圧Ｖbi自体の低下
が少ない、つまりＶbiがほぼ電源電圧ＶＤＤレベルに確
保されているとすると、出力電圧Ｖo をＶbi、つまり電
源電圧ＶＤＤに近付けるためには、式（２）の｛ ｝内
の第２項が小さくなるよう設定する必要がある。
に比例して変化するようトランジスタＭ４３のドレイン
電流（バイアス電流）が調整され、電圧Ｖbi自体の低下
が少ない、つまりＶbiがほぼ電源電圧ＶＤＤレベルに確
保されているとすると、出力電圧Ｖo をＶbi、つまり電
源電圧ＶＤＤに近付けるためには、式（２）の｛ ｝内
の第２項が小さくなるよう設定する必要がある。
【００１２】ところが、（Ｖref −Ｖthn ）2 をゼロに
近付けることと、サイズ比Ｓｎ／Ｓｐを小さく設定する
こととは、両立しない。すなわち、（Ｖref −Ｖthn ）
2 をゼロに近付けるためにはＶref を小さくすることが
必要であるが、これはＳｎを大きくしＳｐを小さくする
ことである。つまり、式（２）の｛ ｝内の第２項が
ゼロになることはなく、出力電圧Ｖo が電圧Ｖbiにまで
達する振幅は得られない。
近付けることと、サイズ比Ｓｎ／Ｓｐを小さく設定する
こととは、両立しない。すなわち、（Ｖref −Ｖthn ）
2 をゼロに近付けるためにはＶref を小さくすることが
必要であるが、これはＳｎを大きくしＳｐを小さくする
ことである。つまり、式（２）の｛ ｝内の第２項が
ゼロになることはなく、出力電圧Ｖo が電圧Ｖbiにまで
達する振幅は得られない。
【００１３】そこでこの振幅を得るために、仮に、適応
バイアス回路方式の駆動回路４、５にさらなる増幅段を
増設して電圧振幅を補なうと、こんどは製造上、出力段
が不安定となる問題を引き起こす恐れが多分にある。
バイアス回路方式の駆動回路４、５にさらなる増幅段を
増設して電圧振幅を補なうと、こんどは製造上、出力段
が不安定となる問題を引き起こす恐れが多分にある。
【００１４】なぜなら、出力段６のｐチャネルＭＯＳト
ランジスタＭ１を駆動する駆動回路４のオフセットをα
ｐとすると、このオフセットαｐが増設した振幅増幅段
のゲインβによって増幅され、トランジスタＭ１のゲー
トにはαｐ×βの電圧変動が、同様にトランジスタＭ２
のゲートにはαｎ×β（αｎは駆動回路５のオフセッ
ト）の電圧変動が生じ、このため無信号時に出力段６の
トランジスタＭ１、Ｍ２のゲートをそれぞれスレッショ
ルド電圧に近いレベルの電圧に正確に制御することが困
難となるからである。
ランジスタＭ１を駆動する駆動回路４のオフセットをα
ｐとすると、このオフセットαｐが増設した振幅増幅段
のゲインβによって増幅され、トランジスタＭ１のゲー
トにはαｐ×βの電圧変動が、同様にトランジスタＭ２
のゲートにはαｎ×β（αｎは駆動回路５のオフセッ
ト）の電圧変動が生じ、このため無信号時に出力段６の
トランジスタＭ１、Ｍ２のゲートをそれぞれスレッショ
ルド電圧に近いレベルの電圧に正確に制御することが困
難となるからである。
【００１５】第３に、上記の適応バイアス方式は、無信
号時と大振幅時とでは、増幅率が変化するという問題が
ある。知られているように、ＭＯＳトランジスタの相互
コンダクタンスｇｍは、近似的に（２βＩds）1/ 2 で表
され、ドレイン電流Ｉdsに比例して変化するので、動作
時にバイアスが変化するにつれて全体の利得が変化して
いく。これは交流信号入力時に、歪やノイズ発生の原因
となる。
号時と大振幅時とでは、増幅率が変化するという問題が
ある。知られているように、ＭＯＳトランジスタの相互
コンダクタンスｇｍは、近似的に（２βＩds）1/ 2 で表
され、ドレイン電流Ｉdsに比例して変化するので、動作
時にバイアスが変化するにつれて全体の利得が変化して
いく。これは交流信号入力時に、歪やノイズ発生の原因
となる。
【００１６】本発明は以上のような点に鑑みてなされた
もので、その目的は、低消費電流を実現でき、十分な大
出力電流を得ることができ、歪の発生も抑制したＣＭＯ
Ｓ演算増幅器を提供することである。
もので、その目的は、低消費電流を実現でき、十分な大
出力電流を得ることができ、歪の発生も抑制したＣＭＯ
Ｓ演算増幅器を提供することである。
【００１７】
【課題を解決するための手段】第１の発明のＣＭＯＳ演
算増幅器は、電圧増幅器と、該電圧増幅器の後段に接続
され出力段がＣＭＯＳ回路構成の電流バッファとからな
り、該電流バッファの利得をほぼ１〜１０とした。
算増幅器は、電圧増幅器と、該電圧増幅器の後段に接続
され出力段がＣＭＯＳ回路構成の電流バッファとからな
り、該電流バッファの利得をほぼ１〜１０とした。
【００１８】第２の発明は、第１の発明において、上記
電流バッファを、上記出力段と、上記出力段のｐチャネ
ル側、ｎチャネル側を個々に駆動する個別の駆動回路と
から構成し、上記出力段の出力信号を上記各駆動回路に
負帰還させてボルテージホロワとした。
電流バッファを、上記出力段と、上記出力段のｐチャネ
ル側、ｎチャネル側を個々に駆動する個別の駆動回路と
から構成し、上記出力段の出力信号を上記各駆動回路に
負帰還させてボルテージホロワとした。
【００１９】第３の発明は、第１の発明において、上記
各駆動回路を、トランスコンダクタンスアンプで構成し
た。
各駆動回路を、トランスコンダクタンスアンプで構成し
た。
【００２０】
【作用】本発明は、電流バッファの利得を１〜１０倍に
抑えた構成であり、その電流バッファ内のＣＭＯＳ構成
の出力段を駆動する駆動回路のバイアス電流を変化させ
て電圧利得をかせぐ必要がない。このため動作時も消費
電流が少なくなる。また、大きな電圧振幅を実現しなが
らもさらに低い電圧利得となり安定動作が実現できる。
なお、このように電流バッファの利得が低くなると入出
力の直線性に問題が出るが、これはその電流バッファの
前段に必要な利得の得られる電圧増幅器を設けているの
で、系全体を負帰還制御することにより解決することが
できる。
抑えた構成であり、その電流バッファ内のＣＭＯＳ構成
の出力段を駆動する駆動回路のバイアス電流を変化させ
て電圧利得をかせぐ必要がない。このため動作時も消費
電流が少なくなる。また、大きな電圧振幅を実現しなが
らもさらに低い電圧利得となり安定動作が実現できる。
なお、このように電流バッファの利得が低くなると入出
力の直線性に問題が出るが、これはその電流バッファの
前段に必要な利得の得られる電圧増幅器を設けているの
で、系全体を負帰還制御することにより解決することが
できる。
【００２１】
【実施例】以下、本発明のＣＭＯＳ演算増幅器の実施例
を説明する。図１はその一実施例の全体を示す回路ブロ
ック図である。前述した図５におけるものと同一のもの
には同一の符号を付した。８は電圧増幅器、９はボルテ
ージホロワ構成の電流バッファである。
を説明する。図１はその一実施例の全体を示す回路ブロ
ック図である。前述した図５におけるものと同一のもの
には同一の符号を付した。８は電圧増幅器、９はボルテ
ージホロワ構成の電流バッファである。
【００２２】図２は電流バッファ９の内部回路を示す図
である。９１、９２は利得の低い駆動回路である。一方
の駆動回路９１は出力段６のトランジスタＭ１のドレイ
ンが負帰還接続され、他方の駆動回路９２はトランジス
タＭ２のドイレンが負帰還接続され、以上からボルテー
ジホロワとして機能する。９３は電圧増幅器８の出力信
号が入力する入力端子である。
である。９１、９２は利得の低い駆動回路である。一方
の駆動回路９１は出力段６のトランジスタＭ１のドレイ
ンが負帰還接続され、他方の駆動回路９２はトランジス
タＭ２のドイレンが負帰還接続され、以上からボルテー
ジホロワとして機能する。９３は電圧増幅器８の出力信
号が入力する入力端子である。
【００２３】図３は駆動回路９１の内部回路を示す回路
図である。駆動回路９２も同様であるが、ここでは駆動
回路９１を代表して説明する。この図３に示す回路は従
来より良く知られたトランスコンダクタンス増幅器であ
って、差動入力回路を構成するｎチャネルＭＯＳトラン
ジスタＭ９１、Ｍ９２、その差動入力回路に動作電流を
与える定電流源として機能するｎチャネルＭＯＳトラン
ジスタＭ９３、トランジスタＭ９１のドレイン電流を取
り出すためのカレントミラー接続のｐチャネルＭＯＳト
ランジスタＭ９４、Ｍ９５、トランジスタＭ９２のドレ
イン電流を取り出すためのカレントミラー接続のｐチャ
ネルＭＯＳトランジスタＭ９６、Ｍ９７、トランジスタ
Ｍ９５のドレイン電流を取り出すためのカレントミラー
接続のｎチャネルＭＯＳトランジスタＭ９８、Ｍ９９か
ら構成されている。
図である。駆動回路９２も同様であるが、ここでは駆動
回路９１を代表して説明する。この図３に示す回路は従
来より良く知られたトランスコンダクタンス増幅器であ
って、差動入力回路を構成するｎチャネルＭＯＳトラン
ジスタＭ９１、Ｍ９２、その差動入力回路に動作電流を
与える定電流源として機能するｎチャネルＭＯＳトラン
ジスタＭ９３、トランジスタＭ９１のドレイン電流を取
り出すためのカレントミラー接続のｐチャネルＭＯＳト
ランジスタＭ９４、Ｍ９５、トランジスタＭ９２のドレ
イン電流を取り出すためのカレントミラー接続のｐチャ
ネルＭＯＳトランジスタＭ９６、Ｍ９７、トランジスタ
Ｍ９５のドレイン電流を取り出すためのカレントミラー
接続のｎチャネルＭＯＳトランジスタＭ９８、Ｍ９９か
ら構成されている。
【００２４】トランジスタＭ９１、Ｍ９２は、そのゲー
ト電圧に応じて、トランジスタＭ９３のドレイン電流
を、各々の内部抵抗ｒds（＝ΔＶds／ΔＩds）の比率に
よって分流する。ΔＶdsはドレイン・ソース間電圧、Δ
Ｉdsはドレイン電流である。トランジスタＭ９１、Ｍ９
２は主に非飽和領域で動作し、各々 １／ｒds＝ΔＩds／ΔＶds＝β｛（Ｖgs−Ｖth）−Ｖd
s｝ で表される（ＶthはトランジスタＭ９１、Ｍ９２のスレ
ッショルド電圧）ので、両トランジスタＭ９１、Ｍ９２
の内部抵抗ｒdsの差は、各々のゲート・ソース間電圧Ｖ
gsの差によって決ることになる。
ト電圧に応じて、トランジスタＭ９３のドレイン電流
を、各々の内部抵抗ｒds（＝ΔＶds／ΔＩds）の比率に
よって分流する。ΔＶdsはドレイン・ソース間電圧、Δ
Ｉdsはドレイン電流である。トランジスタＭ９１、Ｍ９
２は主に非飽和領域で動作し、各々 １／ｒds＝ΔＩds／ΔＶds＝β｛（Ｖgs−Ｖth）−Ｖd
s｝ で表される（ＶthはトランジスタＭ９１、Ｍ９２のスレ
ッショルド電圧）ので、両トランジスタＭ９１、Ｍ９２
の内部抵抗ｒdsの差は、各々のゲート・ソース間電圧Ｖ
gsの差によって決ることになる。
【００２５】これは、図６に示した駆動回路４が、トラ
ンジスタＭ４１、Ｍ４２のＶdsが出力振幅電圧によって
異なってくる（正帰還がかかっているため）のでＶgsの
差が直接ｒdsの差となり得ず、大振幅出力時に電流の分
流比が確保できないのに対し、振幅特性（出力ダイナミ
ックレンジ）の面で優れている。また、Ｖgsの一次式で
ｒdsが決るので、電圧利得が過剰となることもない。
ンジスタＭ４１、Ｍ４２のＶdsが出力振幅電圧によって
異なってくる（正帰還がかかっているため）のでＶgsの
差が直接ｒdsの差となり得ず、大振幅出力時に電流の分
流比が確保できないのに対し、振幅特性（出力ダイナミ
ックレンジ）の面で優れている。また、Ｖgsの一次式で
ｒdsが決るので、電圧利得が過剰となることもない。
【００２６】なお、電流バッファ９はボルテージホロワ
構成となっているので、駆動回路９１、９２の開ループ
電圧利得をＡｖとすると、その電流バッファ９は、 Ｖout ＝｛Ａｖ／（１＋Ａｖ）｝・Ｖin と表されるが、この電流バッファの利得が十分には大き
くないことによって、入力電圧Ｖinと出力電圧Ｖout に
誤差（オフセット）を生じることがあっても、この電流
バッファ９を電圧増幅器８で駆動し、系全体を負帰還制
御することで、オフセットが影響を及ぼすことはない。
構成となっているので、駆動回路９１、９２の開ループ
電圧利得をＡｖとすると、その電流バッファ９は、 Ｖout ＝｛Ａｖ／（１＋Ａｖ）｝・Ｖin と表されるが、この電流バッファの利得が十分には大き
くないことによって、入力電圧Ｖinと出力電圧Ｖout に
誤差（オフセット）を生じることがあっても、この電流
バッファ９を電圧増幅器８で駆動し、系全体を負帰還制
御することで、オフセットが影響を及ぼすことはない。
【００２７】なぜならば、図１に示した回路を図４に示
すように、入力抵抗Ｒ１を端子１に接続し、その端子１
と出力端子７との間に抵抗Ｒ２を接続し、端子２を接地
した負帰還構成の反転増幅器としたとき、電流バッファ
９の誤差（オフセット）をα、電圧増幅器８の利得をＡ
とすると、 Ｖout ／Ｖin＝［（１／Ａ）＋（Ｒ１／Ｒ２）・
〔｛（１＋α）／Ａ｝＋１〕］-1 であり、誤差αの影響は無視できるのである。
すように、入力抵抗Ｒ１を端子１に接続し、その端子１
と出力端子７との間に抵抗Ｒ２を接続し、端子２を接地
した負帰還構成の反転増幅器としたとき、電流バッファ
９の誤差（オフセット）をα、電圧増幅器８の利得をＡ
とすると、 Ｖout ／Ｖin＝［（１／Ａ）＋（Ｒ１／Ｒ２）・
〔｛（１＋α）／Ａ｝＋１〕］-1 であり、誤差αの影響は無視できるのである。
【００２８】なお、以上では電流バッファ９をボルテー
ジホロワ構成としたが、これに限られるものではなく、
１〜１０倍程度の低い利得の増幅回路構成であれば良
い。
ジホロワ構成としたが、これに限られるものではなく、
１〜１０倍程度の低い利得の増幅回路構成であれば良
い。
【００２９】
【発明の効果】以上から本発明によれば、電圧増幅器と
その後段の電流バッファとを分離したので、その電流バ
ッファは内部の駆動回路のバイアス電流を変化させてま
で電圧利得をかせぐ必要がなく、ここでは１〜１０倍と
している。よって、増幅動作にあたって電流バッファの
内部で消費する電流が増加することはなく、電池電源を
使用する携帯機器等に極めて好適であり、またその駆動
回路の製造誤差（オフセット）の影響を受け難くくなる
ので、安定的に動作させることができる。
その後段の電流バッファとを分離したので、その電流バ
ッファは内部の駆動回路のバイアス電流を変化させてま
で電圧利得をかせぐ必要がなく、ここでは１〜１０倍と
している。よって、増幅動作にあたって電流バッファの
内部で消費する電流が増加することはなく、電池電源を
使用する携帯機器等に極めて好適であり、またその駆動
回路の製造誤差（オフセット）の影響を受け難くくなる
ので、安定的に動作させることができる。
【００３０】また、電流バッファ内の駆動回路に正帰還
構成を設けないので、出力振幅を大きく確保でき、適応
バイアス方式の駆動回路に比べて同じ出力電流に対して
出力ゲートのサイズを小さくでき、チップサイズの低
減、コストの低減等を図ることができる。さらに、出力
ダイナミックレンジが大きくなり出力飽和を低減できる
ので、音響機器で音声信号を増幅する場合には歪の発生
を抑えることもできるようになる。
構成を設けないので、出力振幅を大きく確保でき、適応
バイアス方式の駆動回路に比べて同じ出力電流に対して
出力ゲートのサイズを小さくでき、チップサイズの低
減、コストの低減等を図ることができる。さらに、出力
ダイナミックレンジが大きくなり出力飽和を低減できる
ので、音響機器で音声信号を増幅する場合には歪の発生
を抑えることもできるようになる。
【図１】 本発明の一実施例のＣＭＯＳ演算増幅器の回
路ブロック図である。
路ブロック図である。
【図２】 図１に示したＣＭＯＳ演算増幅器の電流バッ
ファの回路図である。
ファの回路図である。
【図３】 図２に示した電流バッファの駆動回路の回路
図である。
図である。
【図４】 図１の回路を負帰還構成の反転増幅器とした
場合の回路ブロック図である。
場合の回路ブロック図である。
【図５】 従来のＣＭＯＳ演算増幅器の回路ブロック図
である。
である。
【図６】 図５に示したＣＭＯＳ演算増幅器の駆動回路
の回路図である。
の回路図である。
１、２：差動入力端子、３：増幅器、４、５：駆動回
路、６：出力段、７：出力端子、８：電圧増幅器、９：
電流バッファ。
路、６：出力段、７：出力端子、８：電圧増幅器、９：
電流バッファ。
Claims (3)
- 【請求項１】電圧増幅器と、該電圧増幅器の後段に接続
され出力段がＣＭＯＳ回路構成の電流バッファとからな
り、該電流バッファの利得をほぼ１〜１０としたことを
特徴とするＣＭＯＳ演算増幅器。 - 【請求項２】上記電流バッファが、上記出力段と、上記
出力段のｐチャネル側、ｎチャネル側を個々に駆動する
個別の駆動回路とを具備し、上記出力段の出力信号を上
記各駆動回路に負帰還させてボルテージホロワとしたこ
とを特徴とする請求項１に記載のＣＭＯＳ演算増幅器。 - 【請求項３】上記各駆動回路を、トランスコンダクタン
ス増幅器で構成したことを特徴とする請求項１に記載の
ＣＭＯＳ演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171630A JPH098570A (ja) | 1995-06-15 | 1995-06-15 | Ｃｍｏｓ演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7171630A JPH098570A (ja) | 1995-06-15 | 1995-06-15 | Ｃｍｏｓ演算増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098570A true JPH098570A (ja) | 1997-01-10 |
Family
ID=15926755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7171630A Pending JPH098570A (ja) | 1995-06-15 | 1995-06-15 | Ｃｍｏｓ演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098570A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000044090A1 (fr) * | 1999-01-19 | 2000-07-27 | Hitachi, Ltd. | Circuit integre a semiconducteur |
| JP2007201704A (ja) * | 2006-01-25 | 2007-08-09 | Nec Electronics Corp | レベルシフト回路 |
| KR100834038B1 (ko) * | 2007-01-04 | 2008-05-30 | 램스웨이 주식회사 | 저 왜곡 반전증폭회로 및 그 반전증폭회로를 이용한아날로그 신호처리장치 |
| KR100858312B1 (ko) * | 2006-12-27 | 2008-09-11 | (주)위더스비젼 | 저 왜곡 완충기 |
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| US9413310B2 (en) | 2005-11-09 | 2016-08-09 | Himax Technologies Limited | Source driver output stage circuit, buffer circuit and voltage adjusting method thereof |
| CN105974395A (zh) * | 2016-05-16 | 2016-09-28 | 中国兵器工业集团第二四研究所苏州研发中心 | 一种基于cmos工艺的高速窄脉冲电流放大器 |
-
1995
- 1995-06-15 JP JP7171630A patent/JPH098570A/ja active Pending
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| JP3887171B2 (ja) * | 1999-01-19 | 2007-02-28 | 株式会社ルネサステクノロジ | 半導体集積回路 |
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|---|---|---|---|
| A02 | Decision of refusal |
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