JPH1127064A - Ｃｍｏｓレール−レール間入出力増幅器 - Google Patents
Ｃｍｏｓレール−レール間入出力増幅器Info
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- JPH1127064A JPH1127064A JP10102504A JP10250498A JPH1127064A JP H1127064 A JPH1127064 A JP H1127064A JP 10102504 A JP10102504 A JP 10102504A JP 10250498 A JP10250498 A JP 10250498A JP H1127064 A JPH1127064 A JP H1127064A
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- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
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Abstract
(57)【要約】
【課題】 本発明により、従来の複雑な相互コンダク
タンス制御回路を用いずに、電流ブリーダを使用する差
動増幅器のレール−レール間動作を提供する。 【解決手段】 ＣＭＯＳレール−レール間入出力演算
増幅器は、入力信号の同相モード電圧に関して一定の供
給電流を有する。電流ブリーダ、すなわち差動ペアのト
ランジスタの各トランジスタと並列に接続された反対導
電型の小さなトランジスタを使用することにより、正及
び負の供給電圧に関するレール−レール間動作に対する
一定相互コンダクタンス及び一定供給電流が提供され
る。これにより、低コスト、高性能及び小面積のレール
−レール間入出力演算増幅器の製造ができるようにな
る。
タンス制御回路を用いずに、電流ブリーダを使用する差
動増幅器のレール−レール間動作を提供する。 【解決手段】 ＣＭＯＳレール−レール間入出力演算
増幅器は、入力信号の同相モード電圧に関して一定の供
給電流を有する。電流ブリーダ、すなわち差動ペアのト
ランジスタの各トランジスタと並列に接続された反対導
電型の小さなトランジスタを使用することにより、正及
び負の供給電圧に関するレール−レール間動作に対する
一定相互コンダクタンス及び一定供給電流が提供され
る。これにより、低コスト、高性能及び小面積のレール
−レール間入出力演算増幅器の製造ができるようにな
る。
Description
【０００１】
【発明の属する技術分野】本発明は演算増幅器に関連
し、より詳細には良好なレール−レール間特性を有する
ＣＭＯＳ演算増幅器に関連する。
し、より詳細には良好なレール−レール間特性を有する
ＣＭＯＳ演算増幅器に関連する。
【０００２】
【従来の技術】本技術はレール−レール間入出力汎用演
算増幅器（ｏｐ ａｍｐｓ）に関連する。そのような増
幅器は一般に、電子工学の分野で広範に用いられる。そ
のような演算増幅器では、十分なレール−レール間動作
範囲がある入力段を備えることが望まれている。レール
−レールは、正の電源電圧（ＶDDという）から負の電源
電圧（ＶSSという、グランドの場合もある）まで電圧範
囲を示し、この明細書においては、この範囲のいずれに
も存在する、入力段に対する入力信号の同相モード電圧
のことを示す。
算増幅器（ｏｐ ａｍｐｓ）に関連する。そのような増
幅器は一般に、電子工学の分野で広範に用いられる。そ
のような演算増幅器では、十分なレール−レール間動作
範囲がある入力段を備えることが望まれている。レール
−レールは、正の電源電圧（ＶDDという）から負の電源
電圧（ＶSSという、グランドの場合もある）まで電圧範
囲を示し、この明細書においては、この範囲のいずれに
も存在する、入力段に対する入力信号の同相モード電圧
のことを示す。
【０００３】従来技術では、そのような演算増幅器の入
力段は一般に、図１に示されるように、Ｐ−チャネルト
ランジスタＱ２，Ｑ４の差動ペア及び対応するＮ−チャ
ネルトランジスタＱ３，Ｑ５を含む。一般にこれはＣＭ
ＯＳ集積回路であり、それゆえそれぞれＰＭＯＳ及びＮ
ＭＯＳトランジスタである。そこに示すように、端子Ｖ
ＩＮＰに印加される正の入力信号はトランジスタＱ４及
びＱ５のゲートに接続され、一方端子ＶＩＮＭに印加さ
れる負の入力信号はトランジスタＱ２及びＱ３のゲート
に接続される。負帰還システムの演算増幅器の応用例に
てよく知られるように、図１に示される入力端子ＶＩＮ
Ｐ及びＶＩＮＭに印加される入力信号は、同一のＤＣ電
圧成分を有し、ＡＣ成分において異なる。２つの入力信
号のＤＣ電圧のレベルは通常、「同相モード」、すなわ
ち「同相モード電圧」と呼ばれる。
力段は一般に、図１に示されるように、Ｐ−チャネルト
ランジスタＱ２，Ｑ４の差動ペア及び対応するＮ−チャ
ネルトランジスタＱ３，Ｑ５を含む。一般にこれはＣＭ
ＯＳ集積回路であり、それゆえそれぞれＰＭＯＳ及びＮ
ＭＯＳトランジスタである。そこに示すように、端子Ｖ
ＩＮＰに印加される正の入力信号はトランジスタＱ４及
びＱ５のゲートに接続され、一方端子ＶＩＮＭに印加さ
れる負の入力信号はトランジスタＱ２及びＱ３のゲート
に接続される。負帰還システムの演算増幅器の応用例に
てよく知られるように、図１に示される入力端子ＶＩＮ
Ｐ及びＶＩＮＭに印加される入力信号は、同一のＤＣ電
圧成分を有し、ＡＣ成分において異なる。２つの入力信
号のＤＣ電圧のレベルは通常、「同相モード」、すなわ
ち「同相モード電圧」と呼ばれる。
【０００４】そのような入力段には３つの基本的な動作
範囲がある。同相モード電圧が負の電源電圧（負の電源
端子、すなわちレールＶＳＳに印加される電圧）近くに
あるとき、Ｐ−チャネルトランジスタのペアＱ２及びＱ
４のみが動作、すなわち導通する。正の電源電圧近くの
同相モード電圧（正の電源端子、すなわち「レール」Ｖ
ＤＤに印加される電圧）の場合、Ｎ−チャネルトランジ
スタのペアＱ３及びＱ５のみが動作する。いわゆる「中
間レール」、すなわちＶＤＤとＶＳＳとの間の中間にあ
る同相モード電圧の場合、両方の差動ペアＱ２，Ｑ４及
びＱ３，Ｑ５が動作する。それゆえ、相互コンダクタン
ス（ｇm）は、同相モード電圧がある電源電圧のレベル
から他のレベルまで、すなわちレール−レール間を動く
に従い、２倍まで変化する（相互コンダクタンスは、例
えばｍＡ／Ｖで表されるトランジスタにおける電流とゲ
ート−ソース間電圧との関係と定義される）。相互コン
ダクタンスの変化は、演算増幅器の周波数補償及び他の
パラメータを複雑にし、それゆえ不要なものと考えられ
る。
範囲がある。同相モード電圧が負の電源電圧（負の電源
端子、すなわちレールＶＳＳに印加される電圧）近くに
あるとき、Ｐ−チャネルトランジスタのペアＱ２及びＱ
４のみが動作、すなわち導通する。正の電源電圧近くの
同相モード電圧（正の電源端子、すなわち「レール」Ｖ
ＤＤに印加される電圧）の場合、Ｎ−チャネルトランジ
スタのペアＱ３及びＱ５のみが動作する。いわゆる「中
間レール」、すなわちＶＤＤとＶＳＳとの間の中間にあ
る同相モード電圧の場合、両方の差動ペアＱ２，Ｑ４及
びＱ３，Ｑ５が動作する。それゆえ、相互コンダクタン
ス（ｇm）は、同相モード電圧がある電源電圧のレベル
から他のレベルまで、すなわちレール−レール間を動く
に従い、２倍まで変化する（相互コンダクタンスは、例
えばｍＡ／Ｖで表されるトランジスタにおける電流とゲ
ート−ソース間電圧との関係と定義される）。相互コン
ダクタンスの変化は、演算増幅器の周波数補償及び他の
パラメータを複雑にし、それゆえ不要なものと考えられ
る。
【０００５】図１においてわかるように、この入力段か
らの出力信号は、ラインＶＯＵＴ１，ＶＯＵＴ２，ＶＯ
ＵＴ３，ＶＯＵＴ４上に与えられる。図１においてま
た、制御信号Ｐ１及びＮ１はそれぞれ、トランジスタＱ
１０、Ｑ１２を制御し、それぞれ正及び負の電源から供
給される電流源となる。
らの出力信号は、ラインＶＯＵＴ１，ＶＯＵＴ２，ＶＯ
ＵＴ３，ＶＯＵＴ４上に与えられる。図１においてま
た、制御信号Ｐ１及びＮ１はそれぞれ、トランジスタＱ
１０、Ｑ１２を制御し、それぞれ正及び負の電源から供
給される電流源となる。
【０００６】図１のような回路を用いる従来の演算増幅
器は、レール−レール間機能を備えることが要望されて
おり、一般にＭＯＳトランジスタトランスリニア制御回
路を用いて、一定の相互コンダクタンスを達成するため
に「テール（ｔａｉｌ）電流」を調整する。或いはＮ−
チャネルトランジスタとＰ−チャネルトランジスタの整
合をとる、すなわち電流監視回路を用いて相互コンダク
タンスを制御する（テール電流はトランジスタＱ１０、
Ｑ１４により供給される電流である）。これらのすべて
の技術は、動作中にいくらかの一定の相互コンダクタン
スを生成する。入力信号がレール−レール間を揺動する
に従い、正及び負のレールから供給される電流は、トラ
ンスリニア回路により制御されるため変化する。電流が
変化するに従って、正及び負のレールから流出する電源
量は変化し、次々にレール内にＡＣ信号として注入され
る。言い換えると同相モード電圧が正の電源電圧付近か
ら負の電源電圧付近まで動くとき、或いは逆も同様であ
るが、供給電流は相互コンダクタンスを一定に保持する
ために変化する。しかしながらこれは、供給電流が変化
するために、小さなＡＣ信号を（端子ＶＤＤ，ＶＳＳに
接続される）電源ライン（レール）に注入する。この電
源レール内の小さなＡＣ信号は、それ自身の電源電圧変
動除去比（ＰＳＲＲ）を劣化させるのみならず、同一電
源レールに接続される任意の他の回路の特性も劣化させ
る。それゆえ従来技術の解決法は十分ではない。
器は、レール−レール間機能を備えることが要望されて
おり、一般にＭＯＳトランジスタトランスリニア制御回
路を用いて、一定の相互コンダクタンスを達成するため
に「テール（ｔａｉｌ）電流」を調整する。或いはＮ−
チャネルトランジスタとＰ−チャネルトランジスタの整
合をとる、すなわち電流監視回路を用いて相互コンダク
タンスを制御する（テール電流はトランジスタＱ１０、
Ｑ１４により供給される電流である）。これらのすべて
の技術は、動作中にいくらかの一定の相互コンダクタン
スを生成する。入力信号がレール−レール間を揺動する
に従い、正及び負のレールから供給される電流は、トラ
ンスリニア回路により制御されるため変化する。電流が
変化するに従って、正及び負のレールから流出する電源
量は変化し、次々にレール内にＡＣ信号として注入され
る。言い換えると同相モード電圧が正の電源電圧付近か
ら負の電源電圧付近まで動くとき、或いは逆も同様であ
るが、供給電流は相互コンダクタンスを一定に保持する
ために変化する。しかしながらこれは、供給電流が変化
するために、小さなＡＣ信号を（端子ＶＤＤ，ＶＳＳに
接続される）電源ライン（レール）に注入する。この電
源レール内の小さなＡＣ信号は、それ自身の電源電圧変
動除去比（ＰＳＲＲ）を劣化させるのみならず、同一電
源レールに接続される任意の他の回路の特性も劣化させ
る。それゆえ従来技術の解決法は十分ではない。
【０００７】
【発明が解決しようとする課題】本発明により、従来の
複雑な相互コンダクタンス制御回路を用いずに、電流ブ
リーダを使用する差動増幅器のレール−レール間動作を
提供する。
複雑な相互コンダクタンス制御回路を用いずに、電流ブ
リーダを使用する差動増幅器のレール−レール間動作を
提供する。
【０００８】
【課題を解決するための手段】この電流ブリーダは所望
の（ドレイン−ソース間）電流をブリードするトランジ
スタである。この解決法は複雑な従来の相互コンダクタ
ンス制御回路を有利に避けるのみならず、所望のように
同相モード電圧に関する一定の電流を達成できる。電流
ブリーダは差動ペアのトランジスタのそれぞれと、並列
に接続されるトランジスタである。Ｎ−チャネルブリー
ダトランジスタペアは、Ｐ−チャネル差動ペアトランジ
スタと並列に接続され、Ｎ−チャネルブリーダトランジ
スタペアは、Ｎ−チャネル差動ペアトランジスタと並列
に接続される。電流ブリーダは、同相モード入力電圧が
レール間中間付近、すなわち正及び負の電源電圧の中間
付近にあるとき、ほとんど、或いは全く電流をブリード
しないが、電流ブリーダは同相モード電圧が正或いは負
の電源のいずれかの電圧では、最大電流をブリードす
る。
の（ドレイン−ソース間）電流をブリードするトランジ
スタである。この解決法は複雑な従来の相互コンダクタ
ンス制御回路を有利に避けるのみならず、所望のように
同相モード電圧に関する一定の電流を達成できる。電流
ブリーダは差動ペアのトランジスタのそれぞれと、並列
に接続されるトランジスタである。Ｎ−チャネルブリー
ダトランジスタペアは、Ｐ−チャネル差動ペアトランジ
スタと並列に接続され、Ｎ−チャネルブリーダトランジ
スタペアは、Ｎ−チャネル差動ペアトランジスタと並列
に接続される。電流ブリーダは、同相モード入力電圧が
レール間中間付近、すなわち正及び負の電源電圧の中間
付近にあるとき、ほとんど、或いは全く電流をブリード
しないが、電流ブリーダは同相モード電圧が正或いは負
の電源のいずれかの電圧では、最大電流をブリードす
る。
【０００９】電流ブリーダが流出する（ブリードする）
最大電流は、関連する電流源により設定され、それ故一
定相互コンダクタンス及び一定の供給電流は決められて
いる。さらにこの入力段に用いられる演算増幅器の単位
利得帯域幅は、同相モード電圧がレール中間付近にある
とき、その最大値に設定され、同相モード電圧が高低い
ずれかの電源電圧レベルであるとき、単位利得帯域幅の
和に等しい。この現象は本発明に従う電流ブリーダが、
常に最適動作点あるように演算増幅器を動的に調整する
ということを示す。
最大電流は、関連する電流源により設定され、それ故一
定相互コンダクタンス及び一定の供給電流は決められて
いる。さらにこの入力段に用いられる演算増幅器の単位
利得帯域幅は、同相モード電圧がレール中間付近にある
とき、その最大値に設定され、同相モード電圧が高低い
ずれかの電源電圧レベルであるとき、単位利得帯域幅の
和に等しい。この現象は本発明に従う電流ブリーダが、
常に最適動作点あるように演算増幅器を動的に調整する
ということを示す。
【００１０】従ってレール−レール間演算増幅器の電流
ブリーダは有利に、一定相互コンダクタンス及び同相モ
ード電圧に関する一定電源電流を達成する。また、電流
ブリーダを使用することにより、結果的に演算増幅器の
ＰＳＲＲも向上する。
ブリーダは有利に、一定相互コンダクタンス及び同相モ
ード電圧に関する一定電源電流を達成する。また、電流
ブリーダを使用することにより、結果的に演算増幅器の
ＰＳＲＲも向上する。
【００１１】
【発明の実施の形態】図２は本発明による演算増幅器に
対する入力段２０を示す。図１の回路の対応するトラン
ジスタと同じ参照番号が付されている各トランジスタ及
び端子は、同様の素子を示す。図２と図１の回路の差異
は、電流ブリーダトランジスタＱ１７，Ｑ１９及びＱ１
８，Ｑ２０が２ペアが加わったことである。Ｐ−チャネ
ル（ＰＭＯＳ）電流ブリーダトランジスタペアＱ１８，
Ｑ２０は、Ｎ−チャネル差動ペアトランジスタＱ３，Ｑ
５に並列に接続される。同様に、Ｎ−チャネル（ＮＭＯ
Ｓ）電流ブリーダトランジスタペアＱ１７，Ｑ１９は、
Ｐ−チャネル差動ペアトランジスタＱ２，Ｑ４に並列に
接続される。同相モード入力電圧がレール間中間付近、
すなわち端子ＶＤＤにて印加される正の電源電圧と端子
ＶＳＳにて印加される負の電源電圧との中間にあると
き、ブリーダトランジスタは、ほとんど或いは全く電流
（ドレイン−ソース間）を「ブリード」しない。しかし
ながら同相モード入力電圧が電圧ＶＤＤ付近にあるとき
は、２つのＮ−チャネル電流ブリーダトランジスタペア
Ｑ１７，Ｑ１９はターンオンされ、適切な量の電流をブ
リードする。電流は同相モード電圧が電圧ＶＤＤにある
とき、最大になる。反対に同相モード入力電圧が電圧Ｖ
ＳＳ付近にあるときは、これがＰ−チャネル電流ブリー
ダトランジスタＱ１８，Ｑ２０をターンオンし、そのと
き最大の電流量をブリードする。ブリーダトランジスタ
は、入力端子ＶＩＮＰ，ＶＩＮＭにそれぞれ印加される
２つの入力信号を有する差動入力段であるため、２つ１
組である。各ブリーダトランジスタは、トランジスタＱ
１０，Ｑ１２に設定された電流の半分のみをブリードす
る。一方の入力信号の立ち上がりは、レールからの電流
源が固定されるために、別の入力信号の立ち下がりを生
じる。
対する入力段２０を示す。図１の回路の対応するトラン
ジスタと同じ参照番号が付されている各トランジスタ及
び端子は、同様の素子を示す。図２と図１の回路の差異
は、電流ブリーダトランジスタＱ１７，Ｑ１９及びＱ１
８，Ｑ２０が２ペアが加わったことである。Ｐ−チャネ
ル（ＰＭＯＳ）電流ブリーダトランジスタペアＱ１８，
Ｑ２０は、Ｎ−チャネル差動ペアトランジスタＱ３，Ｑ
５に並列に接続される。同様に、Ｎ−チャネル（ＮＭＯ
Ｓ）電流ブリーダトランジスタペアＱ１７，Ｑ１９は、
Ｐ−チャネル差動ペアトランジスタＱ２，Ｑ４に並列に
接続される。同相モード入力電圧がレール間中間付近、
すなわち端子ＶＤＤにて印加される正の電源電圧と端子
ＶＳＳにて印加される負の電源電圧との中間にあると
き、ブリーダトランジスタは、ほとんど或いは全く電流
（ドレイン−ソース間）を「ブリード」しない。しかし
ながら同相モード入力電圧が電圧ＶＤＤ付近にあるとき
は、２つのＮ−チャネル電流ブリーダトランジスタペア
Ｑ１７，Ｑ１９はターンオンされ、適切な量の電流をブ
リードする。電流は同相モード電圧が電圧ＶＤＤにある
とき、最大になる。反対に同相モード入力電圧が電圧Ｖ
ＳＳ付近にあるときは、これがＰ−チャネル電流ブリー
ダトランジスタＱ１８，Ｑ２０をターンオンし、そのと
き最大の電流量をブリードする。ブリーダトランジスタ
は、入力端子ＶＩＮＰ，ＶＩＮＭにそれぞれ印加される
２つの入力信号を有する差動入力段であるため、２つ１
組である。各ブリーダトランジスタは、トランジスタＱ
１０，Ｑ１２に設定された電流の半分のみをブリードす
る。一方の入力信号の立ち上がりは、レールからの電流
源が固定されるために、別の入力信号の立ち下がりを生
じる。
【００１２】図３は本発明による全入出力差動増幅器回
路を示す。図２の入力段２０は図３の左側に示され、図
３の右側は典型的な従来の出力段３０を示す。そこに示
すように、出力段３０は、ラインＶＯＵＴ１，ＶＯＵＴ
２，ＶＯＵＴ３，ＶＯＵＴ４にて、入力段２０に接続さ
れる。出力段３０は電流源トランジスタＱ３０，Ｑ３２
及びＱ３４，Ｑ３６を含む。この段はまた、差動入力信
号をシングルエンド信号に変換する。電流源トランジス
タＱ３０，Ｑ３２及びＱ３４，Ｑ３６はこの変換能力を
提供する。電流源トランジスタＱ３０，Ｑ３２及びＱ３
４，Ｑ３６はレール−レール間出力動作を提供する。ト
ランジスタに接続されたダイオードＤ１，Ｄ２，Ｄ３，
Ｄ４及び出力トランジスタＱ４２，Ｑ４４及びＱ４６，
Ｑ４８はまた、出力段３０にある。トランジスタＱ３
０，Ｑ３２，Ｑ４２，Ｑ４４はＰ−チャネル（ＰＭＯ
Ｓ）トランジスタであり、トランジスタＱ４６，Ｑ４
８，Ｑ３４，Ｑ３６はＮ−チャネル（ＮＭＯＳ）トラン
ジスタである。この場合、シングル出力信号ＶＯＵＴで
あり、それゆえこの出力段は差動−シングルエンド変換
段である。
路を示す。図２の入力段２０は図３の左側に示され、図
３の右側は典型的な従来の出力段３０を示す。そこに示
すように、出力段３０は、ラインＶＯＵＴ１，ＶＯＵＴ
２，ＶＯＵＴ３，ＶＯＵＴ４にて、入力段２０に接続さ
れる。出力段３０は電流源トランジスタＱ３０，Ｑ３２
及びＱ３４，Ｑ３６を含む。この段はまた、差動入力信
号をシングルエンド信号に変換する。電流源トランジス
タＱ３０，Ｑ３２及びＱ３４，Ｑ３６はこの変換能力を
提供する。電流源トランジスタＱ３０，Ｑ３２及びＱ３
４，Ｑ３６はレール−レール間出力動作を提供する。ト
ランジスタに接続されたダイオードＤ１，Ｄ２，Ｄ３，
Ｄ４及び出力トランジスタＱ４２，Ｑ４４及びＱ４６，
Ｑ４８はまた、出力段３０にある。トランジスタＱ３
０，Ｑ３２，Ｑ４２，Ｑ４４はＰ−チャネル（ＰＭＯ
Ｓ）トランジスタであり、トランジスタＱ４６，Ｑ４
８，Ｑ３４，Ｑ３６はＮ−チャネル（ＮＭＯＳ）トラン
ジスタである。この場合、シングル出力信号ＶＯＵＴで
あり、それゆえこの出力段は差動−シングルエンド変換
段である。
【００１３】それゆえブリーダトランジスタＱ１７，Ｑ
１９及びＱ１８，Ｑ２０は、過度の電流を流入／流出
し、次の増幅段、図３に示す段３０にて提供される電流
を平衡にする。ブリーダトランジスタはその回路の他の
トランジスタと比べて面積において好適に小さくなり、
ほとんど電流を流さない。その目的は、関連する差動ト
ランジスタペアがオフ、すなわち非導通するときのみ、
ブリーダトランジスタがオン（導通）するということで
ある。同相モード電圧がＶＤＤの半分で、ＶＳＳがグラ
ンド（０Ｖ）で、かつ両方の差動ペアが完全に動作中で
あるときは、ブリーダトランジスタはほとんど電流を流
さない。有利にも関連する差動ペアがオフのとき、ブリ
ーダトランジスタを用いることにより、本発明の従って
一定の電流を流すことにより、かつ関連する差動ペアが
オンのとき、電流を流さないことにより、雑音発生は最
小になり、有利にＰＳＲＲを増加する。それゆえ有利に
も本発明は雑音を低減し、かつ従来技術にて用いたよう
な制御回路を用いずにそれを行うことができる。
１９及びＱ１８，Ｑ２０は、過度の電流を流入／流出
し、次の増幅段、図３に示す段３０にて提供される電流
を平衡にする。ブリーダトランジスタはその回路の他の
トランジスタと比べて面積において好適に小さくなり、
ほとんど電流を流さない。その目的は、関連する差動ト
ランジスタペアがオフ、すなわち非導通するときのみ、
ブリーダトランジスタがオン（導通）するということで
ある。同相モード電圧がＶＤＤの半分で、ＶＳＳがグラ
ンド（０Ｖ）で、かつ両方の差動ペアが完全に動作中で
あるときは、ブリーダトランジスタはほとんど電流を流
さない。有利にも関連する差動ペアがオフのとき、ブリ
ーダトランジスタを用いることにより、本発明の従って
一定の電流を流すことにより、かつ関連する差動ペアが
オンのとき、電流を流さないことにより、雑音発生は最
小になり、有利にＰＳＲＲを増加する。それゆえ有利に
も本発明は雑音を低減し、かつ従来技術にて用いたよう
な制御回路を用いずにそれを行うことができる。
【００１４】図２及び図３の回路の典型的な応用例はＣ
ＭＯＳ技術を用いた演算増幅器の集積回路形であるが、
もちろん回路はまたディスクリート素子から構成される
ことも可能である。低コスト、高性能及び小面積のレー
ル−レール間入出力ＣＯＭＳ演算増幅器が提供されるの
で、典型的な応用例（特に集積回路形の場合）は、可搬
型電子機器の分野である。
ＭＯＳ技術を用いた演算増幅器の集積回路形であるが、
もちろん回路はまたディスクリート素子から構成される
ことも可能である。低コスト、高性能及び小面積のレー
ル−レール間入出力ＣＯＭＳ演算増幅器が提供されるの
で、典型的な応用例（特に集積回路形の場合）は、可搬
型電子機器の分野である。
【００１５】本開示は例示であり、制限するものではな
く、さらなる変更例は本開示の見解において当業者には
明らかになり、添付の請求の範囲内に入ることであろ
う。
く、さらなる変更例は本開示の見解において当業者には
明らかになり、添付の請求の範囲内に入ることであろ
う。
【００１６】
【発明の効果】電流ブリーダを使用する差動増幅器のレ
ール−レール間動作を用いることにより、正及び負の供
給電圧に関するレール−レール間動作に対する一定相互
コンダクタンス及び一定供給電流が提供される。これに
より、低コスト、高性能及び小面積のレール−レール間
入出力演算増幅器の製造ができるようになる。
ール−レール間動作を用いることにより、正及び負の供
給電圧に関するレール−レール間動作に対する一定相互
コンダクタンス及び一定供給電流が提供される。これに
より、低コスト、高性能及び小面積のレール−レール間
入出力演算増幅器の製造ができるようになる。
【図１】演算増幅器のための従来の入力段を示す図であ
る。
る。
【図２】本発明による演算増幅器のための入力段を示す
図である。
図である。
【図３】本発明による演算増幅器の出力段と共に、図２
の入力段を示す図である。
の入力段を示す図である。
２０ 演算増幅器入力段 ３０ 演算増幅器出力段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年６月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ベザム、イグナチウス アメリカ合衆国カリフォルニア州94043・ マウンテンビュー・エイダアベニュー 227
Claims (6)
- 【請求項１】 増幅器段において、 同一の第１の導電型の第１及び第２のトランジスタの制
御端子に、それぞれ接続される第１及び第２の入力端子
と第１の電流源に接続される前記第１及び第２のトラン
ジスタそれぞれの、第１の電流処理端子と、 前記増幅器段の出力端子となる前記第１及び第２のトラ
ンジスタそれぞれの、第２の電流処理端子と、 前記第１の電流源に接続される第１の電流処理端子、前
記第２のトランジスタの前記第２の電流処理端子に接続
される第２の電流処理端子及び前記第２の入力端子に接
続される制御端子を有する第２の導電型の第１の電流ブ
リーダトランジスタと、 前記第１の電流源に接続される第１の電流処理端子、前
記第２のトランジスタの前記第２の電流処理端子に接続
される第２の電流処理端子及び前記第１の入力端子に接
続される制御端子を有する前記第２の導電型の第２の電
流ブリーダトランジスタと、 前記第２の導電型の第３及び第４のトランジスタであっ
て、前記第３及び第４のトランジスタそれぞれの第１の
電流処理端子が第２の電流源に接続され、また前記第３
及び第４のトランジスタそれぞれの第２の電流処理端子
が増幅器段の出力端子となる、該第３及び第４のトラン
ジスタと、 前記第２の電流源に接続される第１の電流処理端子、前
記第３のトランジスタの前記第２の電流処理端子に接続
される第２の電流処理端子及び前記第２の入力端子に接
続される制御端子を有する前記第１の導電型の第３の電
流ブリーダトランジスタと、 前記第２の電流源に接続される第１の電流処理端子、前
記第４のトランジスタの前記第２の電流処理端子に接続
される第２の電流処理端子及び前記第１の入力端子に接
続される制御端子を有する前記第１の導電型の第４の電
流ブリーダトランジスタとを有することを特徴とする増
幅器段。 - 【請求項２】 前記全てのトランジスタが電界効果ト
ランジスタであることを特徴とする請求項１に記載の増
幅器段。 - 【請求項３】 前記第１及び第２の電流ブリーダトラ
ンジスタが、前記第１及び第２のトランジスタより小さ
い面積からなることを特徴とする請求項１に記載の増幅
器段。 - 【請求項４】 ２組のトランジスタにより駆動される
２つの入力端子及び４つの出力端子を有する差動増幅器
段を動作するための方法において、前記方法が、 前記入力端子に印加される入力信号が前記増幅器段に対
する正の電源の電圧に近いか、或いは前記増幅器段に対
する負の電源の電圧に近いとき、出力端子及び電流源の
２つの間の電流の第１のレベルをブリードする過程と、 前記入力信号が前記正及び負の電源の前記電圧間の中間
の電圧であるとき、前記出力端子と電流源との間の前記
第１のレベルより概ね小さい第２の電流のレベルをブリ
ードする過程とを有することを特徴とする差動増幅器段
を動作するための方法。 - 【請求項５】 増幅器入力段において、 各組が同一の導電型からなる２つのトランジスタであ
る、２組の差動トランジスタと、 前記２組の前記差動トランジスタのそれぞれに並列に接
続される電流ブリーダトランジスタとを有することを特
徴とする増幅器入力段。 - 【請求項６】 各電流ブリーダトランジスタが並列に
接続される反対の導電型からなり、かつ並列に接続され
る前記関連するトランジスタより小さい面積からなるこ
とを特徴とする請求項５に記載の増幅器入力段。
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