JPH07283664A - 演算相互コンダクタンス増幅器 - Google Patents
演算相互コンダクタンス増幅器Info
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- JPH07283664A JPH07283664A JP6296686A JP29668694A JPH07283664A JP H07283664 A JPH07283664 A JP H07283664A JP 6296686 A JP6296686 A JP 6296686A JP 29668694 A JP29668694 A JP 29668694A JP H07283664 A JPH07283664 A JP H07283664A
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Abstract
(57)【要約】
【目的】 安定性又は利得帯域幅積を大きくする。
【構成】 入力回路Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ
６と出力回路Ｍ７Ａ，Ｍ７Ｂ，Ｍ８Ａ，Ｍ８Ｂとを具
え、これらの双方が差動型であり第１及び第２コンデン
サＣｃＡ，ＣｃＢを経て互いに逆帰還が行われるように
なっている演算相互コンダクタンス増幅器において、前
記の入力回路及び出力回路が低しきい値の電界効果トラ
ンジスタＭ３，Ｍ４，Ｍ５，Ｍ６及び高しい値の電界効
果トランジスタＭ８Ａ，Ｍ８Ｂをそれぞれ有している。
６と出力回路Ｍ７Ａ，Ｍ７Ｂ，Ｍ８Ａ，Ｍ８Ｂとを具
え、これらの双方が差動型であり第１及び第２コンデン
サＣｃＡ，ＣｃＢを経て互いに逆帰還が行われるように
なっている演算相互コンダクタンス増幅器において、前
記の入力回路及び出力回路が低しきい値の電界効果トラ
ンジスタＭ３，Ｍ４，Ｍ５，Ｍ６及び高しい値の電界効
果トランジスタＭ８Ａ，Ｍ８Ｂをそれぞれ有している。
Description
【０００１】
【産業上の利用分野】本発明は、相互コンダクタンス増
幅器、特にＣＭＯＳ技術でモノリシック集積化しうる差
動相互コンダクタンス増幅器に関するものである。現在
のＣＭＯＳ処理を用いることにより、アナログ部分とデ
ジタル部分との双方を有する複合システムを単一の集積
回路に設けることができる。アナログ部分に対しては、
本質的に確実な演算相互コンダクタンス増幅器（ＯＴ
Ａ）が設けられている。実際、これらの増幅器は、スイ
ッチ付、符号化用、復号化用等のコンデンサを有するフ
ィルタ、その他の回路のような多くの複合回路を設ける
ための基礎となるものである。これらの増幅器は広い種
類の演算増幅器に入るが、閉ループの場合でもより高い
出力インピーダンスで特徴付けられるものである。この
理由で、これらの増幅器は特に、例えば上述したスイッ
チ付コンデンサ回路のような帰還容量性負荷を有する構
造に良好に適している。しかし、抵抗性帰還の場合、高
出力インピーダンスの為に一層大きな帰還抵抗を用いる
必要があり、従ってこれらの増幅器を使用することは必
ずしも可能とならない。しばしの間、これらの増幅器の
動作を改善するために可成りの努力が払われた。すなわ
ち、一方では、これらの増幅器の利得−帯域幅積、出力
動特性、電源妨害除去、雑音及び出力パイロットを改善
する試みがされた。他方では、電源電圧を減少させ、こ
れら電源電圧をしばしば代表的に３．３Ｖで動作するデ
ジタル回路の電源電圧に等しくし、バッテリ電源の場合
最小で２．７Ｖにする試みがされた。当業者によって用
いられた最初の解決策の構造は簡単であったが、機能、
特に安定性の点で良好なものではなかった。
幅器、特にＣＭＯＳ技術でモノリシック集積化しうる差
動相互コンダクタンス増幅器に関するものである。現在
のＣＭＯＳ処理を用いることにより、アナログ部分とデ
ジタル部分との双方を有する複合システムを単一の集積
回路に設けることができる。アナログ部分に対しては、
本質的に確実な演算相互コンダクタンス増幅器（ＯＴ
Ａ）が設けられている。実際、これらの増幅器は、スイ
ッチ付、符号化用、復号化用等のコンデンサを有するフ
ィルタ、その他の回路のような多くの複合回路を設ける
ための基礎となるものである。これらの増幅器は広い種
類の演算増幅器に入るが、閉ループの場合でもより高い
出力インピーダンスで特徴付けられるものである。この
理由で、これらの増幅器は特に、例えば上述したスイッ
チ付コンデンサ回路のような帰還容量性負荷を有する構
造に良好に適している。しかし、抵抗性帰還の場合、高
出力インピーダンスの為に一層大きな帰還抵抗を用いる
必要があり、従ってこれらの増幅器を使用することは必
ずしも可能とならない。しばしの間、これらの増幅器の
動作を改善するために可成りの努力が払われた。すなわ
ち、一方では、これらの増幅器の利得−帯域幅積、出力
動特性、電源妨害除去、雑音及び出力パイロットを改善
する試みがされた。他方では、電源電圧を減少させ、こ
れら電源電圧をしばしば代表的に３．３Ｖで動作するデ
ジタル回路の電源電圧に等しくし、バッテリ電源の場合
最小で２．７Ｖにする試みがされた。当業者によって用
いられた最初の解決策の構造は簡単であったが、機能、
特に安定性の点で良好なものではなかった。
【０００２】
【従来の技術】これらの欠点を無くした構造を図１に示
した（この図１に示した構造は文献“Design technique
s for cascode CMOS op amp with improved PSRR and c
ommonmode input range”，Ribner - Copeland JSSC 12
/84に開示されたものである)。このＯＴＡは第１カスコ
ード段と、第２利得段とより成っている。この場合、更
に古い解決策のように補償用コンデンサをＯＴＡの出力
端と第１カスコード段の出力端との間に接続するのでは
なく、カスコードとして作用する接地ゲート端子を有す
るトランジスタＭ５のソース端子に接続されている。こ
の簡単な変形により回路を可成り改善した。これによ
り、周波数解析により得られる右側の零点が（上記の文
献に示されているように）わずかに、高周波側に移り、
これにより導入される位相マージンの劣化が少なくな
る。増幅器の安定性を更に改善する他の左側の零点もあ
る。この場合、従前の相互コンダクタンス増幅器と比べ
て主極は変化しないが、第２極の代りに、わずかに高周
波側に偏移した一対の共役な複素数極が有る。偏移率は
ＣＣ／Ｃ１である。ここに、ＣＣは補償キャパシタンス
であり、Ｃ１は第１カスコード段の出力端における寄生
キャパシタンスである。
した（この図１に示した構造は文献“Design technique
s for cascode CMOS op amp with improved PSRR and c
ommonmode input range”，Ribner - Copeland JSSC 12
/84に開示されたものである)。このＯＴＡは第１カスコ
ード段と、第２利得段とより成っている。この場合、更
に古い解決策のように補償用コンデンサをＯＴＡの出力
端と第１カスコード段の出力端との間に接続するのでは
なく、カスコードとして作用する接地ゲート端子を有す
るトランジスタＭ５のソース端子に接続されている。こ
の簡単な変形により回路を可成り改善した。これによ
り、周波数解析により得られる右側の零点が（上記の文
献に示されているように）わずかに、高周波側に移り、
これにより導入される位相マージンの劣化が少なくな
る。増幅器の安定性を更に改善する他の左側の零点もあ
る。この場合、従前の相互コンダクタンス増幅器と比べ
て主極は変化しないが、第２極の代りに、わずかに高周
波側に偏移した一対の共役な複素数極が有る。偏移率は
ＣＣ／Ｃ１である。ここに、ＣＣは補償キャパシタンス
であり、Ｃ１は第１カスコード段の出力端における寄生
キャパシタンスである。
【０００３】
【発明が解決しようとする課題】本発明の基礎となる技
術的問題は、ＣＭＯＳ技術で集積化でき、（少なくとも
２．７Ｖまで降下させた）低電源電圧で動作でき、高出
力動特性を有し、電源ライン妨害の除去割合が高く、特
に所定の容量性負荷特性に対し従来の解決策により達成
される場合よりも良好な利得帯域幅積及び安定性を有す
る演算相互コンダクタンス増幅器（ＯＴＡ）を得ること
にある。
術的問題は、ＣＭＯＳ技術で集積化でき、（少なくとも
２．７Ｖまで降下させた）低電源電圧で動作でき、高出
力動特性を有し、電源ライン妨害の除去割合が高く、特
に所定の容量性負荷特性に対し従来の解決策により達成
される場合よりも良好な利得帯域幅積及び安定性を有す
る演算相互コンダクタンス増幅器（ＯＴＡ）を得ること
にある。
【０００４】
【課題を解決するための手段】本発明は、入力回路と出
力回路とを具え、これらの双方が差動型であり第１及び
第２コンデンサを経て互いに逆帰還が行われるようにな
っている演算相互コンダクタンス増幅器において、前記
の入力回路及び出力回路が低しきい値の電界効果トラン
ジスタ及び高しい値の電界効果トランジスタをそれぞれ
有していることを特徴とする。
力回路とを具え、これらの双方が差動型であり第１及び
第２コンデンサを経て互いに逆帰還が行われるようにな
っている演算相互コンダクタンス増幅器において、前記
の入力回路及び出力回路が低しきい値の電界効果トラン
ジスタ及び高しい値の電界効果トランジスタをそれぞれ
有していることを特徴とする。
【０００５】
【実施例】アナログ−デジタル複合回路に対する最近の
ＣＭＯＳ技術では、２つの異なる導通しきい値を有する
ＭＯＳトランジスタが殆ど常に用いられており、一方の
しきい値は、デジタル回路に対するもので、これらが非
動作時に電力を消費しないようにする高い方のしきい値
であり、他方のしきい値は、アナログ回路を低い電源電
圧においても正しく動作させるのに不可避な低い方のし
きい値である。これらのしきい値間には通常３００ｍＶ
〜３５０ｍＶの差がある。この種類の代表的な処理で
は、例えば、高しきい値ＮＭＯＳの場合しきい値を７５
０ｍＶにし、低しきい値ＮＭＯＳの場合しきい値を４０
０ｍＶにし、高しきい値ＰＭＯＳの場合しきい値を１．
１Ｖにし、低しきい値ＰＭＯＳの場合しきい値を７５０
ｍＶにすることができる。代表的に、低しきい値ＮＭＯ
Ｓはチャネルイオン注入のない一般のトランジスタであ
り、他のＭＯＳにおいてイオン注入によりしきい値を制
御する。本発明によれば、しきい値に差のあるトランジ
スタを用いて既知の解決策のいくつかの問題を解決す
る。本発明による回路には図２に示すようにＰＭＯＳ入
力部を設けてあるが、トランジスタの導電型を逆にした
反転構造では当業者に既知のようにＮＭＯＳ入力部を設
けることもできる。図２に示す回路は差動回路である。
実際、差動でない簡単な構造のものでも動作しうるがこ
れには本発明の目的である利点がない。本発明による演
算相互コンダクタンス増幅器の回路は２つのトランジス
タＭ１及びＭ２より成る差動入力段と、２つのトランジ
スタＭ３，Ｍ５及び２つのトランジスタＭ４，Ｍ６より
それぞれ成る一対のカスコード段とを有し、これらは電
源電圧発生器の２つの端子＋ＶＣＣ及び−ＶＣＣ間で、
トランジスタＭ０より成る電流発生器と直列に挿入され
ている。これらの端子間には２つのトランジスタＭ７Ａ
及びＭ７Ｂより成る２つの電流発生器とそれぞれ直列の
２つの出力トランジスタＭ８Ａ及びＭ８Ｂを有する差動
出力段の２つの分岐が挿入されている。トランジスタＭ
０，Ｍ１，Ｍ２，Ｍ７Ａ及びＭ７ＢはＰＭＯＳであり、
他のすべてのトランジスタはＮＭＯＳである。前述した
ように本発明による回路構造は図２に示す構造を完全に
反転させたものもそうである。この構造のものは、高出
力動特性の為に低電源電圧で動作させるのにも極めて良
好に適している。本発明によれば、双方の種類の構造
で、出力トランジスタＭ８Ａ及びＭ８Ｂの制御端子を、
入力段とカスコード段との間を接続するためのノードＡ
及びＢに接続する。出力端子ＶＯＵＴ＋及びＶＯＵＴ−
はコンデンサＣｃＡ及びＣｃＢをそれぞれ経てカスコー
ド段の中間ノードＣ及びＤにそれぞれ接続されている。
生じるおそれのある処理上のあらゆる変化に対し正しく
動作させるためには、トランジスタＭ８Ａ，Ｍ８Ｂが高
しきい値を有し、トランジスタＭ３，Ｍ４，Ｍ５及びＭ
６が低しきい値を有するようにする必要がある。他のト
ランジスタはこれらのうちのいずれの種類にすることも
できる。このようにすることにより、第２段の入力ノー
ドが常に、回路を正しく動作させるのに十分な動特性を
有する。トランジスタとしてはバイポーラトランジスタ
を用いることもできるが、本発明の技術によって得られ
る利点が失われる。本発明による相互コンダクタンス増
幅器は出力動特性及び電源妨害除去の点で図１の既知の
ものと同じ特性を有するも、入出力間の伝達関数の極及
び零点の位置を解析することにより理解しうるように安
定性の点で図１の既知のものに比べて優れた利点を有す
る。本発明による回路は、前述した既知の回路の場合と
実際上同じ位置で高周波に対する共役の一対の複素数極
と低周波主極とを有する。又、本発明回路では左側零点
もあるが、この零点は既知の回路の左側零点よりも低周
波側に位置する為、これにより位相マージンを更に著し
く改善する。しかし、右側零点は既知の回路の場合より
も一層高周波側に位置する為、これにより導入される位
相マージンのシフトダウンは殆ど無視しうる。その結
果、負荷やトランジスタの寸法を前述した既知の回路と
等しくした場合の安定性はこの既知の回路の場合よりも
著しく良好となり、位相マージンに関する改善は３０度
程度又はそれ以上とすることができる。変形例として安
定性を既知の回路と同じに保った場合には、演算相互コ
ンダクタンス増幅器（ＯＴＡ）の帯域を広くすることが
でき、集積化面積や動作電流を増大させることなく既知
の回路よりも著しく高速動作しうる回路を得ることがで
きる。既知の回路では、右側零点は、信号路に並列な通
路を構成するキャパシタンスＣＣであって、零点の周波
数で信号路から注入されるのと同じ電流を出力ノードか
ら取出し事実上出力信号を相殺する当該キャパシタンス
ＣＣにより決定される。これに対し本発明の回路では、
上記の並列通路がトランジスタＭ８のゲート−ドレイン
間キャパシタンスＣgd8 によって与えられ、このＣgd8
はＣＣよりも著しく小さく、零点をより一層高周波の右
側に移す。左側零点が一層低周波側になる理由は、この
零点の決定にＣＣが含まれるも、トランジスタＭ８のゲ
ート−ドレイン間キャパシタンスＣgd8 が予めその代わ
りとなる為である。キャパシタンスＣＣの値を一層大き
くすることにより左側零点の周波数を一層低くし、位相
マージンを更に改善する。右側零点が依存する唯一のキ
ャパシタンスが寄生容量の小さなＣgd8 である。従って
この零点は極めて高い周波数を有するようになる。前述
した既知の回路では右側零点が値の大きな補償キャパシ
タンスＣＣにも依存する。従って、この右側零点の周波
数は低くなり、増幅器の安定性を可成り悪くする。本発
明による差動相互コンダクタンス増幅器は電源妨害除去
率を高くして低電源レベルでも動作しうる。この回路は
ＣＭＯＳ処理で設けることができ、ｎチャネルトランジ
スタ又はｐチャネルトランジスタ又はこれら双方のトラ
ンジスタが２つのしきい値、すなわち一方が高レベルで
他方が低レベルのしきい値を有するようにする。本発明
の主たる利点は、伝達関数の零点−極の位置が既知の解
決策に比べて異なることにより安定性が本質的に大きく
なるということである。或いは、位相マージンや負荷の
値を所定の値に保ち、トランジスタの寸法も同等にした
場合、利得帯域幅積を大きくしうるという利点が得られ
る。本発明は上述した実施例に限定されず、素子の変
形、集積化及び置換を行ないうること明らかである。
ＣＭＯＳ技術では、２つの異なる導通しきい値を有する
ＭＯＳトランジスタが殆ど常に用いられており、一方の
しきい値は、デジタル回路に対するもので、これらが非
動作時に電力を消費しないようにする高い方のしきい値
であり、他方のしきい値は、アナログ回路を低い電源電
圧においても正しく動作させるのに不可避な低い方のし
きい値である。これらのしきい値間には通常３００ｍＶ
〜３５０ｍＶの差がある。この種類の代表的な処理で
は、例えば、高しきい値ＮＭＯＳの場合しきい値を７５
０ｍＶにし、低しきい値ＮＭＯＳの場合しきい値を４０
０ｍＶにし、高しきい値ＰＭＯＳの場合しきい値を１．
１Ｖにし、低しきい値ＰＭＯＳの場合しきい値を７５０
ｍＶにすることができる。代表的に、低しきい値ＮＭＯ
Ｓはチャネルイオン注入のない一般のトランジスタであ
り、他のＭＯＳにおいてイオン注入によりしきい値を制
御する。本発明によれば、しきい値に差のあるトランジ
スタを用いて既知の解決策のいくつかの問題を解決す
る。本発明による回路には図２に示すようにＰＭＯＳ入
力部を設けてあるが、トランジスタの導電型を逆にした
反転構造では当業者に既知のようにＮＭＯＳ入力部を設
けることもできる。図２に示す回路は差動回路である。
実際、差動でない簡単な構造のものでも動作しうるがこ
れには本発明の目的である利点がない。本発明による演
算相互コンダクタンス増幅器の回路は２つのトランジス
タＭ１及びＭ２より成る差動入力段と、２つのトランジ
スタＭ３，Ｍ５及び２つのトランジスタＭ４，Ｍ６より
それぞれ成る一対のカスコード段とを有し、これらは電
源電圧発生器の２つの端子＋ＶＣＣ及び−ＶＣＣ間で、
トランジスタＭ０より成る電流発生器と直列に挿入され
ている。これらの端子間には２つのトランジスタＭ７Ａ
及びＭ７Ｂより成る２つの電流発生器とそれぞれ直列の
２つの出力トランジスタＭ８Ａ及びＭ８Ｂを有する差動
出力段の２つの分岐が挿入されている。トランジスタＭ
０，Ｍ１，Ｍ２，Ｍ７Ａ及びＭ７ＢはＰＭＯＳであり、
他のすべてのトランジスタはＮＭＯＳである。前述した
ように本発明による回路構造は図２に示す構造を完全に
反転させたものもそうである。この構造のものは、高出
力動特性の為に低電源電圧で動作させるのにも極めて良
好に適している。本発明によれば、双方の種類の構造
で、出力トランジスタＭ８Ａ及びＭ８Ｂの制御端子を、
入力段とカスコード段との間を接続するためのノードＡ
及びＢに接続する。出力端子ＶＯＵＴ＋及びＶＯＵＴ−
はコンデンサＣｃＡ及びＣｃＢをそれぞれ経てカスコー
ド段の中間ノードＣ及びＤにそれぞれ接続されている。
生じるおそれのある処理上のあらゆる変化に対し正しく
動作させるためには、トランジスタＭ８Ａ，Ｍ８Ｂが高
しきい値を有し、トランジスタＭ３，Ｍ４，Ｍ５及びＭ
６が低しきい値を有するようにする必要がある。他のト
ランジスタはこれらのうちのいずれの種類にすることも
できる。このようにすることにより、第２段の入力ノー
ドが常に、回路を正しく動作させるのに十分な動特性を
有する。トランジスタとしてはバイポーラトランジスタ
を用いることもできるが、本発明の技術によって得られ
る利点が失われる。本発明による相互コンダクタンス増
幅器は出力動特性及び電源妨害除去の点で図１の既知の
ものと同じ特性を有するも、入出力間の伝達関数の極及
び零点の位置を解析することにより理解しうるように安
定性の点で図１の既知のものに比べて優れた利点を有す
る。本発明による回路は、前述した既知の回路の場合と
実際上同じ位置で高周波に対する共役の一対の複素数極
と低周波主極とを有する。又、本発明回路では左側零点
もあるが、この零点は既知の回路の左側零点よりも低周
波側に位置する為、これにより位相マージンを更に著し
く改善する。しかし、右側零点は既知の回路の場合より
も一層高周波側に位置する為、これにより導入される位
相マージンのシフトダウンは殆ど無視しうる。その結
果、負荷やトランジスタの寸法を前述した既知の回路と
等しくした場合の安定性はこの既知の回路の場合よりも
著しく良好となり、位相マージンに関する改善は３０度
程度又はそれ以上とすることができる。変形例として安
定性を既知の回路と同じに保った場合には、演算相互コ
ンダクタンス増幅器（ＯＴＡ）の帯域を広くすることが
でき、集積化面積や動作電流を増大させることなく既知
の回路よりも著しく高速動作しうる回路を得ることがで
きる。既知の回路では、右側零点は、信号路に並列な通
路を構成するキャパシタンスＣＣであって、零点の周波
数で信号路から注入されるのと同じ電流を出力ノードか
ら取出し事実上出力信号を相殺する当該キャパシタンス
ＣＣにより決定される。これに対し本発明の回路では、
上記の並列通路がトランジスタＭ８のゲート−ドレイン
間キャパシタンスＣgd8 によって与えられ、このＣgd8
はＣＣよりも著しく小さく、零点をより一層高周波の右
側に移す。左側零点が一層低周波側になる理由は、この
零点の決定にＣＣが含まれるも、トランジスタＭ８のゲ
ート−ドレイン間キャパシタンスＣgd8 が予めその代わ
りとなる為である。キャパシタンスＣＣの値を一層大き
くすることにより左側零点の周波数を一層低くし、位相
マージンを更に改善する。右側零点が依存する唯一のキ
ャパシタンスが寄生容量の小さなＣgd8 である。従って
この零点は極めて高い周波数を有するようになる。前述
した既知の回路では右側零点が値の大きな補償キャパシ
タンスＣＣにも依存する。従って、この右側零点の周波
数は低くなり、増幅器の安定性を可成り悪くする。本発
明による差動相互コンダクタンス増幅器は電源妨害除去
率を高くして低電源レベルでも動作しうる。この回路は
ＣＭＯＳ処理で設けることができ、ｎチャネルトランジ
スタ又はｐチャネルトランジスタ又はこれら双方のトラ
ンジスタが２つのしきい値、すなわち一方が高レベルで
他方が低レベルのしきい値を有するようにする。本発明
の主たる利点は、伝達関数の零点−極の位置が既知の解
決策に比べて異なることにより安定性が本質的に大きく
なるということである。或いは、位相マージンや負荷の
値を所定の値に保ち、トランジスタの寸法も同等にした
場合、利得帯域幅積を大きくしうるという利点が得られ
る。本発明は上述した実施例に限定されず、素子の変
形、集積化及び置換を行ないうること明らかである。
【図１】既知の演算相互コンダクタンス増幅器を示す回
路図である。
路図である。
【図２】本発明による演算相互コンダクタンス増幅器を
示す回路図である。
示す回路図である。
Ｍ０，Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６，Ｍ７Ａ，
Ｍ７Ｂ，Ｍ８Ａ，Ｍ８Ｂ トランジスタ
Ｍ７Ｂ，Ｍ８Ａ，Ｍ８Ｂ トランジスタ
Claims (9)
- 【請求項１】 入力回路（Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ
５，Ｍ６）と出力回路（Ｍ７Ａ，Ｍ７Ｂ，Ｍ８Ａ，Ｍ８
Ｂ）とを具え、これらの双方が差動型であり第１及び第
２コンデンサ（ＣｃＡ，ＣｃＢ）を経て互いに逆帰還が
行われるようになっている演算相互コンダクタンス増幅
器において、 前記の入力回路及び出力回路が低しきい値の電界効果ト
ランジスタ（Ｍ３，Ｍ４，Ｍ５，Ｍ６）及び高しい値の
電界効果トランジスタ（Ｍ８Ａ，Ｍ８Ｂ）をそれぞれ有
していることを特徴とする演算相互コンダクタンス増幅
器。 - 【請求項２】 請求項１に記載の演算相互コンダクタン
ス増幅器において、この演算相互コンダクタンス増幅器
がＣＭＯＳ技術で集積化されていることを特徴とする演
算相互コンダクタンス増幅器。 - 【請求項３】 電源電圧発生器の２つの端子（＋ＶＣ
Ｃ，−ＶＣＣ）間で、互いに並列に接続された第１カス
コード段（Ｍ３，Ｍ５）及び第２カスコード段（Ｍ４，
Ｍ６）に対し直列に挿入された差動入力段（Ｍ１，Ｍ
２）と、電源電圧発生器の前記の２つの端子間で第１ト
ランジスタ（Ｍ８Ａ）及び第２トランジスタ（Ｍ８Ｂ）
がそれぞれその第１及び第２端子を以って第１電流発生
器（Ｍ７Ａ）及び第２電流発生器（Ｍ７Ｂ）とそれぞれ
直列に挿入されている差動出力段とを具える演算相互コ
ンダクタンス増幅器において、 この演算相互コンダクタンス増幅器の出力端子（ＶＯＵ
Ｔ＋，ＶＯＵＴ−）である第１トランジスタ（Ｍ８Ａ）
の第１端子及び第２トランジスタ（Ｍ８Ｂ）の第１端子
が第１及び第２コンデンサ（ＣｃＡ，ＣｃＢ）をそれぞ
れ経て第１カスコード段（Ｍ３，Ｍ５）の中間ノード
（Ｃ）及び第２カスコード段（Ｍ４，Ｍ６）の中間ノー
ド（Ｄ）にそれぞれ結合され、差動入力段と第１カスコ
ード段との間の接続ノード（Ａ）及び差動入力段と第２
カスコード段との間の接続ノード（Ｂ）が第１トランジ
スタ（Ｍ８Ａ）の制御端子及び第２トランジスタ（Ｍ８
Ｂ）の制御端子にそれぞれ接続されていることを特徴と
する演算相互コンダクタンス増幅器。 - 【請求項４】 請求項３に記載の演算相互コンダクタン
ス増幅器において、差動入力段が一対のトランジスタ
（Ｍ１，Ｍ２）を有し、一対のこれらトランジスタの第
１端子が第１及び第２カスコード段にそれぞれ接続さ
れ、一対のこれらトランジスタの第２端子が電流発生器
（Ｍ０）を経て電源電圧発生器の第１端子（＋ＶＣＣ）
に接続され、一対のこれらトランジスタの制御端子が増
幅器の入力端子（ＶＩＮ−，ＶＩＮ＋）となっているこ
とを特徴とする演算相互コンダクタンス増幅器。 - 【請求項５】 請求項４に記載の演算相互コンダクタン
ス増幅器において、第１及び第２カスコード段の各々が
一対のトランジスタ（Ｍ３，Ｍ５），（Ｍ４，Ｍ６）を
有し、各一対のこれらトランジスタがその第１及び第２
端子を以って差動入力段と電源電圧発生器の第２端子
（−ＶＣＣ）との間に直列に挿入され、各一対のこれら
トランジスタの制御端子がバイアス回路手段に接続さ
れ、各一対のこれらトランジスタ間の接続ノードがそれ
ぞれ第１及び第２カスコード段の前記の中間ノード
（Ｃ，Ｄ）となっていることを特徴とする演算相互コン
ダクタンス増幅器。 - 【請求項６】 請求項４に記載の演算相互コンダクタン
ス増幅器において、前記の電流発生器がトランジスタ
（Ｍ０，Ｍ７Ａ，Ｍ７Ｂ）であることを特徴とする演算
相互コンダクタンス増幅器。 - 【請求項７】 請求項６に記載の演算相互コンダクタン
ス増幅器において、差動入力段及び電流発生器のトラン
ジスタが第１の導電型であり、カスコード段のトランジ
スタ及び前記の第１及び第２トランジスタが前記の第１
の導電型とは反対の第２の導電型であることを特徴とす
る演算相互コンダクタンス増幅器。 - 【請求項８】 請求項７に記載の演算相互コンダクタン
ス増幅器において、この演算相互コンダクタンス増幅器
がＣＭＯＳ技術により集積化されていることを特徴とす
る演算相互コンダクタンス増幅器。 - 【請求項９】 請求項８に記載の演算相互コンダクタン
ス増幅器において、カスコード段のトランジスタが低し
きい値のＭＯＳトランジスタであり、前記の第１及び第
２トランジスタが高しきい値のＭＯＳトランジスタであ
ることを特徴とする演算相互コンダクタンス増幅器。
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1994
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- 1994-11-30 JP JP6296686A patent/JP2599575B2/ja not_active Expired - Fee Related
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