JPS61100010A - Ｆｅｔ回路 - Google Patents
Ｆｅｔ回路Info
- Publication number
- JPS61100010A JPS61100010A JP59222397A JP22239784A JPS61100010A JP S61100010 A JPS61100010 A JP S61100010A JP 59222397 A JP59222397 A JP 59222397A JP 22239784 A JP22239784 A JP 22239784A JP S61100010 A JPS61100010 A JP S61100010A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- fet
- bias
- threshold voltage
- fets
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、エンハンスメント型とディプレッション型の
ＭＯＳＦＥＴのように、スレショルド電圧の異なる素子
’ｔｆｆｉ合せて用いたＦＥＴ回路に関する。
ＭＯＳＦＥＴのように、スレショルド電圧の異なる素子
’ｔｆｆｉ合せて用いたＦＥＴ回路に関する。
例えばＦＥＴ回路にて２乗回路を構成する場合に、従来
は第８図に示すような回路が用いられていた。図におい
て、差動接続された２対のエンハンスメント型のＭＯＳ
ＦＥＴ （１０１）と（１０２）、（１０３）と（１０
４）が設けられ、これらのＦ Ｅ Ｔ （１０１） （
１０２）のソースの接続点及びＦ Ｅ Ｔ （１０３）
（１０４）のソースの接続点がそれぞれエンハンスメ
ント型のＭＯＳＦＥＴ （１０５）及び（１０６）のド
レインソースを通じて電流源（１０７）Ｋ接続される。
は第８図に示すような回路が用いられていた。図におい
て、差動接続された２対のエンハンスメント型のＭＯＳ
ＦＥＴ （１０１）と（１０２）、（１０３）と（１０
４）が設けられ、これらのＦ Ｅ Ｔ （１０１） （
１０２）のソースの接続点及びＦ Ｅ Ｔ （１０３）
（１０４）のソースの接続点がそれぞれエンハンスメ
ント型のＭＯＳＦＥＴ （１０５）及び（１０６）のド
レインソースを通じて電流源（１０７）Ｋ接続される。
またＦＢＴ （１０１）と（１０４）、（１０２）と（
１０３）のゲートが互いに接続される。また入力端子（
１０８）がコンデンサ（１０９）を通じてＦ ｚ Ｔ
（１０１） （１０４）のゲートの接続点に接続され、
この接続点が抵抗器（１１０）を通□じてバイアス電圧
源（１１１）に接続されると共に、Ｆ Ｂ Ｔ （１０
２） （１０３）のゲートの接続点が電圧源（１１１）
に接続される。
１０３）のゲートが互いに接続される。また入力端子（
１０８）がコンデンサ（１０９）を通じてＦ ｚ Ｔ
（１０１） （１０４）のゲートの接続点に接続され、
この接続点が抵抗器（１１０）を通□じてバイアス電圧
源（１１１）に接続されると共に、Ｆ Ｂ Ｔ （１０
２） （１０３）のゲートの接続点が電圧源（１１１）
に接続される。
さらに入力端子（１０８） ’がコンデンサ（１１２）
を通じてＥ’ＢＴ （１０５）のゲートに接続され、こ
の接続点が抵抗器（１１３） ’！−通じてバイアス電
圧源（１１４）に接続されると共に、ＦＥＴ （１０６
）のゲートが電圧源（１１４）に接続される。
を通じてＥ’ＢＴ （１０５）のゲートに接続され、こ
の接続点が抵抗器（１１３） ’！−通じてバイアス電
圧源（１１４）に接続されると共に、ＦＥＴ （１０６
）のゲートが電圧源（１１４）に接続される。
そしてＦＥＴ （１０１）と（１０３）、（１０２）と
（１０４）のドレインが互いに接続される。
（１０４）のドレインが互いに接続される。
この回路において、微少信号人力に対してバイアス電圧
源（１１４）の電圧ｖ１とバイアス電圧源（１１１）の
電圧ｖ２の関係を ＩＤ： ＦＥＴ （１０１）〜（１０４） Ｋ流れるド
レイン電流 とすることにより、入力端子（１０８）の信号電圧ｖ１
０に対するＦＥＴ（１０１）〜（１０４）のドレインを
流れる信号電流１０ｕｌ’ａ’ ｉ ＝に−ｖ、１２ ｔＨ とすることができる。
源（１１４）の電圧ｖ１とバイアス電圧源（１１１）の
電圧ｖ２の関係を ＩＤ： ＦＥＴ （１０１）〜（１０４） Ｋ流れるド
レイン電流 とすることにより、入力端子（１０８）の信号電圧ｖ１
０に対するＦＥＴ（１０１）〜（１０４）のドレインを
流れる信号電流１０ｕｌ’ａ’ ｉ ＝に−ｖ、１２ ｔＨ とすることができる。
ところがこの回路において、各ＦＪ３Ｔのバイアスの関
係から、コンデンサ（１０９） （１１２）、抵抗器（
１１０）（１１３）、バイアス電圧源（１１１） （１
１４）の構成がそれぞれ２組ずつ必要である。特にバイ
アス電圧源は一般に第９図に示すようなソースホロア塁
の回路が用いられるが、ローインピーダンスにするため
には各素子のＷ値、パワー共にかなり必要であり、この
ような回路を２組設けることは、回路設計上極めて不都
合であった。
係から、コンデンサ（１０９） （１１２）、抵抗器（
１１０）（１１３）、バイアス電圧源（１１１） （１
１４）の構成がそれぞれ２組ずつ必要である。特にバイ
アス電圧源は一般に第９図に示すようなソースホロア塁
の回路が用いられるが、ローインピーダンスにするため
には各素子のＷ値、パワー共にかなり必要であり、この
ような回路を２組設けることは、回路設計上極めて不都
合であった。
従来の回路は上述のように構成されていた。しかしなが
らこの回路において、バイアス回路のだ。
らこの回路において、バイアス回路のだ。
めに素子数が増大し、ＩＣ化した場合のチップ面積の増
加、消費電力の増加などの問題点があった。
加、消費電力の増加などの問題点があった。
本発明は、少くとも一対のディプレッション型のＦ Ｊ
ｌｉｌ！ Ｔ （１１（２）からなる差動回路ン有し、
上記ディプレッション型のＦ Ｂ Ｔ （１） （２）
のスレショル）’ ！ 圧が上記差動回路の電流源を構
成する素子（３）のスレショルド電圧より所定値以上小
さく形成され、上記ディプレッション型のＦ Ｅ Ｔ
（１３（２）と上記電流源を構成する素子（３）とに共
通のバイアス（４）が与えられるようにしたＦＦｌｉＴ
回路である。
ｌｉｌ！ Ｔ （１１（２）からなる差動回路ン有し、
上記ディプレッション型のＦ Ｂ Ｔ （１） （２）
のスレショル）’ ！ 圧が上記差動回路の電流源を構
成する素子（３）のスレショルド電圧より所定値以上小
さく形成され、上記ディプレッション型のＦ Ｅ Ｔ
（１３（２）と上記電流源を構成する素子（３）とに共
通のバイアス（４）が与えられるようにしたＦＦｌｉＴ
回路である。
−〔作用〕
上述の回路によれば、バイアス回路が削減され、これに
よってＩＣ化した場合のチップＩｆｒ撰の減少、消費電
力の低減、価格の低下などを計ることができ、また効率
や信頼性を向上させることができる。
よってＩＣ化した場合のチップＩｆｒ撰の減少、消費電
力の低減、価格の低下などを計ることができ、また効率
や信頼性を向上させることができる。
第１図は基本となる差動アンプを構成した場合の例を示
す。図において、ディプレッション型のＭＯ８１’ＥＴ
ｆｌ） ＋２）が差動接読され、そのソースの接続点
がエンハンスメント型のＭＯＳＦＥＴ（３）のドレイン
電流スを通じて接地される。このＦＥＴ（２）と（３）
のゲートが共通のバイアス電圧源（４）に接続される。
す。図において、ディプレッション型のＭＯ８１’ＥＴ
ｆｌ） ＋２）が差動接読され、そのソースの接続点
がエンハンスメント型のＭＯＳＦＥＴ（３）のドレイン
電流スを通じて接地される。このＦＥＴ（２）と（３）
のゲートが共通のバイアス電圧源（４）に接続される。
また入力端子（５）がコンデンサ（６）を通てＦＥＴ（
１１のゲートに接続されると共に、このＦＥＴが抵抗器
（７）を通じて電圧源（４）に接続される。
１１のゲートに接続されると共に、このＦＥＴが抵抗器
（７）を通じて電圧源（４）に接続される。
この回路において、Ｆ Ｅ Ｔ ｆｌ） （２）のスレ
ショルドｉＥ圧Ｖｔｈｏを、ＦＥＴ （３）ノスｖ シ
ーｔ ル）”ｉ［圧ＶｔｂＥに対して となるように、”ｔｈＤ 、 ”ｔｈＥの値ン設計する
。
ショルドｉＥ圧Ｖｔｈｏを、ＦＥＴ （３）ノスｖ シ
ーｔ ル）”ｉ［圧ＶｔｂＥに対して となるように、”ｔｈＤ 、 ”ｔｈＥの値ン設計する
。
このようにすることにより、Ｐｊ１３Ｔ（１ハ２）と（
３）とのバイアス回路を一系統にすることができ、また
入力回路（コンデンサ（６）及び抵抗器（力）も１組で
可能となり、回路を大幅に削減することができる。
３）とのバイアス回路を一系統にすることができ、また
入力回路（コンデンサ（６）及び抵抗器（力）も１組で
可能となり、回路を大幅に削減することができる。
なおＦ ｇ Ｔ （２）のドレインに得られる出力信号
電流１ｏｕｔは、入力端子（５）の入力信号電圧ｖｉｎ
に対して １（）ｕｔ＝ｇｒｎ ＨＷｉｎ となる。
電流１ｏｕｔは、入力端子（５）の入力信号電圧ｖｉｎ
に対して １（）ｕｔ＝ｇｒｎ ＨＷｉｎ となる。
従ってこの回路においてＩＣ化した場合のチップ面積の
減少、消費電力の低減、価格の低下などを計ることがで
き、また効率や信頼性を向上させることができる。
減少、消費電力の低減、価格の低下などを計ることがで
き、また効率や信頼性を向上させることができる。
また第２図は上述の回路を２組ダブルバランス型で設け
て掛算器を構成した場合である。この回路においてもバ
イアス電圧源（４）は一系統のみでよく、また入力回路
もそれぞれの入力端子６ｖ６４に対して１組ずつでよい
。この回路において出力信号電流１ｏｕ１は、入力端子
ｂＩＩｂａの入力１ｇ号寛圧Ｖ！旧。
て掛算器を構成した場合である。この回路においてもバ
イアス電圧源（４）は一系統のみでよく、また入力回路
もそれぞれの入力端子６ｖ６４に対して１組ずつでよい
。この回路において出力信号電流１ｏｕ１は、入力端子
ｂＩＩｂａの入力１ｇ号寛圧Ｖ！旧。
ｖｉｎｚに対して
ｉ ＝ Ｋ −ｖ４（１１−Ｙｉｎ２ＬＩＩ
となる。
さらに第３図は２乗回路を構成した場合で、上述の入力
端子６υ６ａが゛共通に信号源−に接続される。
端子６υ６ａが゛共通に信号源−に接続される。
この例においてさらに単相人力とした場合の具体回路は
第４図に示すようになり、この例において上述の従来例
の第８図と比較すると、回路の削減の効果が明瞭になる
。
第４図に示すようになり、この例において上述の従来例
の第８図と比較すると、回路の削減の効果が明瞭になる
。
また第５図は、例えば映像信号のオフセット電圧を、水
平ブランキング期間に所定電圧にクランプする回路に使
用される、電圧オフセット補正機能付きの掛算器を構成
した場合で、この例においてスイッチ（ｘｔａ）（ｏｂ
）（ｘ２ａＸｘｚｂ）がオンされると電圧オフセットが
電圧源ｕＪの電圧ＫＭＩ正される。
平ブランキング期間に所定電圧にクランプする回路に使
用される、電圧オフセット補正機能付きの掛算器を構成
した場合で、この例においてスイッチ（ｘｔａ）（ｏｂ
）（ｘ２ａＸｘｚｂ）がオンされると電圧オフセットが
電圧源ｕＪの電圧ＫＭＩ正される。
この例においても、オフセット用の電圧源（１３’！？
一系統のみとすることができる。
一系統のみとすることができる。
また第６図はＡＭ変調器′％：１１１成した場合で、こ
の場合には、抵抗器ｕ４）’ｔＰＦ、Ｔ（３１のゲート
とバイアス電圧源（４）との間に設ける。
の場合には、抵抗器ｕ４）’ｔＰＦ、Ｔ（３１のゲート
とバイアス電圧源（４）との間に設ける。
さらに第７図は、ＦｇＴの基板効果を用いてスレショル
ド電圧を変えるようにした場合には１３Ｔは全て二ンノ
・／スメント型で構成され、ＦＥＴ（３ａ）（３ｂ）に
スレショルド電圧を上げるための負の電圧源ａ５が接続
される。
ド電圧を変えるようにした場合には１３Ｔは全て二ンノ
・／スメント型で構成され、ＦＥＴ（３ａ）（３ｂ）に
スレショルド電圧を上げるための負の電圧源ａ５が接続
される。
この例においても、上述と同様の作用効果を得ることが
できる。
できる。
なおこの発明は、ＰｕＯ２、ＮＭＯ８、ＣＭＯ８、Ｊ
ＦＴ 。
ＦＴ 。
ＴＦＴ、ＳＯＩ等のＭＯｆ９ＦＥＴ奮用いた回路に同様
に適用できる。
に適用できる。
本発明によれば、バイアス回路が削減され、これによっ
てＩＣ化した場合のチップ画積の減少、消費電力の低減
、価格の低下などを計ることができ、また効率中信頼性
を向上させることができるようＫなった。
てＩＣ化した場合のチップ画積の減少、消費電力の低減
、価格の低下などを計ることができ、また効率中信頼性
を向上させることができるようＫなった。
第１図は本発明の一例の構成図、第２図〜第７７図は他
の例の構成図、第８図、第９図は従来の回路の説明のた
めの図である。 （１ハ２）はグイプレッション型のＦＥＴ、＜３）はエ
ンハンスメント型の＃ｊ３Ｔ、＋４）はバイアス電圧源
である。 第３図 第５図 第８図
の例の構成図、第８図、第９図は従来の回路の説明のた
めの図である。 （１ハ２）はグイプレッション型のＦＥＴ、＜３）はエ
ンハンスメント型の＃ｊ３Ｔ、＋４）はバイアス電圧源
である。 第３図 第５図 第８図
Claims (1)
- 少くとも一対のデイプレツシヨン型のＦＥＴからなる差
動回路を有し、上記デイプレツシヨン型のＦＥＴのスレ
シヨルド電圧が上記差動回路の電流源を構成する素子の
スレシヨルド電圧より所定値以上小さく形成され、上記
デイプレツシヨン型のＦＥＴと上記電流源を構成する素
子とに共通のバイアスが与えられるようにしたＦＥＴ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222397A JPS61100010A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59222397A JPS61100010A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100010A true JPS61100010A (ja) | 1986-05-19 |
Family
ID=16781730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59222397A Pending JPS61100010A (ja) | 1984-10-23 | 1984-10-23 | Ｆｅｔ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100010A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655831A1 (en) * | 1993-11-30 | 1995-05-31 | STMicroelectronics S.r.l. | High performance transconductance operational amplifier, of the CMOS integrated type |
| US5768115A (en) * | 1993-12-28 | 1998-06-16 | Sgs-Thomson Microelectronics S.R.L. | Voltage booster with an acceleration circuit |
| EP1398836A3 (en) * | 2002-09-10 | 2006-09-27 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| JP2007300683A (ja) * | 2007-08-09 | 2007-11-15 | Fujitsu Ltd | オペアンプ、ラインドライバおよび液晶表示装置 |
-
1984
- 1984-10-23 JP JP59222397A patent/JPS61100010A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0655831A1 (en) * | 1993-11-30 | 1995-05-31 | STMicroelectronics S.r.l. | High performance transconductance operational amplifier, of the CMOS integrated type |
| US5541555A (en) * | 1993-11-30 | 1996-07-30 | Sgs-Thomson Microelectronisc S.R.L. | High performance transconductance operational amplifier of the CMOS integrated type |
| US5768115A (en) * | 1993-12-28 | 1998-06-16 | Sgs-Thomson Microelectronics S.R.L. | Voltage booster with an acceleration circuit |
| EP1398836A3 (en) * | 2002-09-10 | 2006-09-27 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| US7224224B2 (en) | 2002-09-10 | 2007-05-29 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| CN100426526C (zh) * | 2002-09-10 | 2008-10-15 | 日本电气株式会社 | 薄膜半导体装置及其制造方法 |
| US7595533B2 (en) | 2002-09-10 | 2009-09-29 | Nec Corporation | Thin film semiconductor device and manufacturing method |
| JP2007300683A (ja) * | 2007-08-09 | 2007-11-15 | Fujitsu Ltd | オペアンプ、ラインドライバおよび液晶表示装置 |
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