JPS625724A - インバ−タ回路 - Google Patents
インバ−タ回路Info
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- JPS625724A JPS625724A JP60142531A JP14253185A JPS625724A JP S625724 A JPS625724 A JP S625724A JP 60142531 A JP60142531 A JP 60142531A JP 14253185 A JP14253185 A JP 14253185A JP S625724 A JPS625724 A JP S625724A
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- input voltage
- circuit
- mosfet
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術的分野〕
本発明はインバータ回路に係り、特に高速動作のものに
関する。
関する。
一般に、ＭＯ８回路の中で最も基本的な回路として反転
動作を行なうインバータ回路が上げられる。
動作を行なうインバータ回路が上げられる。
従来は２個のＭＯＳＦＥＴを接続することにより構成さ
れ、ＮＭｏ５ｇｇ型、ＮＭＯ８ＥＤ型及び０ＭＯ８型等
が知られている。
れ、ＮＭｏ５ｇｇ型、ＮＭＯ８ＥＤ型及び０ＭＯ８型等
が知られている。
ここではＣＭＯＳインバータ回路を取り上げ説明する。
第５図にＣＭＯＳインバータ回路を示す。ＰＭＯＳ Ｆ
Ｅ Ｔ （Ｑｓｚ） トＮ Ｍ ＯＳ Ｆ Ｅ Ｔ
（Ｑ４＋） トカラ成す、各ゲート端子を共通接続し入
力端子とし、各ドレイン端子を共通接続し出力端子とし
、ＰＭ０８ＦＥ Ｔ （Ｑａりのソース端子に電源電圧
（Ｖｃｃ）を印加し、ＮＭｏ ８ Ｆ ＥＴ（Ｑ、１）
のソース端子を接地する。入力ｔｔ圧（ＶＩＮ） ｔ−
を源！圧（Ｖｃｃ） 、！： ス；Ｅ：、 、！：、Ｎ
ＭＯＳＦ Ｅ Ｔ（Ｑｓｘ） カＯＮ Ｌ 出力’ｒｔ
圧（ＶｏｔｙＴ） ハｉＭｔ圧（Ｖｓｓ）となる。
Ｅ Ｔ （Ｑｓｚ） トＮ Ｍ ＯＳ Ｆ Ｅ Ｔ
（Ｑ４＋） トカラ成す、各ゲート端子を共通接続し入
力端子とし、各ドレイン端子を共通接続し出力端子とし
、ＰＭ０８ＦＥ Ｔ （Ｑａりのソース端子に電源電圧
（Ｖｃｃ）を印加し、ＮＭｏ ８ Ｆ ＥＴ（Ｑ、１）
のソース端子を接地する。入力ｔｔ圧（ＶＩＮ） ｔ−
を源！圧（Ｖｃｃ） 、！： ス；Ｅ：、 、！：、Ｎ
ＭＯＳＦ Ｅ Ｔ（Ｑｓｘ） カＯＮ Ｌ 出力’ｒｔ
圧（ＶｏｔｙＴ） ハｉＭｔ圧（Ｖｓｓ）となる。
一方の入力電圧（ｖＩＮ）を接地電圧（ｖｓ ｓ ）と
するとＰＭｏ ８ Ｆ ｇＴ （Ｑ、、）がＯＮし出力
電圧（ＶＯＯＴ）は電源電圧（Ｖｃｃ）となる。この様
に、ＣＭＯＳインバータ回路ではゲート電圧によるスイ
ッチング特性が逆他性である丸め、一方がＯＮであれば
他方はＯＦＦとなることを用いて、入力電圧（ｖＩＮ）
を反転して、出力電圧（ｖｏＵＴ）とする。
するとＰＭｏ ８ Ｆ ｇＴ （Ｑ、、）がＯＮし出力
電圧（ＶＯＯＴ）は電源電圧（Ｖｃｃ）となる。この様
に、ＣＭＯＳインバータ回路ではゲート電圧によるスイ
ッチング特性が逆他性である丸め、一方がＯＮであれば
他方はＯＦＦとなることを用いて、入力電圧（ｖＩＮ）
を反転して、出力電圧（ｖｏＵＴ）とする。
しかしながら、従来のインバータ回路には以下の様な問
題点が有る。
題点が有る。
入力電圧（ＭＩＮ）が上昇する場合ど下降する場合、ど
ちらも同一の回路しきい値を基準として入力電圧（ｖＩ
Ｎ）を反転して出力電圧（ｖｏＵＴ）とする。
ちらも同一の回路しきい値を基準として入力電圧（ｖＩ
Ｎ）を反転して出力電圧（ｖｏＵＴ）とする。
従って、入力電圧（ＶＩＮ）が緩やかに変化する場合、
これに対応して反転した出力電圧（Ｙｏ（Ｊｒ）を得る
のに長時間を費やし応答速度が遅くなってしまう。
これに対応して反転した出力電圧（Ｙｏ（Ｊｒ）を得る
のに長時間を費やし応答速度が遅くなってしまう。
本発明の目的は、緩やかに変化する入力電圧に対しても
応答速度の速いインバータを提供することにある。
応答速度の速いインバータを提供することにある。
本発明は上記目的を達成する丸めに入力電圧が上昇する
場合には低電圧を下降する場合には高電圧を基準電圧と
して出力する電圧シフト回路と、入力端子に入力電圧を
印加し、基準電圧端子に電圧シフト回路から出力される
基準電圧を印加し、出力端子から基準電圧を基準として
入力電圧に対応した出力電圧を得る差動増幅回路とを設
けたインバータ回路を提供する。
場合には低電圧を下降する場合には高電圧を基準電圧と
して出力する電圧シフト回路と、入力端子に入力電圧を
印加し、基準電圧端子に電圧シフト回路から出力される
基準電圧を印加し、出力端子から基準電圧を基準として
入力電圧に対応した出力電圧を得る差動増幅回路とを設
けたインバータ回路を提供する。
以下本発明の実施例を図面を用いて説明する。
第１図に本発明に係るインバータ回路の一実施例を示す
。図に示す様に、インバータ回路は電圧シフト回路（１
２）とミラー形差動増幅回路（１３）とから成り、イン
バータ回路の入力端子と電圧シフト回路（１２）の入力
端子及びミラー形差動増幅回路（１３）の入力端子とを
接続し、ミラー形差動増幅回路（１３）の出力端子をイ
ンバータ回路の出力端子とし、ミラー形差動増幅回路（
１３）の基準端子と電圧シフト回路（１２）の出力端子
とを接続する。電圧シフト回路（１２）では、入力電圧
が上昇する場合には低電圧を下降する場合には、高電圧
を基準電圧として出力する様設計されている。
。図に示す様に、インバータ回路は電圧シフト回路（１
２）とミラー形差動増幅回路（１３）とから成り、イン
バータ回路の入力端子と電圧シフト回路（１２）の入力
端子及びミラー形差動増幅回路（１３）の入力端子とを
接続し、ミラー形差動増幅回路（１３）の出力端子をイ
ンバータ回路の出力端子とし、ミラー形差動増幅回路（
１３）の基準端子と電圧シフト回路（１２）の出力端子
とを接続する。電圧シフト回路（１２）では、入力電圧
が上昇する場合には低電圧を下降する場合には、高電圧
を基準電圧として出力する様設計されている。
電圧シフト回路（１２）は、８ＭＯ８ＦＥＴ （Ｑｌｌ
）とＰ Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｑｒｔ ）から成り
、８ＭＯ８ＦＥＴ（Ｑｌりのゲート、ドレインとＰＭＯ
８ＦＦｉＴ （Ｑ、りのゲート、ドレインとを共通接続
し、ＮＭＯ８Ｆ”（Ｑ＋□）のソースとＰＭＯ８Ｆ’Ｅ
Ｔ（Ｑｌ、）のソースとを共通接続し入力端子とする。
）とＰ Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｑｒｔ ）から成り
、８ＭＯ８ＦＥＴ（Ｑｌりのゲート、ドレインとＰＭＯ
８ＦＦｉＴ （Ｑ、りのゲート、ドレインとを共通接続
し、ＮＭＯ８Ｆ”（Ｑ＋□）のソースとＰＭＯ８Ｆ’Ｅ
Ｔ（Ｑｌ、）のソースとを共通接続し入力端子とする。
また、ミラー形差動増幅回路（１３）において、２個Ｏ
ＮＭ０８ ＦＥＴ （Ｑｔｓ 、 Ｑｌ４）は差動入力
段素子として働き、各々のソースを共通接続し接地する
。
ＮＭ０８ ＦＥＴ （Ｑｔｓ 、 Ｑｌ４）は差動入力
段素子として働き、各々のソースを共通接続し接地する
。
２個の８ＭＯ８ＦＥＴ（ＱｌＢ、Ｑｌ４）のドレイン側
に負荷として２個のＰ Ｍ ０８ Ｆ Ｅ Ｔ （Ｑ＋
ｓ、Ｑ＋ａ） から成るミラー回路を接続し、共通接
続したソースには電源電圧（Ｖｃｃ）を印加する。
に負荷として２個のＰ Ｍ ０８ Ｆ Ｅ Ｔ （Ｑ＋
ｓ、Ｑ＋ａ） から成るミラー回路を接続し、共通接
続したソースには電源電圧（Ｖｃｃ）を印加する。
第２図に、第１図に示したインバータ回路の動作特性図
を示す。図に示す様に１電圧シフト回路（１２）の出力
端子には、入力電圧（ＶＩＮ）に対して８ＭＯ８ＦＥＴ
（Ｑ、１）及びＰＭ０８ＦＥＴ（Ｑ、□）のしきい値
電圧だけシフトした電圧が現われる。
を示す。図に示す様に１電圧シフト回路（１２）の出力
端子には、入力電圧（ＶＩＮ）に対して８ＭＯ８ＦＥＴ
（Ｑ、１）及びＰＭ０８ＦＥＴ（Ｑ、□）のしきい値
電圧だけシフトした電圧が現われる。
入力電圧（ＶＩＮ）が接地電圧（Ｖｓｓ）から電源電圧
（ＶＣＣ） ヘ上！ｆル場合、ＰＭＯ８ＦＥＴ （Ｑ、
、） がＯＮとなり基準電圧端子（１）の電位（ｖｌ）
は（１）式で示す値となる。
（ＶＣＣ） ヘ上！ｆル場合、ＰＭＯ８ＦＥＴ （Ｑ、
、） がＯＮとなり基準電圧端子（１）の電位（ｖｌ）
は（１）式で示す値となる。
Ｖ１＝、ＶＩＮ −’（Ｖｒｘｘｐｘｚ ｔ 、、、
、、、、、、、、、、、、、、、、、、、、、、、、、
、、 （１）≦Ｖｃｃ −ＩＶＴｎｐｘｚ ｌ ココテ、Ｖｒｕｐｔｚ ： ＰＭｏ８ ＦＥＴ （Ｑｔ
ｔ）Ｃ’ Ｌきい値電圧 一方、入力電圧（ＶＩＮ）が電源電圧（Ｖｃ ｃ ）か
ら接地電圧（Ｖｓ ｓ ）へ下降する場合、ＮＭＯＳ
Ｆ Ｅ Ｔ（Ｑｌｌ＞カＯＮ トナリ基準電圧端子（ｉ
）ｏ’を位（Ｖｔ）ハｉ２）式で示す値となる。
、、、、、、、、、、、、、、、、、、、、、、、、、
、、 （１）≦Ｖｃｃ −ＩＶＴｎｐｘｚ ｌ ココテ、Ｖｒｕｐｔｚ ： ＰＭｏ８ ＦＥＴ （Ｑｔ
ｔ）Ｃ’ Ｌきい値電圧 一方、入力電圧（ＶＩＮ）が電源電圧（Ｖｃ ｃ ）か
ら接地電圧（Ｖｓ ｓ ）へ下降する場合、ＮＭＯＳ
Ｆ Ｅ Ｔ（Ｑｌｌ＞カＯＮ トナリ基準電圧端子（ｉ
）ｏ’を位（Ｖｔ）ハｉ２）式で示す値となる。
Ｖ、 ＝ ＶＩＮ −４−ＶＴＨＮＩＩ ・・・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・（２）＞ ＶＴＨＮＩＩ ココテ、ＶＴＨＮＩＩ ： ＮＭＯ８ＦＥＴ （Ｑ、１
） （Ｄ Ｌ キイ［電圧 以上（１）式及び（２）式より入力電圧（ＶＩＮ）がＶ
’ｓｓからＶｃｃへ上昇する場合、（３）式に示す領域
では、ＮＭＯＳ Ｆ ＥＴ （Ｑｌｌ）及びＰＭＯ８Ｆ
ＥＴ（Ｑ、）はＯＦＦとなり基準電圧端子（１）の成位
（Ｖ、）はダイナミックに保持される ０ （ｖＩＮ （ＶＴＨＮＩＩ −）−Ｉ ＶＴＨＰ１
２ ｌ −・−−−−−・・（３）また、入力電圧（
ＶＩＮ）がＶｃｃからＶｓｓへ降下する場合、（４）式
に示す領域ではＮ Ｍ Ｏ８Ｆ Ｅ Ｔ （Ｑｌり及び
Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｑ＋ｔ）はＯＦＦとなり
基準電圧端子（１）の電圧（Ｖｌ）はダイナミックに保
持される。
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・・（２）＞ ＶＴＨＮＩＩ ココテ、ＶＴＨＮＩＩ ： ＮＭＯ８ＦＥＴ （Ｑ、１
） （Ｄ Ｌ キイ［電圧 以上（１）式及び（２）式より入力電圧（ＶＩＮ）がＶ
’ｓｓからＶｃｃへ上昇する場合、（３）式に示す領域
では、ＮＭＯＳ Ｆ ＥＴ （Ｑｌｌ）及びＰＭＯ８Ｆ
ＥＴ（Ｑ、）はＯＦＦとなり基準電圧端子（１）の成位
（Ｖ、）はダイナミックに保持される ０ （ｖＩＮ （ＶＴＨＮＩＩ −）−Ｉ ＶＴＨＰ１
２ ｌ −・−−−−−・・（３）また、入力電圧（
ＶＩＮ）がＶｃｃからＶｓｓへ降下する場合、（４）式
に示す領域ではＮ Ｍ Ｏ８Ｆ Ｅ Ｔ （Ｑｌり及び
Ｐ Ｍ ＯＳ Ｆ Ｅ Ｔ （Ｑ＋ｔ）はＯＦＦとなり
基準電圧端子（１）の電圧（Ｖｌ）はダイナミックに保
持される。
Ｖ（：Ｃ−ＩＶＴＨＰ１２１− Ｖｒｎｒ＜ｏ ＜ｖｌ
Ｎ ＜ Ｖｃｃ−−−−−−−−（４）以上より、本イ
ンバータ回路では、入力電圧（ＶｒＮ）と基準電圧端子
の電圧（ｖｌ）とを比較し、値の大小関係が反転する所
で入力電圧（ＶＩＮ）を反転して、インバータ回路の出
力電圧（Ｖｏｔｒｒ）とする。
Ｎ ＜ Ｖｃｃ−−−−−−−−（４）以上より、本イ
ンバータ回路では、入力電圧（ＶｒＮ）と基準電圧端子
の電圧（ｖｌ）とを比較し、値の大小関係が反転する所
で入力電圧（ＶＩＮ）を反転して、インバータ回路の出
力電圧（Ｖｏｔｒｒ）とする。
また、第３図に本発明に係るインバータ回路の他の実施
例を示す。
例を示す。
図に示す様に、電圧シフト回路（３２）はＮＭＯＳ Ｆ
Ｅ Ｔ （Ｑｓ、）とＰＭＯ８ＦＥＴ（Ｑ工）とから構
成され、ＮＭＯ８ＦＥＴ（Ｑ、１）のドレインと ＰＭ
ｏ ８ Ｆ ＥＴ（Ｑｓｔ）のドレインを接続し、ＮＭ
０８ＦＥＴ（Ｑ、１）のソースとＰＭＯ８ＦＥＴ（Ｑ、
）のソースとを接続する。
Ｅ Ｔ （Ｑｓ、）とＰＭＯ８ＦＥＴ（Ｑ工）とから構
成され、ＮＭＯ８ＦＥＴ（Ｑ、１）のドレインと ＰＭ
ｏ ８ Ｆ ＥＴ（Ｑｓｔ）のドレインを接続し、ＮＭ
０８ＦＥＴ（Ｑ、１）のソースとＰＭＯ８ＦＥＴ（Ｑ、
）のソースとを接続する。
第４図に第３図に示したインバータ回路の動作特性図を
示す。入力電圧（ＹＩＮ）が（５）式に示す範囲ではＮ
ＭＯ８ＦＦｌｉＴ（Ｑ、１）がＯＮとなる。
示す。入力電圧（ＹＩＮ）が（５）式に示す範囲ではＮ
ＭＯ８ＦＦｌｉＴ（Ｑ、１）がＯＮとなる。
０ （ＶｒＮ（Ｖｚ −ＶＴＨＮＩＩ −・・−
曲・−−−−−−−−−−−（ｉ５）ココテ、ＶＴＨＮ
ＩＩ ： ＮＭＯ８ＦＥＴ （Ｑｓｔ） ＯＬきい値電
圧また、入力電圧（ＭＩＮ）が（６）弐に示す範囲では
ＰＭ０８ＦＥＴ（Ｑｎ）がＯＮとなり、基準電圧端子（
１）の電圧（ｖｌ）は入力電圧、 （ＶＩＮ）に等しく
なる。
曲・−−−−−−−−−−−（ｉ５）ココテ、ＶＴＨＮ
ＩＩ ： ＮＭＯ８ＦＥＴ （Ｑｓｔ） ＯＬきい値電
圧また、入力電圧（ＭＩＮ）が（６）弐に示す範囲では
ＰＭ０８ＦＥＴ（Ｑｎ）がＯＮとなり、基準電圧端子（
１）の電圧（ｖｌ）は入力電圧、 （ＶＩＮ）に等しく
なる。
Ｖ、 ＋ ｌ ＶＴＨＰ３２１ （Ｖｒｓ （Ｖｃｃ
−・−−−−−−−・−・−−−−−−−（６）ココ
テ、Ｖｍｐｓｚ ： ＰＭＯ８ＦＥＴ （Ｑ、） Ｃ）
Ｌ ＊ イ値！圧ただし、（７）式に示す範囲ではＮ
ＭＯＳ ＦＦ１Ｔ （Ｑａｔ）及びＰ Ｍ ＯＳ Ｆ
Ｅ Ｔ （Ｑａｔ）はＯＦＦとなり、基準電圧端子（１
）の電圧（ｖｌ）はダイナミックに保持される。
−・−−−−−−−・−・−−−−−−−（６）ココ
テ、Ｖｍｐｓｚ ： ＰＭＯ８ＦＥＴ （Ｑ、） Ｃ）
Ｌ ＊ イ値！圧ただし、（７）式に示す範囲ではＮ
ＭＯＳ ＦＦ１Ｔ （Ｑａｔ）及びＰ Ｍ ＯＳ Ｆ
Ｅ Ｔ （Ｑａｔ）はＯＦＦとなり、基準電圧端子（１
）の電圧（ｖｌ）はダイナミックに保持される。
Ｖ、−ＶＴＨＮＩＩ ≦ＭＩＮ ≦Ｖ、 −１−ＩＶｒ
Ｈｐａｚ ｌ −・−−−−−−−（７）以上より、前
述した実施例と同様にインバータ回路では、入力電圧（
ＶＩＮ）と基準電圧端子（１）の電圧（ｖｌ）と比較し
値の大小関係が反転する所で入力電圧（ＶＩＮ）を反転
してインバータ回路の出力電圧（ＶｏＵＴ）とする。
Ｈｐａｚ ｌ −・−−−−−−−（７）以上より、前
述した実施例と同様にインバータ回路では、入力電圧（
ＶＩＮ）と基準電圧端子（１）の電圧（ｖｌ）と比較し
値の大小関係が反転する所で入力電圧（ＶＩＮ）を反転
してインバータ回路の出力電圧（ＶｏＵＴ）とする。
上述した２つの実施例では以下の様な効果を有する。
入力電圧（ＶＩＮ）を反転して出力電圧（ＶＯＵＴ）と
する際、入力電圧（ＶＩＮ）が上昇する場合は低基準電
圧を、下降する場合は高基準電圧を回路しきい値とする
ので入力電圧（ＶｒＮ）に対する出力電圧（ＶｏＵＴ）
の応答速度が速い動作が可能であり、特に入力電圧（Ｖ
ｒＮ）が緩やかに変化する場合に有効である。
する際、入力電圧（ＶＩＮ）が上昇する場合は低基準電
圧を、下降する場合は高基準電圧を回路しきい値とする
ので入力電圧（ＶｒＮ）に対する出力電圧（ＶｏＵＴ）
の応答速度が速い動作が可能であり、特に入力電圧（Ｖ
ｒＮ）が緩やかに変化する場合に有効である。
本発明によれば、入力電圧が上昇する場合には低電圧を
降下する場合には、高電圧を基準電圧として入力電圧と
比較することにより反転動作を行なうので、応答速度の
速い動作が可能なインバータ回路を得ることができる。
降下する場合には、高電圧を基準電圧として入力電圧と
比較することにより反転動作を行なうので、応答速度の
速い動作が可能なインバータ回路を得ることができる。
第１図は本発明に係るインバータ回路の一実施例を示す
回路図、第２図は第１図に示したインバータ回路の特性
図、第３図は本発明に係るインバータ回路の他の実施例
を示す回路図、第４図は第３図に示したインバータ回路
の特性図、第５図は従来のインバータ回路の一例を示す
回路図である。 １２．３２・・・電圧シフト回路。 １３．３３・・・ミラー形差動増幅回路。 １ ・・・差動増幅回路の基準電圧端子。 ＶＩＮ・・・入力電圧、 ＶｏＵＴ・・・出力電圧。 ■、・・・差動増幅回路の基準電圧。 Ｖ、・・・基準電圧。 Ｖｓ ・・・基準電圧。 第１図 ■ 第２図 第３図 士 １８４図 上− 二７ 図 一口出力 （ＶｏｕＴ） Ｓ
回路図、第２図は第１図に示したインバータ回路の特性
図、第３図は本発明に係るインバータ回路の他の実施例
を示す回路図、第４図は第３図に示したインバータ回路
の特性図、第５図は従来のインバータ回路の一例を示す
回路図である。 １２．３２・・・電圧シフト回路。 １３．３３・・・ミラー形差動増幅回路。 １ ・・・差動増幅回路の基準電圧端子。 ＶＩＮ・・・入力電圧、 ＶｏＵＴ・・・出力電圧。 ■、・・・差動増幅回路の基準電圧。 Ｖ、・・・基準電圧。 Ｖｓ ・・・基準電圧。 第１図 ■ 第２図 第３図 士 １８４図 上− 二７ 図 一口出力 （ＶｏｕＴ） Ｓ
Claims (3)
- （１）入力電圧が上昇する場合には低電圧を下降する場
合には高電圧を基準電圧として出力する電圧シフト回路
と、入力端子に前記入力電圧を印加し、基準電圧端子に
前記電圧シフト回路から出力する基準電圧を印加し出力
端子から出力電圧を得る差動増幅回路とを具備したこと
を特徴としたインバータ回路。 - （２）前記電圧シフト回路が、第１導電形の第１のＭＯ
ＳＦＥＴと、第２導電形の第２のＭＯＳＦＥＴとから成
り、前記第１のＭＯＳＦＥＴのドレイン、ゲートと前記
第２のＭＯＳＦＥＴのドレイン、ゲートとを共通接続し
、前記第１のＭＯＳＦＥＴのソースと前記第２のＭＯＳ
ＦＥＴのソースとを共通接続した特許請求の範囲第１項
記載のインバータ回路。 - （３）前記電圧シフト回路が、第１導電形の第１のＭＯ
ＳＦＥＴと、第２導電形の第２のＭＯＳＦＥＴとから成
り、前記第１のＭＯＳＦＥＴのソースと前記第２のＭＯ
ＳＦＥＴのソースとを共通接続し、前記第１のＭＯＳＦ
ＥＴのドレインと前記第２のＭＯＳＦＥＴのドレインと
を共通接続し、前記第１のＭＯＳＦＥＴのゲートと前記
第２のＭＯＳＦＥＴのゲートとに各々基準電圧を印加し
た特許請求の範囲第１項記載のインバータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142531A JPS625724A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60142531A JPS625724A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS625724A true JPS625724A (ja) | 1987-01-12 |
Family
ID=15317522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142531A Pending JPS625724A (ja) | 1985-07-01 | 1985-07-01 | インバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS625724A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5172016A (en) * | 1991-06-28 | 1992-12-15 | Digital Equipment Corporation | Five-volt tolerant differential receiver |
| JP2008028571A (ja) * | 2006-07-19 | 2008-02-07 | Sharp Corp | 受信装置及び遠隔操作装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158156A (en) * | 1978-06-05 | 1979-12-13 | Toshiba Corp | Schmitt trigger circuit |
| JPS55163917A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Inverter circuit |
-
1985
- 1985-07-01 JP JP60142531A patent/JPS625724A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54158156A (en) * | 1978-06-05 | 1979-12-13 | Toshiba Corp | Schmitt trigger circuit |
| JPS55163917A (en) * | 1979-06-06 | 1980-12-20 | Toshiba Corp | Inverter circuit |
Cited By (2)
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|---|---|---|---|---|
| US5172016A (en) * | 1991-06-28 | 1992-12-15 | Digital Equipment Corporation | Five-volt tolerant differential receiver |
| JP2008028571A (ja) * | 2006-07-19 | 2008-02-07 | Sharp Corp | 受信装置及び遠隔操作装置 |
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