JPH0834391B2 - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH0834391B2 JPH0834391B2 JP1200608A JP20060889A JPH0834391B2 JP H0834391 B2 JPH0834391 B2 JP H0834391B2 JP 1200608 A JP1200608 A JP 1200608A JP 20060889 A JP20060889 A JP 20060889A JP H0834391 B2 JPH0834391 B2 JP H0834391B2
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- JP
- Japan
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- circuit
- cascode
- output
- outputs
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路に適した演算増幅回路に関する。
一般に、演算増幅回路は、種々提案されているが、そ
の中で第２図に示す回路は、フォールデッド・カスコー
ド演算増幅回路として、知られている。この回路は、ト
ランジスタQ6〜Q8の差動対と、トランジスタQ9〜Q15の
カスコード段と、トランジスタQ23，Q24の出力段で構成
される。又電流源I1とトランジスタQ1〜Q5でバイアス回
路を構成している。この回路に於いては、入力電圧範囲
が広く、周波数特性が良好であることが知られている。
の中で第２図に示す回路は、フォールデッド・カスコー
ド演算増幅回路として、知られている。この回路は、ト
ランジスタQ6〜Q8の差動対と、トランジスタQ9〜Q15の
カスコード段と、トランジスタQ23，Q24の出力段で構成
される。又電流源I1とトランジスタQ1〜Q5でバイアス回
路を構成している。この回路に於いては、入力電圧範囲
が広く、周波数特性が良好であることが知られている。
上述した従来のフォールデッド・カスコード演算増幅
回路は、出力段がＡ級増幅回路であるため、負荷に対す
る吸い込み電流（第２図の回路の極性の場合）の最大値
は、トランジスタQ10のバイアス電流値である。従っ
て、演算増幅器の動作速度を高速とする為には、トラン
ジスタQ23のバイアス電流値を大きく設定しておく必要
があり、これは必然的に消費電力の増加を招き、許容消
費電力が小さい時、動作速度が大きく制限されるという
欠点があった。
回路は、出力段がＡ級増幅回路であるため、負荷に対す
る吸い込み電流（第２図の回路の極性の場合）の最大値
は、トランジスタQ10のバイアス電流値である。従っ
て、演算増幅器の動作速度を高速とする為には、トラン
ジスタQ23のバイアス電流値を大きく設定しておく必要
があり、これは必然的に消費電力の増加を招き、許容消
費電力が小さい時、動作速度が大きく制限されるという
欠点があった。
本発明の目的は、このような欠点を除き、高速動作と
共に、消費電力を少くした演算増幅器を提供することに
ある。
共に、消費電力を少くした演算増幅器を提供することに
ある。
本発明の演算増幅回路の構成は、２つのトランジスタ
のゲートが第1,第２の入力端子にそれぞれ接続された第
１の差動対回路と、この第１の差動対回路の第1,第２の
ドレイン出力が入力にそれぞれ接続されこの第１の差動
対回路と逆極性をもつ第1,第２のカスコード回路と、こ
れら第1,第２のカスコード回路の入力にゲートが接続さ
れた第1,第２のソース接地トランジスタと、これら第1,
第２のソース接地トランジスタのドレインがそれぞれ入
力に接続され前記第1,第２のカスコード回路と逆極性を
もつ第3,第４のカスコード回路と、前記第1,第２のカス
コード回路の出力がそれぞれ入力端および出力端に接続
され第１のシングルエンド信号を出力する第１のカレン
トミラー回路と、前記第3,第４のカスコード回路の出力
がそれぞれ入力端および出力端に接続され第２のシング
ルエンド信号を出力する第２のカレントミラー回路と、
前記第1,第２のシングルエンド信号がそれぞれゲートに
入力されドレインを共通接続して出力端子とした互に逆
導電型の第3,第４のソース接地トランジスタからなる出
力回路とを有することを特徴とする。
のゲートが第1,第２の入力端子にそれぞれ接続された第
１の差動対回路と、この第１の差動対回路の第1,第２の
ドレイン出力が入力にそれぞれ接続されこの第１の差動
対回路と逆極性をもつ第1,第２のカスコード回路と、こ
れら第1,第２のカスコード回路の入力にゲートが接続さ
れた第1,第２のソース接地トランジスタと、これら第1,
第２のソース接地トランジスタのドレインがそれぞれ入
力に接続され前記第1,第２のカスコード回路と逆極性を
もつ第3,第４のカスコード回路と、前記第1,第２のカス
コード回路の出力がそれぞれ入力端および出力端に接続
され第１のシングルエンド信号を出力する第１のカレン
トミラー回路と、前記第3,第４のカスコード回路の出力
がそれぞれ入力端および出力端に接続され第２のシング
ルエンド信号を出力する第２のカレントミラー回路と、
前記第1,第２のシングルエンド信号がそれぞれゲートに
入力されドレインを共通接続して出力端子とした互に逆
導電型の第3,第４のソース接地トランジスタからなる出
力回路とを有することを特徴とする。
次に、本発明について図面を用いて詳細に説明する。
第１図は本発明の第１の実施例を示す回路図である。
この回路は、トランジスタQ6〜Q8で差動対を構成し、ト
ランジスタQ10，Q14，Q18，Q21のゲート電位は固定バイ
アスされ、各々カスコード回路を構成している。又、ト
ランジスタQ11，Q15とQ19，Q20及び、Q23，Q24はシング
ルエンド変換回路であり、トランジスタQ23，Q24のシン
グルエンド変換回路の出力が、この演算増幅回路の出力
端子３に導出されている。
この回路は、トランジスタQ6〜Q8で差動対を構成し、ト
ランジスタQ10，Q14，Q18，Q21のゲート電位は固定バイ
アスされ、各々カスコード回路を構成している。又、ト
ランジスタQ11，Q15とQ19，Q20及び、Q23，Q24はシング
ルエンド変換回路であり、トランジスタQ23，Q24のシン
グルエンド変換回路の出力が、この演算増幅回路の出力
端子３に導出されている。
この構成に於いて、入力端子1,2から入力信号が入力
された時の動作を考察する。差動対の差動出力は、２つ
の信号系路を持つが、１つはトランジスタQ10とQ14のカ
スコード回路に入力され、その出力がトランジスタ
Q11，Q15でシングル出力に変換され、トランジスタQ23
のゲートを駆動する。他の１つの信号系路はトランジス
タQ12，Q16のソース接地トランジスタを介して、トラン
ジスタQ18，Q21のカスコード回路に入力され、その出力
がトランジスタQ19，Q20でシングル出力に変換され、ト
ランジスタQ24のゲートを駆動する。従って、トランジ
スタQ23，Q24は所謂プッシュプル動作を行うことにな
り、負荷に対して、正負両サイクルともに高速に動作す
ることが出来る。
された時の動作を考察する。差動対の差動出力は、２つ
の信号系路を持つが、１つはトランジスタQ10とQ14のカ
スコード回路に入力され、その出力がトランジスタ
Q11，Q15でシングル出力に変換され、トランジスタQ23
のゲートを駆動する。他の１つの信号系路はトランジス
タQ12，Q16のソース接地トランジスタを介して、トラン
ジスタQ18，Q21のカスコード回路に入力され、その出力
がトランジスタQ19，Q20でシングル出力に変換され、ト
ランジスタQ24のゲートを駆動する。従って、トランジ
スタQ23，Q24は所謂プッシュプル動作を行うことにな
り、負荷に対して、正負両サイクルともに高速に動作す
ることが出来る。
以上説明したように本発明は、プッシュプル動作が得
られ、高速動作が達成出来ると共に、カスコード回路の
多段構成であるので、発振現象に対しても安定であると
いう効果がある。
られ、高速動作が達成出来ると共に、カスコード回路の
多段構成であるので、発振現象に対しても安定であると
いう効果がある。
第１図は本発明の一実施例を示す回路図、第２図は従来
例の演算増幅回路を示す回路図である。 1,2……入力端子、３……出力端子、４……電源端子、Q
1〜Q24……トランジスタ、C1……容量、I1，I2……定電
流源。
例の演算増幅回路を示す回路図である。 1,2……入力端子、３……出力端子、４……電源端子、Q
1〜Q24……トランジスタ、C1……容量、I1，I2……定電
流源。
Claims (1)
- 【請求項１】２つのトランジスタのゲートが第1,第２の
入力端子にそれぞれ接続された第１の差動対回路と、こ
の第１の差動対回路の第1,第２のドレイン出力が入力に
それぞれ接続されこの第１の差動対回路と逆極性をもつ
第1,第２のカスコード回路と、これら第1,第２のカスコ
ード回路の入力にゲートが接続された第1,第２のソース
接地トランジスタと、これら第1,第２のソース接地トラ
ンジスタのドレインがそれぞれ入力に接続され前記第1,
第２のカスコード回路と逆極性をもつ第3,第４のカスコ
ード回路と、前記第1,第２のカスコード回路の出力がそ
れぞれ入力端および出力端に接続され第１のシングルエ
ンド信号を出力する第１のカレントミラー回路と、前記
第3,第４のカスコード回路の出力がそれぞれ入力端およ
び出力端に接続され第２のシングルエンド信号を出力す
る第２のカレントミラー回路と、前記第1,第２のシング
ルエンド信号がそれぞれゲートに入力されドレインを共
通接続して出力端子とした互に逆導電型の第3,第４のソ
ース接地トランジスタからなる出力回路とを有すること
を特徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200608A JPH0834391B2 (ja) | 1989-08-01 | 1989-08-01 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1200608A JPH0834391B2 (ja) | 1989-08-01 | 1989-08-01 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0364108A JPH0364108A (ja) | 1991-03-19 |
| JPH0834391B2 true JPH0834391B2 (ja) | 1996-03-29 |
Family
ID=16427198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1200608A Expired - Lifetime JPH0834391B2 (ja) | 1989-08-01 | 1989-08-01 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834391B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008048461A (ja) * | 2007-10-29 | 2008-02-28 | Fujitsu Ltd | 差動増幅回路 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5856749A (en) * | 1996-11-01 | 1999-01-05 | Burr-Brown Corporation | Stable output bias current circuitry and method for low-impedance CMOS output stage |
| KR100379793B1 (ko) * | 2000-09-08 | 2003-04-11 | 주식회사 네오텍리서치 | 평판디스플레이 구동용 고이득 저전력 연산증폭기 |
| JP2002124835A (ja) * | 2000-10-13 | 2002-04-26 | Seiko Epson Corp | 演算増幅回路、定電圧回路および基準電圧回路 |
| JP4359222B2 (ja) | 2004-10-28 | 2009-11-04 | 本田技研工業株式会社 | 車両用空調装置 |
-
1989
- 1989-08-01 JP JP1200608A patent/JPH0834391B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008048461A (ja) * | 2007-10-29 | 2008-02-28 | Fujitsu Ltd | 差動増幅回路 |
| JP4713560B2 (ja) * | 2007-10-29 | 2011-06-29 | 富士通セミコンダクター株式会社 | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0364108A (ja) | 1991-03-19 |
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