JP2789716B2 - 論理集積回路 - Google Patents
論理集積回路Info
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- JP2789716B2 JP2789716B2 JP1254248A JP25424889A JP2789716B2 JP 2789716 B2 JP2789716 B2 JP 2789716B2 JP 1254248 A JP1254248 A JP 1254248A JP 25424889 A JP25424889 A JP 25424889A JP 2789716 B2 JP2789716 B2 JP 2789716B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理集積回路に関し、特に３値ロジック信号
レベル変換器に関する。
レベル変換器に関する。
従来のロジック回路は、２値ロジックが主流でありロ
ジック信号レベルとしては“1"と“0"しかない。
ジック信号レベルとしては“1"と“0"しかない。
また信号レベル変換回路としては、西澤潤一編著、半
導体研究、第15巻、第99〜121頁、工業調査会（株）、
（1978）に記述されているように、インバータが一般的
であり、遅延回路、出力バッファ回路にも用いられてい
る。
導体研究、第15巻、第99〜121頁、工業調査会（株）、
（1978）に記述されているように、インバータが一般的
であり、遅延回路、出力バッファ回路にも用いられてい
る。
第９図は従来の論理集積回路の一例の回路図、第10図
及び第11図は第９図の回路の動作を説明するための入出
力電圧の状態図及び波形図である。
及び第11図は第９図の回路の動作を説明するための入出
力電圧の状態図及び波形図である。
第10図（ａ）に示すように入力端TIbに入力電圧vibと
して“1"であるVDDを入力すると出力端Tobには“0"が出
力され、“0"が入力されると“1"が出力される。
して“1"であるVDDを入力すると出力端Tobには“0"が出
力され、“0"が入力されると“1"が出力される。
すなわち、CMOSトランジスタで構成されている第９図
のインバータは第10図（ｂ）に示すように“0"と“1"の
２値ロジックレベル変換を行っている。
のインバータは第10図（ｂ）に示すように“0"と“1"の
２値ロジックレベル変換を行っている。
上述した従来の論理集積回路の２値ロジックの信号レ
ベル変換器であるインバータは、２値ロジック回路専用
で、３値ロジック回路に使えないという欠点があった。
ベル変換器であるインバータは、２値ロジック回路専用
で、３値ロジック回路に使えないという欠点があった。
また、３値ロジック回路をインバータで構成するには
“0",“1",“2"間の相互の変換をそれぞれ専用のインバ
ータで行う６種類の変換回路が必要である。
“0",“1",“2"間の相互の変換をそれぞれ専用のインバ
ータで行う６種類の変換回路が必要である。
ところが、その場合に入力端子に“0",“1"“2"のい
ずれかの論理レベルの信号が入るので、これに対応でき
る３値ロジックの信号レベル変換器は、回路構成が複雑
になるという欠点があった。
ずれかの論理レベルの信号が入るので、これに対応でき
る３値ロジックの信号レベル変換器は、回路構成が複雑
になるという欠点があった。
本発明の目的は、３値ロジック回路の信号レベルを周
期的に変換できると論理集積回路を提供することにあ
る。
期的に変換できると論理集積回路を提供することにあ
る。
本発明の論理集積回路は、 （Ａ） 半値電圧が供給されているドレイン電源端子に
ドレインが接続され、ゲートが３値ロジックレベルの入
力電圧を入力し、ソースが前記入力電圧に対応する３値
ロジックレベルの出力電圧を出力する出力端子に接続す
るｐチャネルMOSトランジスタを有する“0"識別・“1"
出力回路、 （Ｂ） 共通ドレインに全値電圧が供給されるｐチャネ
ルの負荷トランジスタ対のソースにそれぞれのドレイン
が直列接続され、共通ソースがゲートに前記入力電圧を
受けるｎチャネルの電流トランジスタのドレインに直列
接続され、一方のゲートが前記入力電圧を受けてドレイ
ンが識別電圧を出力するｎチャネルMOSトランジスタの
作動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記識別電圧を受け、他
方のゲートが前記ドレイン電源端子に接続されてそのド
レインが前記出力端子に接続するｎチャネルMOSトラン
ジスタの差動増幅器を有する“0"・“2"出力回路、 を含んで構成されている。
ドレインが接続され、ゲートが３値ロジックレベルの入
力電圧を入力し、ソースが前記入力電圧に対応する３値
ロジックレベルの出力電圧を出力する出力端子に接続す
るｐチャネルMOSトランジスタを有する“0"識別・“1"
出力回路、 （Ｂ） 共通ドレインに全値電圧が供給されるｐチャネ
ルの負荷トランジスタ対のソースにそれぞれのドレイン
が直列接続され、共通ソースがゲートに前記入力電圧を
受けるｎチャネルの電流トランジスタのドレインに直列
接続され、一方のゲートが前記入力電圧を受けてドレイ
ンが識別電圧を出力するｎチャネルMOSトランジスタの
作動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記識別電圧を受け、他
方のゲートが前記ドレイン電源端子に接続されてそのド
レインが前記出力端子に接続するｎチャネルMOSトラン
ジスタの差動増幅器を有する“0"・“2"出力回路、 を含んで構成されている。
2. （Ａ） 全値電圧に供給されているドレイン電源端子に
ドレインが接続され、ゲートが３値ロジックレベルの入
力電圧を入力し、ソースが前記入力電圧に対応する３値
ロジックレベルの出力電圧を出力する出力端子に接続す
るｐチャネルMOSトランジスタを有する“0"識別・“1"
出力回路、 （Ｂ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記入力電圧を受けてド
レインが識別電圧を出力するｎチャネルMOSトランジス
タの差動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記半値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記ドレイン電源端子に
接続され他方のゲートが前記識別電圧を受けてそのドレ
インが前記出力端子に接続するｐチャネルMOSトランジ
スタの差動増幅器を有する“0"・“1"出力回路、 を含んで構成されている。
ドレインが接続され、ゲートが３値ロジックレベルの入
力電圧を入力し、ソースが前記入力電圧に対応する３値
ロジックレベルの出力電圧を出力する出力端子に接続す
るｐチャネルMOSトランジスタを有する“0"識別・“1"
出力回路、 （Ｂ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記入力電圧を受けてド
レインが識別電圧を出力するｎチャネルMOSトランジス
タの差動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記半値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記ドレイン電源端子に
接続され他方のゲートが前記識別電圧を受けてそのドレ
インが前記出力端子に接続するｐチャネルMOSトランジ
スタの差動増幅器を有する“0"・“1"出力回路、 を含んで構成されている。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例の回路図である。
本実施例の３値ロジック回路は、 ドレインが半値電圧である（1/2）VDDが供給されてい
るドレイン電源端子T1に接続され、ゲートが３値ロジッ
クレベルの入力電圧viを入力し、ソースが入力電圧viに
対応する３値ロジックレベルの出力電圧voを出力する出
力端子Toに接続するｐチャネルMOSトランジスタNP6を有
する“0"識別・“1"出力回路１と、 共通ドレインCD3に全値電圧のVDD電圧が供給されるｐ
チャネルの負荷トランジスタ対MP2,MP3のソースにそれ
ぞれのドレインが直列接続され、共通ソースCS3がゲー
トに入力電圧viを受けるｎチャネルの電流トランジスタ
MN3のドレインに直列接続され、トランジスタMN2のゲー
トが入力電圧viを受け、ドレインD3が識別電圧v12を出
力するｎチャネルMOSの差動増幅トランジスタMN1,MN2を
有する“1"・“2"識別回路３と、 共通ドレインCD2に全値電圧のVDD電圧が供給されるｐ
チャネルの負荷トランジスタ対MP4MP5のソースにそれぞ
れのドレインが直列接続され、共通ソースCS2がゲート
に入力電圧viを受けるｎチャネルの電流トランジスタMN
6のドレインに直列接続され、ダイオード接続された負
荷トランジスタMP4を負荷とするゲートに識別電圧v12を
受け、他方のゲートがドレイン電源端子T1に接続されて
ドレインD1が出力端子Toに接続するｎチャネルMOSの差
動増幅トランジスタMN4,MN5を有する“0",“2"出力回
路、 とで構成されている。
るドレイン電源端子T1に接続され、ゲートが３値ロジッ
クレベルの入力電圧viを入力し、ソースが入力電圧viに
対応する３値ロジックレベルの出力電圧voを出力する出
力端子Toに接続するｐチャネルMOSトランジスタNP6を有
する“0"識別・“1"出力回路１と、 共通ドレインCD3に全値電圧のVDD電圧が供給されるｐ
チャネルの負荷トランジスタ対MP2,MP3のソースにそれ
ぞれのドレインが直列接続され、共通ソースCS3がゲー
トに入力電圧viを受けるｎチャネルの電流トランジスタ
MN3のドレインに直列接続され、トランジスタMN2のゲー
トが入力電圧viを受け、ドレインD3が識別電圧v12を出
力するｎチャネルMOSの差動増幅トランジスタMN1,MN2を
有する“1"・“2"識別回路３と、 共通ドレインCD2に全値電圧のVDD電圧が供給されるｐ
チャネルの負荷トランジスタ対MP4MP5のソースにそれぞ
れのドレインが直列接続され、共通ソースCS2がゲート
に入力電圧viを受けるｎチャネルの電流トランジスタMN
6のドレインに直列接続され、ダイオード接続された負
荷トランジスタMP4を負荷とするゲートに識別電圧v12を
受け、他方のゲートがドレイン電源端子T1に接続されて
ドレインD1が出力端子Toに接続するｎチャネルMOSの差
動増幅トランジスタMN4,MN5を有する“0",“2"出力回
路、 とで構成されている。
ここで、負荷トランジスタMP5及びMP3は、ミラー効果
によりそれぞれ共通ゲートＧとソースが接続されている
負荷トランジスタMP4,MP2のミラー電流を流している。
によりそれぞれ共通ゲートＧとソースが接続されている
負荷トランジスタMP4,MP2のミラー電流を流している。
第２図，第３図及び第４図は第１図の回路の動作を説
明するための入出力電圧の状態図，波形図及び流れ図で
ある。
明するための入出力電圧の状態図，波形図及び流れ図で
ある。
入力端子T1に入力電圧viとして０〔Ｖ〕を入力した場
合、電流トランジスタMN6,MN3はオフし、CMOS構成のト
ランジスタMP5とMN5のドレインは共にハイインピーダン
スとなる。
合、電流トランジスタMN6,MN3はオフし、CMOS構成のト
ランジスタMP5とMN5のドレインは共にハイインピーダン
スとなる。
一方電流トランジスタMP6はオンするので、出力端子T
oには出力電圧voとして“1"に相当する（1/2）VDDが供
給される。
oには出力電圧voとして“1"に相当する（1/2）VDDが供
給される。
また、入力電圧viとして（1/2）VDD〔Ｖ〕を入力した
場合、“1"・“2"識別回路３の差動増幅トランジスタMN
2,MN1のオン電流の差動でドレインD3の電圧v12として
“0"・“2"出力回路２の差動増幅トランジスタMN4のゲ
ートには（1/2）VDD〔Ｖ〕以上の電圧が加わる。
場合、“1"・“2"識別回路３の差動増幅トランジスタMN
2,MN1のオン電流の差動でドレインD3の電圧v12として
“0"・“2"出力回路２の差動増幅トランジスタMN4のゲ
ートには（1/2）VDD〔Ｖ〕以上の電圧が加わる。
また“0"・“2"出力回路のＮチャネルトランジスタMN
5,MN4のON電流の差で差動増幅され、出力端子ToにV
DD〔Ｖ〕が供給される。
5,MN4のON電流の差で差動増幅され、出力端子ToにV
DD〔Ｖ〕が供給される。
また、入力電圧viとしてVDD〔Ｖ〕を入力した場合
は、上述と同様なトランジスタの動作出力端子Toに０
〔Ｖ〕が供給される。
は、上述と同様なトランジスタの動作出力端子Toに０
〔Ｖ〕が供給される。
第２図（ａ）に示すように、これらの入出力電圧vi,v
oの状態の信号変換は、第２図（ｂ）に示すようにｘ→
ｙ→ｚと周期的にくり返すことになる。
oの状態の信号変換は、第２図（ｂ）に示すようにｘ→
ｙ→ｚと周期的にくり返すことになる。
本実施例では時計方向にサイクルが進むので、これを
正変換と定義する。
正変換と定義する。
入力電圧viに対する回路の信号識別動作の手段は、第
４図の流れ図に示される通りである。
４図の流れ図に示される通りである。
第５図は本発明の第２の実施例の回路図である。
本実施例の３値ロジック回路は、“0"識別・“2"出力
回路1aが第１図の“0"識別・“1"出力回路１のドレイン
電源端子T1に代えて全値電圧のVDDを供給したドレイン
電源端子T1aを有し、“0"・“1"出力回路2aが第１図の
“0"・“2"出力回路の共通ドレインCD2の電圧VDDを（1/
2）VDDにし、かつ差動増幅トランジスタMN4とMN5のドレ
インD2,D1の出力端子Toと共通ゲートＧとの接続を交換
接続したことが異る点以外は第１の実施例の３値ロジッ
ク回路と同様である。
回路1aが第１図の“0"識別・“1"出力回路１のドレイン
電源端子T1に代えて全値電圧のVDDを供給したドレイン
電源端子T1aを有し、“0"・“1"出力回路2aが第１図の
“0"・“2"出力回路の共通ドレインCD2の電圧VDDを（1/
2）VDDにし、かつ差動増幅トランジスタMN4とMN5のドレ
インD2,D1の出力端子Toと共通ゲートＧとの接続を交換
接続したことが異る点以外は第１の実施例の３値ロジッ
ク回路と同様である。
第６図，第７図及び第８図は第５図の回路の動作を説
明するための入出力電圧の状態図、波形図及び流れ図で
ある。
明するための入出力電圧の状態図、波形図及び流れ図で
ある。
第６図（ｂ）に示すように出力電圧v0aの周期的変化
は反時計方向の負変換と定義する事ができる。
は反時計方向の負変換と定義する事ができる。
なお、第１及び第２の実施例に用いられたMOSトラン
ジスタの導電型は全て反転してもよい。
ジスタの導電型は全て反転してもよい。
以上説明した様に本発明は、簡単な３値ロジック回路
を用いて“0",“1",“2"の信号レベルを周期的に容易に
変換する事が可能である。
を用いて“0",“1",“2"の信号レベルを周期的に容易に
変換する事が可能である。
第１図は本発明の第１の実施例の回路図、第２図，第３
図及び第４図は第１図の回路の動作を説明するための入
出力電圧の状態図，波形図及び流れ図、第５図は本発明
の第２の実施例の回路図、第６図，第７図及び第８図は
第５図の回路の動作を説明するための入出力電圧の状態
図，波形図及び流れ図、第９図は従来の論理集積回路の
一例の回路図、第10図及び第11図は第９図の回路の動作
を説明するための入出力電圧の状態図及び波形図であ
る。 １……“0"識別・“1"出力回路、1a……“0"識別・“2"
出力回路、２……“0"・“2"出力回路、2a……“0"・
“1"出力回路、３……“1"・“2"識別回路、CD1,CD2…
…共通ドレイン、CS1,CS2……共通ソース、D3……ドレ
イン、MN1,MN2及びMN4,MN5……差動増幅トランジスタ、
MN3,MN6……電流トランジスタ、MP2,MP3及びMP4,MP5…
…負荷トランジスタ対、MP6……ｐチャネルMOSトランジ
スタ、T1……ドレイン電源端子、To……出力端子、VDD
……全値ドレイン電圧、（1/2）VDD……半値ドレイン電
圧、v12……識別電圧、vi……入力電圧、vo……出力電
圧。
図及び第４図は第１図の回路の動作を説明するための入
出力電圧の状態図，波形図及び流れ図、第５図は本発明
の第２の実施例の回路図、第６図，第７図及び第８図は
第５図の回路の動作を説明するための入出力電圧の状態
図，波形図及び流れ図、第９図は従来の論理集積回路の
一例の回路図、第10図及び第11図は第９図の回路の動作
を説明するための入出力電圧の状態図及び波形図であ
る。 １……“0"識別・“1"出力回路、1a……“0"識別・“2"
出力回路、２……“0"・“2"出力回路、2a……“0"・
“1"出力回路、３……“1"・“2"識別回路、CD1,CD2…
…共通ドレイン、CS1,CS2……共通ソース、D3……ドレ
イン、MN1,MN2及びMN4,MN5……差動増幅トランジスタ、
MN3,MN6……電流トランジスタ、MP2,MP3及びMP4,MP5…
…負荷トランジスタ対、MP6……ｐチャネルMOSトランジ
スタ、T1……ドレイン電源端子、To……出力端子、VDD
……全値ドレイン電圧、（1/2）VDD……半値ドレイン電
圧、v12……識別電圧、vi……入力電圧、vo……出力電
圧。
Claims (2)
- 【請求項１】（Ａ） 半値電圧が供給されているドレイ
ン電源端子にドレインが接続され、ゲートが３値ロジッ
クレベルの入力電圧を入力し、ソースが前記入力電圧に
対応する３値ロジックレベルの出力電圧を出力する出力
端子に接続するｐチャネルMOSトランジスタを有する
“0"識別・“1"出力回路、 （Ｂ） 共通ドレインに全値電圧が供給されるｐチャネ
ルの負荷トランジスタ対のソースにそれぞれのドレイン
が直列接続され、共通ソースがゲートに前記入力電圧を
受けるｎチャネルの電流トランジスタのドレインに直列
接続され、一方のゲートが前記入力電圧を受けてドレイ
ンが識別電圧を出力するｎチャネルMOSトランジスタの
差動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記識別電圧を受け、他
方のゲートが前記ドレイン電源端子に接続されてそのド
レインが前記出力端子に接続するｎチャネルMOSトラン
ジスタの差動増幅器を有する“0"・“2"出力回路、 を含むことを特徴とする論理集積回路。 - 【請求項２】（Ａ） 全値電圧が供給されているドレイ
ン電源端子にドレインが接続され、ゲートが３値ロジッ
クレベルの入力電圧を入力し、ソースが前記入力電圧に
対応する３値ロジックレベルの出力電圧を出力する出力
端子に接続するｐチャネルMOSトランジスタを有する
“0"識別・“1"出力回路、 （Ｂ） 共通ドレインに前記全値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記入力電圧を受けてド
レインが識別電圧を出力するｎチャネルMOSトランジス
タの差動増幅器を有する“1"・“2"識別回路、 （Ｃ） 共通ドレインに前記半値電圧が供給されるｐチ
ャネルの負荷トランジスタ対のソースにそれぞれのドレ
インが直列接続され、共通ソースがゲートに前記入力電
圧を受けるｎチャネルの電流トランジスタのドレインに
直列接続され、一方のゲートが前記ドレイン電源端子に
接続され他方のゲートが前記識別電圧を受けてそのドレ
インが前記出力端子に接続するｐチャネルMOSトランジ
スタの差動増幅器を有する“0"・“1"出力回路、 を含むことを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254248A JP2789716B2 (ja) | 1989-09-28 | 1989-09-28 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1254248A JP2789716B2 (ja) | 1989-09-28 | 1989-09-28 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03117022A JPH03117022A (ja) | 1991-05-17 |
| JP2789716B2 true JP2789716B2 (ja) | 1998-08-20 |
Family
ID=17262345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1254248A Expired - Lifetime JP2789716B2 (ja) | 1989-09-28 | 1989-09-28 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2789716B2 (ja) |
-
1989
- 1989-09-28 JP JP1254248A patent/JP2789716B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03117022A (ja) | 1991-05-17 |
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