JPH0245377B2 - - Google Patents
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- Publication number
- JPH0245377B2 JPH0245377B2 JP55170063A JP17006380A JPH0245377B2 JP H0245377 B2 JPH0245377 B2 JP H0245377B2 JP 55170063 A JP55170063 A JP 55170063A JP 17006380 A JP17006380 A JP 17006380A JP H0245377 B2 JPH0245377 B2 JP H0245377B2
- Authority
- JP
- Japan
- Prior art keywords
- mos transistor
- gate
- inverter
- source
- drain
- Prior art date
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- Expired - Lifetime
Links
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は正の論理レベルを正負の論理レベルに
変換する集積回路化に適した論理レベル変換回路
に関するものである。
変換する集積回路化に適した論理レベル変換回路
に関するものである。
第１図に従来の論理レベル変換回路の一構成例
を示す。第１図においてM1〜M2oはMOSトラン
ジスタ、Vio，V1，…Vputは各節点の電圧、VDD，
VSSはそれぞれ正負両電源、I1はM1，M2を流れる
電流である。この回路は２つのMOSトランジス
タより構成されるソースフオロワ回路を複数段縦
続接続したものである。初段のソースフオロワ回
路M1，M2に関して次式が成り立つ。
を示す。第１図においてM1〜M2oはMOSトラン
ジスタ、Vio，V1，…Vputは各節点の電圧、VDD，
VSSはそれぞれ正負両電源、I1はM1，M2を流れる
電流である。この回路は２つのMOSトランジス
タより構成されるソースフオロワ回路を複数段縦
続接続したものである。初段のソースフオロワ回
路M1，M2に関して次式が成り立つ。
I1＝k1W1／L1（Vio−V1−VT1）2
＝k2W2／L2（−VT2）2 …(1)
W1・L1，W2・L2はそれぞれM1，M2のゲー
ト幅・ゲート長 k1，k2はそれぞれM1，M2の導電定数 VT1，VT2はそれぞれM1，M2のスレシヨルド
電圧 (1)式より ここでW2／L2≫W1／L1とすれば V1Vio−VT1 …(3) となる。以上の関係を第２図に示す。第２段以降
も同様な関係が成り立つ。したがつて出力電圧
Vputは VputVio−（VT1＋VT3＋…＋VT2o-1） …(4) となり、論理レベルをMOSトランジスタのスレ
シヨルド電圧を利用して変換することができる。
ト幅・ゲート長 k1，k2はそれぞれM1，M2の導電定数 VT1，VT2はそれぞれM1，M2のスレシヨルド
電圧 (1)式より ここでW2／L2≫W1／L1とすれば V1Vio−VT1 …(3) となる。以上の関係を第２図に示す。第２段以降
も同様な関係が成り立つ。したがつて出力電圧
Vputは VputVio−（VT1＋VT3＋…＋VT2o-1） …(4) となり、論理レベルをMOSトランジスタのスレ
シヨルド電圧を利用して変換することができる。
しかし、ソースフオロワ回路１段の利得が高々
約１であるので回路全体でも約１程度にしかなら
ず、出力振幅を拡大することはできない。また変
換レベルが大きいと、ソースフオロワ回路の段
数、すなわち素子数が多くなり、消費電力やチツ
プサイズが大きくなる。また応答速度も遅くな
る。従来の論理レベル変換回路には以上のような
欠点があつた。
約１であるので回路全体でも約１程度にしかなら
ず、出力振幅を拡大することはできない。また変
換レベルが大きいと、ソースフオロワ回路の段
数、すなわち素子数が多くなり、消費電力やチツ
プサイズが大きくなる。また応答速度も遅くな
る。従来の論理レベル変換回路には以上のような
欠点があつた。
本発明の目的は、上述の欠点を除去し、出力振
幅を拡大することができ、素子数が少なくしたが
つて消費電力やチツプサイズが小さくて済み、応
答速度も速い論理レベル変換回路を提供すること
にある。
幅を拡大することができ、素子数が少なくしたが
つて消費電力やチツプサイズが小さくて済み、応
答速度も速い論理レベル変換回路を提供すること
にある。
本発明によれば、正の論理レベルを持つ入力信
号を入力する第１のインバータ回路と、ゲートに
前記入力信号を入力し、ドレインを接地する第１
のMOSトランジスタを、ゲートを前記の第１の
インバータの出力に接続し、ドレインを接地する
第２のMOSトランジスタと、ドレインを第２の
MOSトランジスタのソースに接続し、ソースを
負電源に接続し、ゲートとドレインを短絡する第
３のMOSトランジスタと、ドレインを第１の
MOSトランジスタのソースに接続し、ソースを
負電源に接続し、ゲートを第３のMOSトランジ
スタのゲートに接続する第４のMOSトランジス
タと、入力を第４のMOSトランジスタのドレイ
ンに接続する正負の論理レベルを持つ第２のイン
バータよりなる論理レベル変換回路が得られる。
号を入力する第１のインバータ回路と、ゲートに
前記入力信号を入力し、ドレインを接地する第１
のMOSトランジスタを、ゲートを前記の第１の
インバータの出力に接続し、ドレインを接地する
第２のMOSトランジスタと、ドレインを第２の
MOSトランジスタのソースに接続し、ソースを
負電源に接続し、ゲートとドレインを短絡する第
３のMOSトランジスタと、ドレインを第１の
MOSトランジスタのソースに接続し、ソースを
負電源に接続し、ゲートを第３のMOSトランジ
スタのゲートに接続する第４のMOSトランジス
タと、入力を第４のMOSトランジスタのドレイ
ンに接続する正負の論理レベルを持つ第２のイン
バータよりなる論理レベル変換回路が得られる。
次に図面を参照して本発明を詳細に説明する。
第３図に本発明の一実施例を示す。第３図におい
てM1〜M8はMOSトランジスタ、Vio，V1，…，
Vputは各節点の電圧、VDD，VSSはそれぞれ正負両
電源、I1，I3，I5，I7はそれぞれM1・M2，M3・
M4，M5・M6，M7・M8より構成される第１のイ
ンバータの動作について説明する。第４図に第１
のインバータの入力電圧Vioと出力電圧V1との関
係を示す。動作中心は VioVT2，V1Vio …(5) VT2はM2のスレシヨルド電圧 である。ここで第１のインバータの動作中心にお
ける利得AV1を求めると W1・L1，W2・L2はそれぞれM1，M2のゲー
ト幅・ゲート長 k1，k2はそれぞれM1，M2の導電定数 φF1はM1のフエルミレベル γ1はM1のバツクゲート係数 第４図より、第１のインバータの出力振幅が
VDD←→０となるためには ｜Av1｜＞VDD／VDD−VT2 …(8) となればよい。VT2＝２、VDD＝５、VSS＝−５、
φF1＝0.6、γ1＝0.7とすると、 ｜Av1｜＞1.7 …(9) となる。またλ1＝0.12となり、k1k2とすると(7)
式より W2／L2／W1／L1＞0.04 …(10) となる。
第３図に本発明の一実施例を示す。第３図におい
てM1〜M8はMOSトランジスタ、Vio，V1，…，
Vputは各節点の電圧、VDD，VSSはそれぞれ正負両
電源、I1，I3，I5，I7はそれぞれM1・M2，M3・
M4，M5・M6，M7・M8より構成される第１のイ
ンバータの動作について説明する。第４図に第１
のインバータの入力電圧Vioと出力電圧V1との関
係を示す。動作中心は VioVT2，V1Vio …(5) VT2はM2のスレシヨルド電圧 である。ここで第１のインバータの動作中心にお
ける利得AV1を求めると W1・L1，W2・L2はそれぞれM1，M2のゲー
ト幅・ゲート長 k1，k2はそれぞれM1，M2の導電定数 φF1はM1のフエルミレベル γ1はM1のバツクゲート係数 第４図より、第１のインバータの出力振幅が
VDD←→０となるためには ｜Av1｜＞VDD／VDD−VT2 …(8) となればよい。VT2＝２、VDD＝５、VSS＝−５、
φF1＝0.6、γ1＝0.7とすると、 ｜Av1｜＞1.7 …(9) となる。またλ1＝0.12となり、k1k2とすると(7)
式より W2／L2／W1／L1＞0.04 …(10) となる。
次にM3・M4・M5・M6より構成される回路の
動作について説明する。第５図にこの回路の動作
を示す。動作中心は、 V2＝V3VSS＋VT4、VT4＝VT6＝VT8 …(11) VT4，VT6，VT8はそれぞれM4，M6，M8のスレ
シヨルド電圧 である。動作中心における利得AV2を求めると、 W3／L3＝W5／L5、W4／L4＝W6／L6 …（14） W3・L3、W4・L4、W5・L5、W6・L6はそれ
ぞれM3，M4，M5，M6のゲート幅・ゲート長 φF3はM3のフエルミレベル γ3はM3のバツクゲート係数 (12)式から明らかなように｜AV2｜＜１である。
第２のインバータを動作させるためには｜AV2｜
はできるだけ大きい方が望ましい。例えば｜Av2
｜＞0.8となるためには、VT4＝１、φF3＝0.6、γ3
＝0.4として W4／L4／W3／L3＞4.8 …（15） となることが必要である。
動作について説明する。第５図にこの回路の動作
を示す。動作中心は、 V2＝V3VSS＋VT4、VT4＝VT6＝VT8 …(11) VT4，VT6，VT8はそれぞれM4，M6，M8のスレ
シヨルド電圧 である。動作中心における利得AV2を求めると、 W3／L3＝W5／L5、W4／L4＝W6／L6 …（14） W3・L3、W4・L4、W5・L5、W6・L6はそれ
ぞれM3，M4，M5，M6のゲート幅・ゲート長 φF3はM3のフエルミレベル γ3はM3のバツクゲート係数 (12)式から明らかなように｜AV2｜＜１である。
第２のインバータを動作させるためには｜AV2｜
はできるだけ大きい方が望ましい。例えば｜Av2
｜＞0.8となるためには、VT4＝１、φF3＝0.6、γ3
＝0.4として W4／L4／W3／L3＞4.8 …（15） となることが必要である。
最後に第２のインバータの動作について説明す
る。第６図に入力電圧V3と出力電圧Vputとの関係
を示す。動作中心は Vput＝VDD＋VSS／２＝０ …（16） である。動作中心における利得AV3を求めると W7・L7、W8・L8はそれぞれM7，M8のゲー
ト幅・ゲート長 k7，k8はそれぞれM7，M8の導電定数 φF7はM7のフエルミレベル γ7はM7のバツクゲート係数 第６図より、第２のインバータの出力振幅が
VDD←→VSSとなるためには ｜Av3｜＞VDD−VSS／V3nax−（VT8＋VSS） …（19） V3naxはV3の最大値 V3nax＝−１、φF7＝0.6、γ7＝0.7とすると ｜Av3｜＞2.5 …（20） となればよい。ここで（18）式よりλ7＝0.14であ
るからk7k8とすると（17）式より W8／L8／W7／L7＞0.12 …（21） となる。
る。第６図に入力電圧V3と出力電圧Vputとの関係
を示す。動作中心は Vput＝VDD＋VSS／２＝０ …（16） である。動作中心における利得AV3を求めると W7・L7、W8・L8はそれぞれM7，M8のゲー
ト幅・ゲート長 k7，k8はそれぞれM7，M8の導電定数 φF7はM7のフエルミレベル γ7はM7のバツクゲート係数 第６図より、第２のインバータの出力振幅が
VDD←→VSSとなるためには ｜Av3｜＞VDD−VSS／V3nax−（VT8＋VSS） …（19） V3naxはV3の最大値 V3nax＝−１、φF7＝0.6、γ7＝0.7とすると ｜Av3｜＞2.5 …（20） となればよい。ここで（18）式よりλ7＝0.14であ
るからk7k8とすると（17）式より W8／L8／W7／L7＞0.12 …（21） となる。
すなわち、以上の説明から明らかなように、本
発明は従来に比べて、出力振幅を拡大することが
でき、素子数が少なく、したがつて消費電力やチ
ツプサイズが小さくて済み、応答速度も速い。
発明は従来に比べて、出力振幅を拡大することが
でき、素子数が少なく、したがつて消費電力やチ
ツプサイズが小さくて済み、応答速度も速い。
第１図は従来の論理レベル変換回路の一構成例
を示す図、第２図はソースフオロワ回路の動作を
示す図、第３図は本発明の一実施例を示す図、第
４図はM1・M2より構成される第１のインバータ
回路の動作を示す図、第５図はM3・M4・M5・
M6より構成される回路の動作を示す図、第６図
はM7・M8より構成される第２のインバータの動
作を示す図である。 M1〜M8…MOSトランジスタ。
を示す図、第２図はソースフオロワ回路の動作を
示す図、第３図は本発明の一実施例を示す図、第
４図はM1・M2より構成される第１のインバータ
回路の動作を示す図、第５図はM3・M4・M5・
M6より構成される回路の動作を示す図、第６図
はM7・M8より構成される第２のインバータの動
作を示す図である。 M1〜M8…MOSトランジスタ。
Claims (1)
- １ 正の論理レベルを持つ入力信号を入力する第
１のインバータ回路と、ゲートに前記入力信号を
入力し、ドレインを接地する第１のMOSトラン
ジスタと、ゲートを前記第１のインバータの出力
に接続し、ドレインを接地する第２のMOSトラ
ンジスタと、ドレインを前記第２のMOSトラン
ジスタのソースに接続し、ソースを負電源に接続
し、ゲートとドレインを短絡する第３のMOSト
ランジスタと、ドレインを前記第１のMOSトラ
ンジスタのソースに接続し、ソースを前記負電源
に接続し、ゲートを前記第３のMOSトランジス
タのゲートに接続する第４のMOSトランジスタ
と、入力を前記第４のMOSトランジスタのドレ
インに接続する正負の論理レベルを持つ第２のイ
ンバータとを有することを特徴とする論理レベル
変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170063A JPS5793731A (en) | 1980-12-02 | 1980-12-02 | Logical level conversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55170063A JPS5793731A (en) | 1980-12-02 | 1980-12-02 | Logical level conversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5793731A JPS5793731A (en) | 1982-06-10 |
| JPH0245377B2 true JPH0245377B2 (ja) | 1990-10-09 |
Family
ID=15897936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55170063A Granted JPS5793731A (en) | 1980-12-02 | 1980-12-02 | Logical level conversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5793731A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4553051A (en) * | 1983-07-18 | 1985-11-12 | Texas Instruments Incorporated | PMOS Input buffer compatible with logic inputs from an NMOS microprocessor |
| JPS6269719A (ja) * | 1985-09-24 | 1987-03-31 | Toshiba Corp | レベル変換論理回路 |
-
1980
- 1980-12-02 JP JP55170063A patent/JPS5793731A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5793731A (en) | 1982-06-10 |
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