JPH05300007A - ２入力ｏｒ回路 - Google Patents
２入力ｏｒ回路Info
- Publication number
- JPH05300007A JPH05300007A JP4122770A JP12277092A JPH05300007A JP H05300007 A JPH05300007 A JP H05300007A JP 4122770 A JP4122770 A JP 4122770A JP 12277092 A JP12277092 A JP 12277092A JP H05300007 A JPH05300007 A JP H05300007A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- circuit
- terminal
- inputted
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- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 回路構成の簡素化を図ることにより、レイア
ウト面積を減少させることのできる２入力ＯＲ回路を提
供する。 【構成】 Ｐ型トランジスタＰ１、Ｎ型トランジスタＮ
１のそれぞれ１個ずつ、計２個のトランジスタで構成さ
れており、入力端子ａを切り替え、出力を電源端子ＶＤ
Ｄか、入力端子ｂのどちらかを選択することによって、
２入力ＯＲ回路をトランジスタ２個で実現している。
ウト面積を減少させることのできる２入力ＯＲ回路を提
供する。 【構成】 Ｐ型トランジスタＰ１、Ｎ型トランジスタＮ
１のそれぞれ１個ずつ、計２個のトランジスタで構成さ
れており、入力端子ａを切り替え、出力を電源端子ＶＤ
Ｄか、入力端子ｂのどちらかを選択することによって、
２入力ＯＲ回路をトランジスタ２個で実現している。
Description
【０００１】
【産業上の利用分野】本発明は、半導体デバイス全般に
使用する２入力ＯＲ回路に関するものである。
使用する２入力ＯＲ回路に関するものである。
【０００２】
【従来の技術】従来使用されていた２入力ＯＲ回路はＣ
ＭＯＳ回路の場合、入力の一方がハイの場合、並列に２
つ配置配線されたＮ型トランジスタの１つがＯＮ状態と
なり、グランドＧＮＤからローの信号を出力し、次段の
インバータを通過して、最終的にハイを出力する。また
すべての入力がローの場合には、直列に２つ配置配線さ
れたＰ型トランジスタがすべてＯＮ状態になり、電源Ｖ
ＤＤからハイの信号を出力し、次段のインバータを通過
して最終的にローを出力するという動作で実現されてい
たため、トランジスタ６個で構成されていた。
ＭＯＳ回路の場合、入力の一方がハイの場合、並列に２
つ配置配線されたＮ型トランジスタの１つがＯＮ状態と
なり、グランドＧＮＤからローの信号を出力し、次段の
インバータを通過して、最終的にハイを出力する。また
すべての入力がローの場合には、直列に２つ配置配線さ
れたＰ型トランジスタがすべてＯＮ状態になり、電源Ｖ
ＤＤからハイの信号を出力し、次段のインバータを通過
して最終的にローを出力するという動作で実現されてい
たため、トランジスタ６個で構成されていた。
【０００３】
【発明が解決しようとする課題】従来の２入力ＯＲ回路
は、上記説明のごとく６トランジスタ構成になっていた
ため、これら論理ゲートを多数使用した場合レイアウト
面積が大きくなってしまうという問題があった。
は、上記説明のごとく６トランジスタ構成になっていた
ため、これら論理ゲートを多数使用した場合レイアウト
面積が大きくなってしまうという問題があった。
【０００４】本発明は上記事情に基づいてなされたもの
であり、２入力ＯＲ回路を構成するトランジスタ数を減
少させることによって、レイアウト面積の減少をはかる
ことを目的とする。
であり、２入力ＯＲ回路を構成するトランジスタ数を減
少させることによって、レイアウト面積の減少をはかる
ことを目的とする。
【０００５】
【課題を解決するための手段】上記の目的を達成するた
めの本発明は、２つの入力端子を備えた２入力ＯＲ回路
において、この２つの入力端子のうちの一方の入力端子
にハイ信号が入力した際には、出力信号をハイにし、前
記入力端子にロー信号が入力した際には、他方の入力端
子に入力される信号を出力することを特徴とするもので
ある。
めの本発明は、２つの入力端子を備えた２入力ＯＲ回路
において、この２つの入力端子のうちの一方の入力端子
にハイ信号が入力した際には、出力信号をハイにし、前
記入力端子にロー信号が入力した際には、他方の入力端
子に入力される信号を出力することを特徴とするもので
ある。
【０００６】
【作用】本発明の作用について、表１を参照して説明す
る。ａ，ｂは半導体論理回路の２入力ＯＲ回路における
２つのデータ入力のことで、ｘは出力、ＶＤＤは電源の
ことで信号ハイをそれぞれ表す。まず入力ａがハイの場
合、出力ｘは無条件でＶＤＤとつながり、ハイ状態をと
り、入力ａがローの場合は出力ｘはｂが出力される。以
上のアルゴリズムを基に回路構成トランジスタ数を減ら
すことにより、レイアウト面積の減少を実現する。
る。ａ，ｂは半導体論理回路の２入力ＯＲ回路における
２つのデータ入力のことで、ｘは出力、ＶＤＤは電源の
ことで信号ハイをそれぞれ表す。まず入力ａがハイの場
合、出力ｘは無条件でＶＤＤとつながり、ハイ状態をと
り、入力ａがローの場合は出力ｘはｂが出力される。以
上のアルゴリズムを基に回路構成トランジスタ数を減ら
すことにより、レイアウト面積の減少を実現する。
【０００７】
【表１】
【０００８】
【実施例】以下に図面を参照しつつ本発明の実施例につ
いて説明する。図１は本発明の一実施例である２入力Ｏ
Ｒ回路である。図１において、入力端子ａがハイを入力
した場合、入力端子ｂに入力される信号にかかわらずＮ
型トランジスタＮ１がＯＮし出力端子ｘに電源端子ＶＤ
Ｄからハイが出力される。またａにローを入力した場
合、Ｐ型トランジスタＰ１がＯＮし出力端子ｘには入力
端子ｂに入力した信号が出力される。この動作によっ
て、２つの入力信号のうちいずれかがハイの場合は、出
力信号はハイを、また２つの入力信号の両方がローの場
合には出力信号にローを出力する２入力ＯＲ回路がトラ
ンジスタ２つで実現する。
いて説明する。図１は本発明の一実施例である２入力Ｏ
Ｒ回路である。図１において、入力端子ａがハイを入力
した場合、入力端子ｂに入力される信号にかかわらずＮ
型トランジスタＮ１がＯＮし出力端子ｘに電源端子ＶＤ
Ｄからハイが出力される。またａにローを入力した場
合、Ｐ型トランジスタＰ１がＯＮし出力端子ｘには入力
端子ｂに入力した信号が出力される。この動作によっ
て、２つの入力信号のうちいずれかがハイの場合は、出
力信号はハイを、また２つの入力信号の両方がローの場
合には出力信号にローを出力する２入力ＯＲ回路がトラ
ンジスタ２つで実現する。
【０００９】
【発明の効果】以上説明したように本発明によれば、２
入力ＯＲ回路のある決まった片方の入力がハイの場合、
無条件で出力信号をハイにし、ローの場合は、もう一方
の入力をそのまま出力するというアルゴリズムを基に、
２個のトランジスタで２入力ＯＲ回路を構成することを
可能にし、この結果、従来よりも小さい面積の回路を提
供することができる。
入力ＯＲ回路のある決まった片方の入力がハイの場合、
無条件で出力信号をハイにし、ローの場合は、もう一方
の入力をそのまま出力するというアルゴリズムを基に、
２個のトランジスタで２入力ＯＲ回路を構成することを
可能にし、この結果、従来よりも小さい面積の回路を提
供することができる。
【図１】本発明の一実施例である２入力ＯＲ回路であっ
て２個のトランジスタで構成されている２入力ＯＲ回路
の回路図である。
て２個のトランジスタで構成されている２入力ＯＲ回路
の回路図である。
ａ，ｂ 入力端子 ｘ 出力端子 Ｎ１ Ｎ型トランジスタ Ｐ１ Ｐ型トランジスタ ＶＤＤ 電源端子
Claims (1)
- 【請求項１】 ２つの入力端子を備えた２入力ＯＲ回路
において、 この２つの入力端子のうちの一方の入力端子にハイ信号
が入力した際には、出力信号をハイにし、前記入力端子
にロー信号が入力した際には、他方の入力端子に入力さ
れる信号を出力することを特徴とする２入力ＯＲ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122770A JPH05300007A (ja) | 1992-04-16 | 1992-04-16 | ２入力ｏｒ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122770A JPH05300007A (ja) | 1992-04-16 | 1992-04-16 | ２入力ｏｒ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05300007A true JPH05300007A (ja) | 1993-11-12 |
Family
ID=14844188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122770A Withdrawn JPH05300007A (ja) | 1992-04-16 | 1992-04-16 | ２入力ｏｒ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05300007A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
| KR100748360B1 (ko) * | 2006-08-08 | 2007-08-09 | 삼성에스디아이 주식회사 | 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치 |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
-
1992
- 1992-04-16 JP JP4122770A patent/JPH05300007A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006180197A (ja) * | 2004-12-22 | 2006-07-06 | Nec Electronics Corp | 論理回路及びワードドライバ回路 |
| JP4562515B2 (ja) * | 2004-12-22 | 2010-10-13 | ルネサスエレクトロニクス株式会社 | 論理回路及びワードドライバ回路 |
| KR100748360B1 (ko) * | 2006-08-08 | 2007-08-09 | 삼성에스디아이 주식회사 | 논리 게이트 및 이를 이용한 주사 구동부와 유기전계발광표시장치 |
| US7528631B2 (en) | 2006-08-08 | 2009-05-05 | Samsung Mobile Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
| US8354979B2 (en) | 2006-08-08 | 2013-01-15 | Samsung Display Co., Ltd. | Logic gate, scan driver and organic light emitting diode display using the same |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |