JPH0496369A - ゲートアレー型ｌｓｉ - Google Patents
ゲートアレー型ｌｓｉInfo
- Publication number
- JPH0496369A JPH0496369A JP21401690A JP21401690A JPH0496369A JP H0496369 A JPH0496369 A JP H0496369A JP 21401690 A JP21401690 A JP 21401690A JP 21401690 A JP21401690 A JP 21401690A JP H0496369 A JPH0496369 A JP H0496369A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- mos transistor
- channel mos
- wiring
- voltage drop
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はゲートアレー型Ｌ Ｓ Ｉ （Ｌａｒｇｅ’
ＳｃａｌｅＩｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に
関するものである。
ＳｃａｌｅＩｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）に
関するものである。
ゲートアレー型ＬＳＩとは、基本セルと呼ばれる素子の
集合を規則的に配列したマスクスライスを予め作製して
おき、与えられた論理回路に従って基本セル内の配線お
よび基本セル間の相互配線を行って、所定の機能を持た
せたＬＳＩをいう。
集合を規則的に配列したマスクスライスを予め作製して
おき、与えられた論理回路に従って基本セル内の配線お
よび基本セル間の相互配線を行って、所定の機能を持た
せたＬＳＩをいう。
配線には外部電源に接続される電源配線が含まれており
、基本セル内に作られた各基本論理回路は、それぞれ電
源配線を介して定電圧の電源の供給を受けている。
、基本セル内に作られた各基本論理回路は、それぞれ電
源配線を介して定電圧の電源の供給を受けている。
ところで、各基本論理回路が動作するために必要な電流
量はほぼ一定である。したがって、電源電圧が一定であ
ると各基本論理回路における消費電力もほぼ一定である
。
量はほぼ一定である。したがって、電源電圧が一定であ
ると各基本論理回路における消費電力もほぼ一定である
。
一方、回路の動作速度は電源電圧に大きく左右され、低
電位側電源と高電位側電源との電位差が大きいほど高速
に動作する。しかし、通常は上述したようにこの電位差
は一定であるため各基本論理回路における動作速度もほ
ぼ一定である。
電位側電源と高電位側電源との電位差が大きいほど高速
に動作する。しかし、通常は上述したようにこの電位差
は一定であるため各基本論理回路における動作速度もほ
ぼ一定である。
ところが、この種の半導体論理回路においては、すべて
の基本論理回路を同じ速度で動作させる必要はない。す
なわち、適用される場所によっては低速で動作させても
よい論理回路が存在し、これらに対して他の基本論理回
路と同じ電源電圧を与えて通常の速度で動作させること
は、無駄な電力を消費していることに他ならない。
の基本論理回路を同じ速度で動作させる必要はない。す
なわち、適用される場所によっては低速で動作させても
よい論理回路が存在し、これらに対して他の基本論理回
路と同じ電源電圧を与えて通常の速度で動作させること
は、無駄な電力を消費していることに他ならない。
本発明の課題は、このような問題点を解消することにあ
る。
る。
上記課題を解決するために、本発明のゲートアレー型Ｌ
ＳＩは、複数の基本セルのうちの少なくとも一つに電圧
降下用素子が設けられており、部の論理回路がこの電圧
降下用素子を介して電源用配線に接続されているもので
ある。
ＳＩは、複数の基本セルのうちの少なくとも一つに電圧
降下用素子が設けられており、部の論理回路がこの電圧
降下用素子を介して電源用配線に接続されているもので
ある。
低速で動作させてもよい一部の論理回路に対しては、電
源電圧から電圧降下用素子における電圧降下分を差し引
いた電圧が印加される。そのため、これら一部の論理回
路の消費電力は低下する。
源電圧から電圧降下用素子における電圧降下分を差し引
いた電圧が印加される。そのため、これら一部の論理回
路の消費電力は低下する。
第１図は本発明の一実施例を示す回路図であり、第２図
はその回路を実現するために必要な主要配線を示す平面
図である。
はその回路を実現するために必要な主要配線を示す平面
図である。
基本セル１ではｎチャネルＭＯＳ）ランジスタ１１とｎ
チャネルＭＯＳトランジスタ１２が直列に接続され、さ
らにそれぞれのゲート同士が互いに接続されてＣＭＯＳ
インバータが構成されている。そして、ｎチャネルＭＯ
Ｓトランジスタ１１のソースは、ゲートとドレインが短
絡されたｎチャネルＭＯＳ）ランジスタ１３を介して高
電位Ｖｄｄ側電源配線３１に接続されている。ｎチャネ
ルＭＯＳ）ランジスタ１３は電圧降下用素子として機能
するものでありその動作は後述する。ｎチャネルＭＯＳ
）ランジスタ１２のソースは接地配線３０を介してグラ
ンド（ｇｎｄ）に接続されている。なお、ＭＯＳトラン
ジスタ１１．１２のゲートには入力端子３が接続されて
いる。
チャネルＭＯＳトランジスタ１２が直列に接続され、さ
らにそれぞれのゲート同士が互いに接続されてＣＭＯＳ
インバータが構成されている。そして、ｎチャネルＭＯ
Ｓトランジスタ１１のソースは、ゲートとドレインが短
絡されたｎチャネルＭＯＳ）ランジスタ１３を介して高
電位Ｖｄｄ側電源配線３１に接続されている。ｎチャネ
ルＭＯＳ）ランジスタ１３は電圧降下用素子として機能
するものでありその動作は後述する。ｎチャネルＭＯＳ
）ランジスタ１２のソースは接地配線３０を介してグラ
ンド（ｇｎｄ）に接続されている。なお、ＭＯＳトラン
ジスタ１１．１２のゲートには入力端子３が接続されて
いる。
基本セル２では、ｎチャネルＭＯＳトランジスタ２１と
ｎチャネルＭＯＳ）ランジスタ２２によって、ＣＭＯＳ
インバータが構成されている。基本セル２内にも、電圧
降下用素子としてのｎチャネルＭＯＳトランジスタ２３
が設けられているが、配線が施されていないため回路上
には実質的に存在していない。ｎチャネルＭＯＳ）ラン
ジスタ２１のソースは電源配線３４を介して基本セル１
のｎチャネルＭＯＳ）ランジスタ１３のソースに接続さ
れ、ここから電源の供給を受けている。ｎチャネルＭＯ
Ｓトランジスタ２２のソースは接地配線３０に接続され
ている。ＭＯＳ）ランジスタ２１．２２のゲートは基本
セル１の出力部であるＭＯＳ）ランジスタ１１と１２の
接続点に接続されており、ＭＯＳトランジスタ２１と２
２の接続点は出力端子４に接続されている。
ｎチャネルＭＯＳ）ランジスタ２２によって、ＣＭＯＳ
インバータが構成されている。基本セル２内にも、電圧
降下用素子としてのｎチャネルＭＯＳトランジスタ２３
が設けられているが、配線が施されていないため回路上
には実質的に存在していない。ｎチャネルＭＯＳ）ラン
ジスタ２１のソースは電源配線３４を介して基本セル１
のｎチャネルＭＯＳ）ランジスタ１３のソースに接続さ
れ、ここから電源の供給を受けている。ｎチャネルＭＯ
Ｓトランジスタ２２のソースは接地配線３０に接続され
ている。ＭＯＳ）ランジスタ２１．２２のゲートは基本
セル１の出力部であるＭＯＳ）ランジスタ１１と１２の
接続点に接続されており、ＭＯＳトランジスタ２１と２
２の接続点は出力端子４に接続されている。
第２図には、基本セル１および２の他にその周囲に配置
された基本セル４１から４４も併せて描かれている・。
された基本セル４１から４４も併せて描かれている・。
基本セル１．２および４１〜４４のすべてに電圧降下用
のｎチャネルＭＯＳトランジスタが設けられているが、
ここでは、ＭＯＳトランジスタ１３のみが回路に組み込
まれるように配線されている。すなわち、基本セル１で
は、ＭＯＳトランジスタ１３のドレインと電源配線３１
が、また、ソースと電源配線３４がそれぞれ図示省略し
たコンタクトホールを介して接続されており、さらに、
ゲート電極１３１と電源配線３１とが配線３５によって
接続されている。これに対して、その他の基本セルでは
電圧降下用ＭＯＳトランジスタと電源配線３１．３３．
３４とがその間の絶縁膜によってすべて電気的に分離さ
れている。
のｎチャネルＭＯＳトランジスタが設けられているが、
ここでは、ＭＯＳトランジスタ１３のみが回路に組み込
まれるように配線されている。すなわち、基本セル１で
は、ＭＯＳトランジスタ１３のドレインと電源配線３１
が、また、ソースと電源配線３４がそれぞれ図示省略し
たコンタクトホールを介して接続されており、さらに、
ゲート電極１３１と電源配線３１とが配線３５によって
接続されている。これに対して、その他の基本セルでは
電圧降下用ＭＯＳトランジスタと電源配線３１．３３．
３４とがその間の絶縁膜によってすべて電気的に分離さ
れている。
つぎに、第１図の回路の動作を説明する。
基本セル１および２におけるそれぞれのＣＭＯＳインバ
ータには、電源電圧ＶｄｄからＭＯＳトランジスタ１３
のしきい値電圧Ｖｔｈを引いた値（Ｖ ｄｄ−Ｖ ｔｈ
）が電源電圧として与えられる。したがって、電源電圧
Ｖｄｄが直接与えられているＣＭＯＳインバータに比べ
て動作速度が低下するものの、低消費電力で正常な動作
が達成される。すなわち、入力端子３にハイレベル（Ｖ
ｄｄまたはＶ ｄｄ −Ｖ ｔｈ）が印加されると、
ＭＯＳ）ランジスタ１１がオフ、ＭＯＳトランジスタ１
２がオンとなり基本セル１の出力はローレベル（グラン
ドレベル）になる。このローレベル信号は基本セル２に
与えられ、ここで同様に反転されて出力端子４にハイレ
ベルが現れる。逆に、入力端子３にローレベルが印加さ
れると、ＭＯＳトランジスタ１１がオン、ＭＯＳトラン
ジスタ１２がオフとなって基本セル１の出力がハイレベ
ルになり、これが基本セル２で再度反転されて出力端子
４にローレベルが現れる。
ータには、電源電圧ＶｄｄからＭＯＳトランジスタ１３
のしきい値電圧Ｖｔｈを引いた値（Ｖ ｄｄ−Ｖ ｔｈ
）が電源電圧として与えられる。したがって、電源電圧
Ｖｄｄが直接与えられているＣＭＯＳインバータに比べ
て動作速度が低下するものの、低消費電力で正常な動作
が達成される。すなわち、入力端子３にハイレベル（Ｖ
ｄｄまたはＶ ｄｄ −Ｖ ｔｈ）が印加されると、
ＭＯＳ）ランジスタ１１がオフ、ＭＯＳトランジスタ１
２がオンとなり基本セル１の出力はローレベル（グラン
ドレベル）になる。このローレベル信号は基本セル２に
与えられ、ここで同様に反転されて出力端子４にハイレ
ベルが現れる。逆に、入力端子３にローレベルが印加さ
れると、ＭＯＳトランジスタ１１がオン、ＭＯＳトラン
ジスタ１２がオフとなって基本セル１の出力がハイレベ
ルになり、これが基本セル２で再度反転されて出力端子
４にローレベルが現れる。
なお、第２図において、基本セル２より右に配列されて
いる図示省略した基本セルは、（Ｖｄｄ−Ｖ ｔｈ）の
電圧が与えられている電源配線３４から電源供給を受け
ることになるので、すべて低消費電力で動作することに
なる。
いる図示省略した基本セルは、（Ｖｄｄ−Ｖ ｔｈ）の
電圧が与えられている電源配線３４から電源供給を受け
ることになるので、すべて低消費電力で動作することに
なる。
本実施例では、すべての基本セル中に電源電圧降下用の
ＭＯＳトランジスタが設けられているが、かならずしも
そうである必要はなく、例えば、一つおきの基本セルに
設けるなどしてもよい。
ＭＯＳトランジスタが設けられているが、かならずしも
そうである必要はなく、例えば、一つおきの基本セルに
設けるなどしてもよい。
また、電源電圧降下用のＭＯＳ）ランジスタの個数は、
１つの基本セルに対して１つ設けられているが、複数個
設ければさらに実質的な電源電圧を低くすることができ
る。
１つの基本セルに対して１つ設けられているが、複数個
設ければさらに実質的な電源電圧を低くすることができ
る。
本実施例では、各基本セルにおいて論理回路用に２つの
ＭＯＳ）ランジスタが用いられている（例えば基本セル
１ではＭＯＳトランジスタ１１および１２）。しかし、
基本セル内の論理回路用ＭＯＳトランジスタの個数は本
発明を同等限定するものではない。
ＭＯＳ）ランジスタが用いられている（例えば基本セル
１ではＭＯＳトランジスタ１１および１２）。しかし、
基本セル内の論理回路用ＭＯＳトランジスタの個数は本
発明を同等限定するものではない。
以上説明したように、本発明のゲートアレー型ＬＳＩに
よれば、半導体論理回路に対する電源電圧を部分的に下
げることができる。したかって、低速動作で構わない論
理回路に対してだけ電源電圧を下げてやれば、全体とし
ての動作に同等影響を与えず、消費電力を下げることが
できる。
よれば、半導体論理回路に対する電源電圧を部分的に下
げることができる。したかって、低速動作で構わない論
理回路に対してだけ電源電圧を下げてやれば、全体とし
ての動作に同等影響を与えず、消費電力を下げることが
できる。
第１図は本発明の一実施例を示す回路図、第２図はその
回路の具体的な電源配線を示す平面図である。 １．２．４１〜４４・・・基本セル、３・・・入力端子
、４・・・出力端子、１３．２３．５１〜５４・・・電
源電圧降下用ｎチャネルＭＯＳトランジスタ、１１．２
１・・・論理回路用ｐチャネルＭＯＳトランジスタ、１
２．２２・・・論理回路用ｎチャネルＭＯ３）ランジス
タ、３０．３２・・・接地された電源配線、３１．３３
・・・高電位側電源Ｖｄｄに接続された電源配線、３４
・・・（Ｖ ｄｄ −Ｖ ｔｈ）の電圧が与えられてい
る電源配線。
回路の具体的な電源配線を示す平面図である。 １．２．４１〜４４・・・基本セル、３・・・入力端子
、４・・・出力端子、１３．２３．５１〜５４・・・電
源電圧降下用ｎチャネルＭＯＳトランジスタ、１１．２
１・・・論理回路用ｐチャネルＭＯＳトランジスタ、１
２．２２・・・論理回路用ｎチャネルＭＯ３）ランジス
タ、３０．３２・・・接地された電源配線、３１．３３
・・・高電位側電源Ｖｄｄに接続された電源配線、３４
・・・（Ｖ ｄｄ −Ｖ ｔｈ）の電圧が与えられてい
る電源配線。
Claims (1)
- 【特許請求の範囲】 基板上に配列された複数の基本セルに対して配線が施さ
れて半導体集積回路が構成されているゲートアレー型Ｌ
ＳＩにおいて、 少なくとも一つの基本セルに電圧降下用素子が設けられ
ており、一部の回路がこの電圧降下用素子を介して電源
用配線に接続されていることを特徴とするゲートアレー
型ＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21401690A JPH0496369A (ja) | 1990-08-13 | 1990-08-13 | ゲートアレー型ｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21401690A JPH0496369A (ja) | 1990-08-13 | 1990-08-13 | ゲートアレー型ｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0496369A true JPH0496369A (ja) | 1992-03-27 |
Family
ID=16648881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21401690A Pending JPH0496369A (ja) | 1990-08-13 | 1990-08-13 | ゲートアレー型ｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0496369A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A2 (en) * | 1992-09-28 | 1994-04-06 | Texas Instruments Incorporated | Static random access memory for gate array devices |
| US5517132A (en) * | 1994-01-19 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| US5926396A (en) * | 1995-05-26 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| US7007257B2 (en) | 2002-05-22 | 2006-02-28 | Renesas Technology Corp. | Automatic placement and routing apparatus for designing integrated circuit that controls its timing using multiple power supplies |
-
1990
- 1990-08-13 JP JP21401690A patent/JPH0496369A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0590591A2 (en) * | 1992-09-28 | 1994-04-06 | Texas Instruments Incorporated | Static random access memory for gate array devices |
| EP0590591A3 (en) * | 1992-09-28 | 1995-03-15 | Texas Instruments Inc | Static RAM memory for gate matrix devices. |
| KR100299993B1 (ko) * | 1992-09-28 | 2001-11-22 | 윌리엄 비. 켐플러 | 게이트 어레이 장치용 정적 랜덤 액세스 메모리 |
| US5517132A (en) * | 1994-01-19 | 1996-05-14 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| USRE37475E1 (en) * | 1994-01-19 | 2001-12-18 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| USRE38152E1 (en) | 1994-01-19 | 2003-06-24 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method and semiconductor integrated circuit |
| US5926396A (en) * | 1995-05-26 | 1999-07-20 | Matsushita Electric Industrial Co., Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| US5978573A (en) * | 1995-05-26 | 1999-11-02 | Matsushita Electric Industrial Co.Ltd. | Logic synthesis method, semiconductor integrated circuit and arithmetic circuit |
| EP0810668A1 (en) * | 1996-05-30 | 1997-12-03 | Nec Corporation | Silicon on insulator master slice semiconductor integrated circuit |
| US7007257B2 (en) | 2002-05-22 | 2006-02-28 | Renesas Technology Corp. | Automatic placement and routing apparatus for designing integrated circuit that controls its timing using multiple power supplies |
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