KR920004340B1 - 전원절환회로 - Google Patents

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KR920004340B1
KR920004340B1 KR1019890008314A KR890008314A KR920004340B1 KR 920004340 B1 KR920004340 B1 KR 920004340B1 KR 1019890008314 A KR1019890008314 A KR 1019890008314A KR 890008314 A KR890008314 A KR 890008314A KR 920004340 B1 KR920004340 B1 KR 920004340B1
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mos transistors
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아키라 다키바
히로요시 무라타
야소지 스즈키
이사오 아베
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가부시키가이샤 도시바
아오이 죠이치
도시바 마이크로 일렉트로닉스 가부시키가이샤
다케다이 마사다카
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Abstract

내용 없음.

Description

전원절환회로
제 1 도는 본 발명에 따른 전원절환회로의 1실시예를 나타낸 회로구성도,
제 2 도는 제 1 도에 도시된 본 발명의 실시예를 설명하기 위한 도면,
제 3 도는 본 발명에 따른 전원절환회로의 변형예를 나타낸 회로도,
제 4 도는 종래의 전원절환회로의 일예를 나타낸 회로도,
제 5 도는 제 4 도에 도시된 회로의 결점을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
P1 : 제 1p챈널형 MOS트랜지스터 P2 : 제 2p챈널형 MOS 트랜지스터
P3 : 제 3p챈널형 MOS트랜지스터 P4 : p챈널형 MOS트랜지스터
N5 : n챈널형 MOS트랜지스터 6 : 접속점
7 : 인버터 8 : 레벨시프터
10 : 기준전위단자
[산업상의 이용분야]
본 발명은 CMOS에 관한 것으로, 특히 출력단자에서의 출력전위레벨을 학실하게 유지시킬 수 있으면서, 입력단자를 다른 입력신호에 대해 공용할 수 있도록 된 전원절환회로에 관한 것이다.
[종래의 기술 및 그 문제점]
EPROM등을 사용하는 대규모집적회로(LST)에서는 기록 모우드시 전원전위("VDD)보다 높은 전위를 기록용전위로서 인가할 필요가 있는 바, 이 경우에는 기준전위와 그 기준전위보다 높은 전위를 전원으로 사용하여 절환해주어야만 된다.
종래, 상기와 같이 전원을 절환하는 회로로서는 여컨대 제 4 도에 도시된 전원절환회로가 소개되어 있는데, 이 제 4 도에 도시된 종래의 전원절환회로에서는 직렬로 제 제 1p챈널형 MOS트랜지스터(P1)와 제 2p챈널형 MOS 트랜지스터(P2)가 갖추어져 있으면서, 이 제 1p챈널형 MOS트랜지스터(P1)의 소오스에는 입력단자(1N2)로부터 고전위 "VPP"레벨이 공급된느 반면, 제 2p챈널형 MOS 트랜지스터(P2)의 드레인에는 기준전위 단자(10)로부터 "VDD"레벨이 공급되게 된다.
또한, 제 어신호가 입력되는 입력단자(IN1)에는 레벨시프터(8)의 입력이 접속되는 한편, 이 레벨시프터(8)를 매개해서 제 1p챈널형 MOS트랜지스터(P1)의 게이트가 접속되고, 또 입력단자(IN1)에는 p챈널형 MOS 트랜지스터(P4) 및 n챈널형 MOS 트랜지스터(N5)로 구성된 인버터회로(7)의 게이트가 접속된다. 그리고, 출력단자(OUT1)에는 상기 제 1p챈널형 MOS트랜지스터(P1)의 드레인과 제 2p챈널형 MOS트랜지스터(P2)의 소오스가 접속된 접속점이 연결됨과 더불어, p챈널형 MOS 트랜지스터(P4) 및 n챈널형 MOS 트랜지스터(N5)를 매개해서 접지단자의 "GND"레벨이 접속되며, 상기 제 2p챈널형 MOS 트랜지스터(P2)의 게이트에는 p챈널형 MOS 트랜지스터(P4)와 n챈널형 MOS 트랜지스터(N5)의 접속점이 접속되어 있다.
이어, 이러한 종래예의 전원절환회로의 동작에 대해 설명하면 다음과 같다.
입력단자(IN2)에는 "VDD"레벨보다 높은 전위인 "VPP"레벨인 입력신호가 인가되는 바, 여기서 상기 레벨 시프터(8)는 입력단자(IN1) "VDD"레벨이 입력되는 경우 제 1p챈널형 MOS 트랜지스터(P1)를 완전히 OFF 시키기 위해 설치되는 것으로, 입력단자 (IN1)에 "GND"레벨이 입력되는 경우 "GND"레벨을 출력하는 회로이다.
이 제 4 도에 도시된 회로구성에서, 먼저 입력단자(IN1) "GND"레벨이 입력되면서 입력단자(IN2)에 "VPP"레벨이 입력되게 되면, 제 1p챈널형 MOS 트랜지스터(P1)의 게이트에는 레벨시프터(8)의 출력인 "GND"레벨이 인가되어 제 1p챈널형 MOS 트랜지스터(P1)가 ON되고, 이에 따라 제 1p챈널형 MOS 트랜지스터 (P2)의 소오스가 접속된 접속점(6)은 "VPP"레벨로 된다. 또한, 입력단자(IN1)에 접속된 인버터(7)의 n챈널형 MOS트랜지스터 (N5)의 게이트에 "GND"레벨이 인가되므로 n챈널형 MOS트랜지스터(N5)가 OFF 된다. 이에 대해 입력단자(IN1)에 접속된 p챈널형 MOS 트랜지스터(P4)의 게이트에도 "GND"레벨이 인가되는데, 이 경우 접속점(6)이 "VPP"레벨이므로 p챈널형 MOS 트랜지스터(P4)는 ON되고, 이 p챈널형 MOS 트랜지스터(P4)를 매개해서 제 2p챈널형 MOS 트랜지스터(P2)의 게이트가 "VPP"레벨로 되어 제 2p 챈널형 MOS 트랜지스터(P2)는 완전히 OFF되므로 출력단자(OUT1)로부터 "VPP"레벨의 전위가 출력되게 된다.
그리고, 입력단자(IN1) "VDD"레벨이 입력되게 되면, 제 1p챈널형 MOS트랜지스터(P1)의 게이트이는 레벨시프터(8)의 출력인"VPP"레벨이 인가되어 상기 제 1p챈널형 MOS트랜지스터(P1)는 완전히 OFF되고, 입력단자(IN1) 에 접속된 인버터(7)의 n챈널형 MOS트랜지스터 (N5)의 게이트에는 "VDD"레벨 인가되므로 그 n챈널형 MOS트랜지스터 (N5)가 ON이 되며, 제 2p챈널형MOS 트랜지스터(P2)의 게이트는 "GND "레벨로 되어 제 2p탠널형MOS 트랜지스터(P2)는 ON 된다. 따라서, 제 1p챈널형 MO S트랜지스터(P1)의 드레인과 제 2p탠널형MOS 트랜지스터(P2)의 소오스가 접속된 접속점(6)은 "VDD"레벨이기 때문에 이 p챈널형MOS 트랜지스터(P4)의 게이트 및 소오스가 모두"VDD"레벨이기 때문에 이 p챈널형MOS 트랜지스터(P4)가 OFF가 됨에 따라 접속점(6)의 "VDD"레벨이 그대로 출력단자(OUT1)로부터 출력되게 된다.
상기한 바와같이 제 4 도에 도시된 종래예의 전원절환회로에서 입력단자(IN1)에 " GND"레벨이 입력되면 출력단자(OUT1)로부터 "VPP"레벨이 출력되는 반면, 입력단자(INI)에 "VDD"레벨이 입력되면 출력단자(OUT1)로부터 "VDD"레벨이 출력되게 된다.
한편, 고전위 입력단자(IN2)에 인가되는 전위가 "VDD"레벨과 동등한 전위이거나 그 보다 높은 레벨인 경우에는 제 5 도에 도시된 바와같이 제 1p챈널형 MOS트랜지스터(P1) 의 소오스확산영역(P형)과 N웰(N Well) 사이에 존재하는 기생다이오드(D1)에 순방향바이어스가 가해지지 않게 되므로 전류가 흐르지 않게 되지만, 입력단자(IN 2)에 인가되는 전위가 "VDD"레벨보다 낮은 경우에는 제 1p챈널형 MOS트랜지스터(P1)가 OFF되어 있음에도 불구하고, 기생다이오드(D1)에는 순방향바이어스가 가해지게 되어 도통되므로 제 1 및 제 2p챈널형 MOS 트랜지스터(P1, P2) 매개하는 VDD단자(10)와 입력단자(IN2)사이에 전류경로가 형성되어 출력단자(OUT1)로부터 출력레벨이 저하되게 된다. 이와같이 종래의 전위절환로에서는 입력단자(IN2)로부터 인가되는 전위가 "VDD"레벨보다 낮은 경우에는 상기와 같은 결점이 있기 때문에 고전위 입력신호에 대해서는 다른 입력단자(IN2)를 겸용할 수가 없게 되므로 각 입력신호에 대해 각각의 전용단자를 설치해주어야 한다는 결점이 있었다.
[발명의 목적]
이에, 본 발명은 상기한 종래기술상의 결점을 해결하기 위해 이루어진 것으로, 다수의 전위레벨이 입력되는 CMOS.LSI와 같은 반도체장치에서 하나의 입력단자를 다른 입력신호와 겸용할 수 있도록 된 전원절환회로 제공함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위해 본 발며의 전원절환회로는 제 1MOS 트랜지스터와 출력단자(OUT1)사이에 새로이 제 3MOS 트랜지스터를 설치해주게 되면 입력단자로부터 인가되는 전위가 "VDD"레벨보다 낮은 경우에도 제 3MOS 트랜지스터가 OFF가 되어 기생다이오드에 역바이어스가 걸리게 되어 도통이 억제됨에 따라 출력단자로부터의 출력레벨이 저하되지 않으면서 확실히 유지되게 됨과 더불어, 입력단자 다른 입력신호화 겸용할 수 있도록 된 것이다.
즉, 본 발명의 전원절환회로는 직렬로 접속된 제 1MOS 트랜지스터와 제 2 M OS 트랜지스터를 갖추고서, 기준저위와 이 기준전위를 절환해서 출력하는 전원절환회로에 있어서, 상기 제 1 및 제 2MOS 트랜지스터사이에 제 3MOS 트랜지스터를 설치해서, 이 제 3MOS 트랜지스터의 소오스를 상기 제 1MOS 트랜지스터의 드레인에 접속시키고, 상기 제 3MOS 트랜지스터의 드레인을 제 2MOS 트랜지스터의 소오스에 접속시키며, 상기 제 3MOS 트랜지스터의 드레인과 제 2MOS 트랜지스터의 소오스가 접속된 접속점을 출력으로 하며, 상기 제 1MOS 트랜지스터 소오스에 고전위 또는 저전위가 공급되게 하고, 제 2MOS 트랜지스터의 드레인에 기준전위가 공급되게 한 것을 특징으로 한다.
본 발명의 바람직한 실시태양에 있어서 상기 제 1과 제 2및 제 3MOS 트랜지스터는 p챈널형 MOS 트랜지스터를 사용하고, 상기 제 1MOS 트랜지스터의 소오스에 고전위를 공급할 수 있게 되는 바, 이와같이 p챈널형 MOS트랜지스터를 사용하면서 제 1 MOS 트랜지스터의 소오스에 고전위를 공급하는 실시태양에서는 제 2MOS 트랜지스터 의 게이트신호를 소오스가 출력으로 가능하는 MOS 트랜지스터 이루어진 인버터의 출력신호로 할 수 있게 된다.
또한, 제 1, 제 2 및 제 3MOS 트랜지스터를 p챈널을 사용하면서 제 1MOS 트랜지스터의 게이트신호는 고전위 또는 접지전위를 출력하는 레벨시프터로부터 공급되도록 할 수 있게 된다.
그리고, 본 발명의 다른 실시태양에서 상기 제 1과 제 2 및 제 3MOS 트랜지스터는 n챈널형 트랜지스터를 사용하고, 상기 제 1MOS 트랜지스터의 소오스에 저전위를 공급할 수 있게 된다.
[작용]
여기서, 본 발명에 따른 전원절환회로의 기능을 개략적으로 설명하면 다음과 같다.
본 발명에 따른 전원절환회로에서는 제 1 및 제 2MOS 트랜지스터 사이에 제 3 MOS 트랜지스터가 새로이 설치되게 되는 바, 즉 제 1MOS 트랜지스터와 출력단자사이에 제 3MOS 트랜지스터가 설치되게 된다. 이에 따라 입력단자(IN2)로부터 인가 되는 전위가 기준전위인 "VDD"레벨보다 낮을 경우에도 제 3MOS 트랜지스터가 OFF 되고, 제 3MOS 트랜지스터의 소오스 확산영역과 n웰 사이에 존재하는 기생다이오드에 역바이어스가 걸리게 되어 기준전위와 입력단자 사이의 도통이 억제 된다.
[실시예]
이하, 예시된 도면을 참조해서 본 발명을 보다 구체적으로 설명한다.
제 1 도는 본 발명의 1실시예에 따른 회로구성돌르 나타내고, 제 2 도는 제 1 도의 실시예회로의 기능을 설명하는 회로구성도로서, 본 실시예에 따른 전원절환회로는 직렬로 접속된 제 1MOS 트랜지스터(P1)및 제 2MOS 트랜지스터(P2)를 갖추게 됨과 더불어, 이 제 1 및 제 2 의 MOS 트랜지스터(P1,P2) 사이에 제 3 MOS 트랜지스터(P3)가 갖추어져, 이 제 3MOS 트랜지스터(P3)의 소오스가 제 1 MOS 트랜지스터(P1)의 드레인에 접속되고, 그 제 3MOS 트랜지스터(P1)의 드레인이 제 2MOS 트랜지스터(P2)의 소오스에 접속되며 그 제 3MOS 트랜지스터의 백게이트는 출력단자(OUT1)에 접속된다. 그리고, 상기 제 3MOS 트랜지스터(P3)의 드레인과 제 2MOS 트랜지스터(P2)의 소오스가 접속된 접속점(6)이 출력단자(OUT1)에 되며, 상기 제 1MOS 트랜지스터(P1)의 소오스에 고전위("VPP")가 공급되고, 제 2MOS 트랜지스터(P2)의 드레인에 기준전위("VDD")가 공급되도록 구성되어 있다.
이러한 구성에서 상기 출력단자(OUT1)에는 제 1 및 제 3 MOS 트랜지스 터(P1, P3)를 매개해서 입력단자(IN2)가 접속되는 한편, 제 2MOS 트랜지스터(P2)를 매개해서 "VDD"단자(10)가 접속되고, 인버터회로(7)를 구성하는 트랜지스터(P4,P5)를 매개해서 접지단자(GND : 0) 가 접속된다.
한편, 제 어신호가 입력되는 입력단자(IN1)에는 레벨시프터(8)의 입려과, 상기 제 3p챈널형 MOS 트랜지스터(P3)의 게이트 및 트랜지스터(P4,N5)로 구성된 인버터회로(7)의 게이트가 접속되고, 제 1p챈널형 MOS 트랜지스터(P1)의 게이트에는 레벨시프터(8)의 출력이 접속되며, 제 2p챈널형 MOS 트랜지스터(P2)의 게이트는 p챈널형 MOS 트랜지스터(P4)와 n챈널형 MOS 트랜지스터(N5)의 접속점이 접속된다.
여기서, 상기 레벨시프터(8)는 상기 입력단자(IN1)에 "VDD"레벨이 입력되는 경우, 제 1p 챈널형 MOS 트랜지스터(P1)를 완전히 OFF시키기 위해 설치된 것으로, 입력단자(IN1)에 "VDD"레벨이 입력되는 경우 이 레벨시프터(8)에서는 "VPP"레벨이 출력되는 반면 입력단자(IN1)에 "GND"레벨이 입력되는 경우 이 레벨시프터(8)에서는 "GN D"레벨이 출력된다.
다음에, 본 발명의 1실시예에 따른 전원절횐회로의 동작에 대해 설명힌다.
입력단자(IN2)에 "VDD"레벨이 이상의 전위 "VPP"가 인가되는 경우에 입력단자 (IN1)에 "GND"레벨의 전위가 인가되면 제 1p챈널형 MOS 트랜지스터(P1)와 제 3p챈널형 MOS 트랜지스터(P3)의 게이트가 각각 "GND"레벨로 되어 이 p챈널형 MOS 트랜지스터(P1)와 제 3p챈널형MOS 트랜지스터에 (P3) ON 되므로 상기 접속점(6)은 "VPP" 레벨로 되어 이 p챈널형 MOS 트랜지스터(N5)의 게이트에는 "GND"레벨의 전위가 인가되고 있으므로 상기 n챈널형 MOS 트랜지스터(N5)는 OFF되며 p챈널형 MOS 트랜지스터(P4)의 게이트에도 "GND'레벨의 전위가 인가되는데, 이 경우에는 접속접(6) "VPP" 레벨이기 때문에 p챈널형 MOS 트랜지스터(P4)가 ON되어 제 2p챈널형 MOS 트랜지스터(P2)의 게이트가 "VPP"레벨로 되어 트랜지스터(P2)는 완전히 OFF되고, 이에 따라 출력단자(OUT1)에서는 "VPP"레벨이 출력되게 된다.
이어서, 입력단자(IN1)에 "VDD"레벨이 인가되면 제 1p챈널형 MOS트랜지스터( P1)의 게이트가 "VPP"레벨로 되어 제 1p챈널형 MOS 트랜지스터(P1)가 OFF되고, 이 경우 상기 n챈널형 MOS 트랜지스터(N5)의 게이트는 "VDD"레벨로 되므로 n챈널형 MOS 트랜지스터(N5)는 ON되는 한편, 제 2p 챈널형 MOS 트랜지스터(P2)의 게이트는"GND"레벨로 되기 때문에 제 2p챈널형 MOS 트랜지스터(P2)가 ON됨에 따라 접속점(6)이 "VDD"레벨로 되므로 p챈널형 MOS 트랜지스터(P4)가 OFF되는 한편, 제 3p챈널형 MOS 트랜지스터(P3)의 게이트와 접속점(6)이 모두 "VDD"레벨로 되어 제 3p챈널형 MOS 트랜지스터(P3)가 OFF되므로 결국 출력단자(OUT1)에는 p챈널형 MOS 트랜지스터(P2)에 의해 "VDD"레벨의 전위가 출력된다.
이어서, 입력단자(IN1)에 "VDD"레벨보다 낮은 전위가 인가되는 경우에 대해 제 2 도를 참조해서 설명한다.
입력단자(IN1)에 "VDD"레벨의 전위가 인가되는 경우에는 상기 n챈널형 MOS 트랜지스터(N5)의 게이트에 "VDD"레벨이 인가되어 그 트랜지스터(N5)가 ON되고, 이에 따라 제 2p챈널형 MOS 트랜지스터(P2)의 게이트가 "GND"레벨로 되므로 제 2p챈널형 MOS 트랜지스터(P2)가 ON이 된다. 이 때문에 접속점(6)은 "VDD"레벨로 되고, p챈널형 MOS 트랜지스터(P4)의 게이트가 "VDD"레벨로 되므로 그 트랜지스터(P4)는 OFF 되게 된다.
여기서, 이 경우에는 제 3p챈널형 MOS 트랜지스터(P3)의 소오스확산영역(P형) 과 n웰 사이에 기생다이오드(D2)에 대해서는 입력단자(IN2)에 게이트가 "VDD"레벨로 되므로 트랜지스터(P3)가 OFF 되어 이 제 3p챈널형 MOS 트랜지스터(P3)의 "VDD"레벨로 된 상태로 됨에 따라 역바이러스가 걸리게 되어 트랜지스터(P3)가 도통되지 않게 되므로 제 1p챈널형 MOS 트랜지스터(P1)의 상태에 관계없이 트랜지스터(P3)에 의해 트랜지스터(P1,P2,P3)를 매개하는 기준전위"VDD"단자(10)와 고전위입력단자(IN2) 사이의 전류경로가 차단될 수 있다. 따라서 종래의 전원절환회로의 결점으로 되고 있는 출력단자(OUT1)에서의 출력레벨저하를 억제시켜 출력단자(OUT1) 에서 "VDD"레벨이 확실하게 출력되게 할 수 있다.
그리고, 본 발명은 상기한 실시태양로만 한정되지 않고, 본 발명의 범위내에서 여러가지로 변형해서 실시할 수 있다. 즉, 예컨대 상기 고전위전원 대신에 부전원을 사용하는 한편 기준전위로서 예컨대 "VDD"레벨인 저전위를 사용하는 형태로 실시할 수 있는 바, 그 예로서 제 3 도에 도시된 바와같이 n챈널형 및 p챈널형 MOS 트랜지스터(N1,N2,N3,N4,N5)를 각각 제 1 도에 도시된 실시예에서의 p챈널 및 n챈널 MOS 트랜지스터(P1,P2,P3,P4,N5)에 교체시킬 수도 있다.
또, 상기 레벨시프터(8)는 제 1MOS 트랜지스터(P1)를 완전히 OFF시킬 수 있는 것이라면 어느 것이나 사용가능하게 되고, 제 3 MOS 트랜지스터(P3)에 대해서는 기준전위 "VDD"레벨 고전위 또는 저전위 입력단자(IN2) 사이의 전류경로를 유효하게 차단할 수 있는 것이라면 그 구조는 임의로 구성할 수 있다.
[발명의 효과]
상기와 같이 본 발명에 따른 전원절환회로에 의하면 제 1MOS 트랜지스터와 출력단자 (OUT1)사이에 제 3MOS 트랜지스터가 설치됨에 따라 입력단자로부터 인가되는 전위가 기준전위인 "VDD"레벨보다 낮은 경우에도 제 3MOS 트랜지스터(P3,N3)의 소오스확산영역과 n웰 사이에 존재하는 기생다이오드에 역바이어스가 걸리게 되어, 기준전위와 입력단자(IN2)사이의 도통이 억제되므로 기준전위인 "VDD"레벨보다 낮은 경우에도 출력단자(OUT1)에서 "VDD"레벨이 확실하게 출력될 수 있게 된다.
또한 종래의 회로에서는 고전위를 인가해주기 위한 전용단자가 별도로 필요하게 되지만, 본 발명에 따른 전원절환회로에서는 고전위"VPP"레벨의 입력단자(IN2)를 전위가 틀린 다른 입력단자와 겸용할 수 있게 되어 핀(pin)수를 삭감할 수 있게 되고, 부전원과 같은 저전위를 사용하는 실시태양에도 적용시킬 수 있어, 저전위레벨의 입력단자를 전위가 틀린 다른 입력단자와 겸용할 수 있으므로 마찬가지로 핀 수를 삭감할 수 있는 효과가 있다.

Claims (5)

  1. 상호 직렬로 접속된 제 1 및 제 2MOS 트랜지스터(P1,N1 ; P2,N2)를 갖추고서, 기준전위와 이 기준전위와는 다른 적어도 1개의 전위를 사용하여 전원전위를 절환해서 출력하도록 된 전원절환회로에 있어서, 상기 제 1MOS 트랜지스터(P1,N1)와 2 MOS 트랜지스터(P2,N2)사이에 제 3MOS 트랜지스터(P3,N3)가 설치되어, 이 제 3MOS 트랜지스터(P3,N3)의 소오스가 상기 제 1MOS 트랜지스터(P1,N1)의 드레인에 접속되고, 상기 제 3MOS 트랜지스터(P3,N3)의 드레인과 제 2MOS 트랜지스터(P2,N2)의 소오스에 접속되며, 상기 제 3MOS 트랜지스터(P3, N3)의 백게이트가 출력단자(OUT1)에 접속되고, 사이 제 3MOS 트랜지스터(P3, N3)의 드레인과 제 2MOS 트랜지스터(P2, N2)의 소오스가 접속된 접속점(6)이 출력단자(OUT1)로 되며, 상기 제 1MOS 트랜지스터(P1,N1)의 소오스에 고전위 또는 저전위가 공급되고, 상기 제 2MOS 트랜지스터(P2,N2)의 트레인에 기준전위(VDD-VDD)가 공급되도록 된 것을 특징으로 하는 전원절환회로.
  2. 제 1 항에 있어서, 상기 제 1MOS 트랜지스터(P1)와 제 2MOS 트랜지스터(P2)및 제 3MOS 트랜지스터(P3)로서 p챈널 트랜지스터가 사용되고, 상기 제 1MOS 트랜지스터(P1)의 소오스에는 고전위가 공급되도록 된 것을 특징으로 하는 전원절환회로.
  3. 제 1 항에 있어서, 상기 제 2MOS 트랜지스터(P2,N2)의 게이트에 소오스가 출력으로 기능하게 되는 MOS 트랜지스터(P4,N5 ; P5,N4)로 구성된 인버터의 출력신호가 공급되도록 된 것을 특징으로 하는 전원절환회로.
  4. 제 1 항에 있어서, 상기 제 MOS 트랜지스터(P1,N1)게이트에 고전위 또는 접지전위를 출력하는 레벨시프터(8)의 출력이 공급되도록 된 것을 특징으로 하는 전원절환회로.
  5. 제 1 항에 있어서, 상기 제 1MOS 트랜지스터(N1)와 제 2MOS 트랜지스터(N2) 및 제 3MOS 트랜지스터(N3)로서 n챈널 트랜지스터가 사용되고, 상기 제 1MOS 트랜지스터(N1)의 소오스에는 저전위가 공급되도록 된 것을 특징으로 하는 전원절환회로.
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0793019B2 (ja) * 1988-09-02 1995-10-09 株式会社東芝 半導体集積回路
JPH03148827A (ja) * 1989-11-06 1991-06-25 Nec Ic Microcomput Syst Ltd 半導体集積回路
JPH07111826B2 (ja) * 1990-09-12 1995-11-29 株式会社東芝 半導体記憶装置
JP2570591B2 (ja) * 1993-09-16 1997-01-08 日本電気株式会社 トランジスタ回路
KR0124046B1 (ko) * 1993-11-18 1997-11-25 김광호 반도체메모리장치의 승압레벨 감지회로
JP3562725B2 (ja) * 1993-12-24 2004-09-08 川崎マイクロエレクトロニクス株式会社 出力バッファ回路、および入出力バッファ回路
US5493244A (en) * 1994-01-13 1996-02-20 Atmel Corporation Breakdown protection circuit using high voltage detection
US5594381A (en) * 1994-04-29 1997-01-14 Maxim Integrated Products Reverse current prevention method and apparatus and reverse current guarded low dropout circuits
EP0729232B1 (en) * 1995-02-22 2003-09-17 Texas Instruments Incorporated A high voltage analog switch
US5517153A (en) * 1995-06-07 1996-05-14 Sgs-Thomson Microelectronics, Inc. Power supply isolation and switching circuit
DE69727918D1 (de) * 1997-06-30 2004-04-08 St Microelectronics Srl Verfahren und entsprechende Schaltung zum Verhindern des Einschaltens eines parasitären Transistors in einer Ausgangsstufe einer elektronischen Schaltung
GB2327544B (en) * 1997-07-16 2001-02-07 Ericsson Telefon Ab L M Electronic analogue switch
JP3746273B2 (ja) * 2003-02-12 2006-02-15 株式会社東芝 信号レベル変換回路
JP3984222B2 (ja) * 2003-12-15 2007-10-03 株式会社東芝 信号レベル変換回路
JP2006301840A (ja) * 2005-04-19 2006-11-02 Toshiba Corp 信号レベル変換バススイッチ
JP4199765B2 (ja) * 2005-12-02 2008-12-17 マイクロン テクノロジー，インコーポレイテッド 高電圧スイッチング回路

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3936676A (en) * 1974-05-16 1976-02-03 Hitachi, Ltd. Multi-level voltage supply circuit for liquid crystal display device
US4441172A (en) * 1981-12-28 1984-04-03 National Semiconductor Corporation Semiconductor memory core program control circuit
US4477742A (en) * 1982-06-21 1984-10-16 Eaton Corporation Three terminal bidirectional drain to drain FET circuit
JPS6052112A (ja) * 1983-08-31 1985-03-25 Toshiba Corp 論理回路
JPS60124124A (ja) * 1983-12-08 1985-07-03 Nec Corp 入力回路
FR2607338A1 (fr) * 1986-11-21 1988-05-27 Eurotechnique Sa Circuit de commutation de tension en technologie mos
JPH01123522A (ja) * 1987-11-07 1989-05-16 Mitsubishi Electric Corp 半導体集積回路装置

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