JP4199765B2

JP4199765B2 - 高電圧スイッチング回路

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Description

本発明は、高電圧スイッチングに関する。

通常、メモリデバイスは、内部半導体集積回路としてコンピュータやその他の電子デバイスに設けられる。メモリには、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、フラッシュメモリ等、多くのタイプがある。

通常、フラッシュメモリ集積回路は、プログラミング処理や消去処理に比較的大きな電圧を必要とする。例えば、メモリＩＣは供給電圧３Ｖであるが、プログラム電圧は２０Ｖを必要とすることもある。

図１は従来技術の高電圧スイッチング回路を示す。この回路は、エンハンスメント型ｎチャネル金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）１０１をエンハンスメント型ｐチャネルＭＯＳＦＥＴ１０２に直列接続して構成される。ｎチャネルデプレッション型ＭＯＳＦＥＴ１０３はエンハンスメントトランジスタ１０１，１０２とスイッチングされる高電圧Ｖ_PPとの間に接続される。このデプレッショントランジスタ１０３のゲートはＶ_OUTに接続される。エンハンスメントＰＭＯＳＦＥＴ１０２の基板又はウェルはデプレッションＮＭＯＳＦＥＴ１０３のソースに接続される。インバータ１００は信号Ｖ_INを反転する。

Ｖ_INの論理信号１は、インバータ１００によって論理信号０に反転される。これによってエンハンスメント型ＮＭＯＳＦＥＴ１０１はオフになり、エンハンスメント型ＰＭＯＳＦＥＴ１０２及びデプレッション型ＮＭＯＳＦＥＴ１０３を介してＶ_OUTはＶ_PPにチャージされる。ＰＭＯＳＦＥＴ１０２の基板電圧１０５もＶ_PPになる。

Ｖ_INが論理信号０の時、インバータ１００はその信号を論理信号１に反転して、エンハンスメント型ＮＭＯＳＦＥＴ１０１に入力する。これによってＮＭＯＳＦＥＴ１０１がオンになり、回路は、回路アースＶ_SSにディスチャージされる。こうして、デプレッション型ＮＭＯＳＦＥＴ１０３のゲート電位が０Ｖとなり、ＮＭＯＳＦＥＴ１０３はオフになる。エンハンスメントＰＭＯＳＦＥＴ１０２の基板／ウェル電圧は、このようにして０Ｖとなる。このトランジスタ１０２のゲートバイアスは５Ｖ（すなわち論理信号１）であるが、基板電位はその入力信号である５Ｖより小さいため、ＰＭＯＳＦＥＴ１０２が遮断する。

図２は、図１の回路の入力信号と出力信号との関係の典型例を示す。最低値にあるＶ_INがＶ_CCになるとＶ_OUT信号がＶ_PPに達することがわかる。

従来技術のスイッチング回路では、ＰＭＯＳＦＥＴ１０２においてゲート基板間電圧が大きくなるというひとつの問題がある。長時間にわたってこのバイアスをうけると、電子もしくはホールの注入によって、図３に示すように閾値電圧Ｖ_thの変動を引き起こす。このため、Ｖ_thが減少する場合はスイッチング回路をオンすることができなくなったり、また、Ｖ_thが増加する場合は回路の漏れ電流が増加したりする。

上述した理由、及び以下に述べる理由により、本技術分野において、スイッチング回路の信頼性改善の必要性がある。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。

上述した問題及びその他の問題は本発明によって解決され、また、以下の明細書を検討することによって理解されるであろう。

本発明は高電圧スイッチング回路を包含する。前記回路はスイッチングされる高電圧に結合された第１のトランジスタを備える。第１のトランジスタは回路出力に結合されたゲートを有する。第２のトランジスタは第１のトランジスタと回路出力との間に結合される。第２のトランジスタはトランジスタの動作制御のためのゲートを有する。第３のトランジスタは第２のトランジスタと回路アースとの間に結合される。第３のトランジスタはトランジスタの動作制御のためのゲートを有する。制御回路は、第２のトランジスタのゲートと第３のトランジスタのゲートに結合され、それらトランジスタをオンオフする。制御回路は、回路出力に対して、第１及び第２のトランジスタを介して高電圧をスイッチングして、第２のトランジスタのゲートでの電圧を０Vより大きい状態に維持する。

一実施形態では、第１のトランジスタはデプレッション型ｎチャネル電界効果トランジスタ（ＦＥＴ）であり、第２のトランジスタはエンハンスメント型ｐチャネルＦＥＴであり、第３のトランジスタはエンハンスメント型ｎチャネルＦＥＴである。

さらに別の実施形態は、さまざまな範囲での方法及び装置を含む。

以下、添付図面を参照して本発明を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施形態を例示的に示している。添付図面において、同類の参照符号は複数の図中の実質的に同等な構成要素を示す。実施形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の範囲を逸脱することなく、構造的、論理的、電気的な変更を加えて発明を実施してもよい。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、添付されたクレーム及びその均等物によってのみ定義されるものである。

図４は、本発明に係る高電圧スイッチング回路の一実施形態の回路図を示す。この実施形態は、エンハンスメント型ｎチャネルＭＯＳＦＥＴ４０１で構成される。このＭＯＳＦＥＴ４０１は、ドレインがアース(Ｖ_SS)に結合され、ソースはエンハンスメント型ｐチャネルＭＯＳＦＥＴ４０２のドレインに結合される。

ＰＭＯＳＦＥＴ４０２のソースはデプレッション型ｎチャネルＭＯＳＦＥＴ４０３のソースに結合される。ＮＭＯＳＦＥＴ４０３のゲートはＮＭＯＳＦＥＴ４０１とＰＭＯＳＦＥＴ４０２との間の節点に結合される。この節点はまた、Ｖ_OUTとして作用する。デプレッション型ＮＭＯＳＦＥＴ４０３のドレインはスイッチングされる高電圧(Ｖ_PP)に結合される。ＰＭＯＳＦＥＴ４０２の基板もしくはｎ−ウェルはデプレッション型ＮＭＯＳＦＥＴ４０３とＰＭＯＳＦＥＴ４０２の間との節点に結合される。

エンハンスメント型ＮＭＯＳＦＥＴ４０１のゲートはＶ_INを入力とするインバータ４００に結合される。エンハンスメントＰＭＯＳＦＥＴ４０２のゲートはＮＡＮＤゲート４０６の出力に結合される。ＮＡＮＤゲート４０６の一入力はＶ_INであり、第２の入力はＶ_INBDである。インバータ４００とＮＡＮＤゲート４０６は、制御回路として作用し、Ｖ_OUTがＶ_PPにスイッチングされている間、ＰＭＯＳＦＥＴ４０２のゲートでの電圧を０Ｖより大きい状態に維持する。

Ｖ_INBDは様々な方法で生成することができる。一実施形態では、この電圧は、Ｖ_INを遅延し、反転することによって生成される。遅延は図６ではＴ_dとして示されている。他の実施形態では、Ｖ_OUTを検知し、その電圧を遅延して、ＮＡＮＤゲート４０６の入力にフィードバックすることによってＶ_INBDを生成する。

一実施形態では、Ｖ_PPは２０Ｖであり、Ｖ_CCは３Ｖである。しかしながら、本発明は、いずれかひとつの供給電圧、又は、いずれかひとつのスイッチ電圧に制限するものではない。

図４の高電圧スイッチング回路の動作を図５の概略図及び図６の電圧信号図を参照して説明する。図６において、Ｖ_INがＶ_CCに上昇し、Ｖ_PPが回路出力にスイッチされて、Ｖ_OUTが実質上０ＶからＶ_PPに上昇する。これは、図４のインバータ４００がＶ_INの論理信号１を論理信号０に反転し、エンハンスメント型ＮＭＯＳＦＥＴ４０１のゲートをバイアスするのに応答して起こる。このバイアスによって、ＮＭＯＳＦＥＴ４０１はオフとなる。Ｖ_INはまた、ＮＡＮＤゲート４０６の入力に、Ｖ_INBDと共に入力される。

最初は、Ｖ_INのＨレベルへの上昇とＶ_INBDのＬレベルへの下降との間には遅れがあるため、ＮＡＮＤゲート４０６の出力は論理上の低電圧（すなわち０Ｖ）になる。これによって、ＰＭＯＳＦＥＴ４０２のゲートは時間Ｔ_dの間は０Ｖでバイアスされて、その時間の間は、ＰＭＯＳＦＥＴ４０２はオンとなる。この時間の間に、Ｖ_OUT節点はＰＭＯＳＦＥＴ４０２及びデプレッション型ＮＭＯＳＦＥＴ４０３を介してＶ_PPにチャージされる。時間Ｔ_dはＰＭＯＳＦＥＴ４０２がゲートストレスを受ける唯一の時間となる。デプレッション型ＮＭＯＳＦＥＴ４０３は、Ｖ_PPがゲートに入力されて、オンになる。このようにして、ＰＭＯＳＦＥＴ４０２とデプレッションＮＭＯＳＦＥＴ４０３の間の節点はＶ_PPとなる。

遅延時間Ｔ_dの後、Ｖ_INBDはＬレベルに下がり、ＮＡＮＤゲート４０６の出力がＨレベルになり、ＰＭＯＳＦＥＴ４０２のゲートはＶ_CCでバイアスされる。しかしながら、ウェル電圧はＶ_PPなので、ゲートがＶ_CCであってもＰＭＯＳＦＥＴ４０２はオンを維持する。

図５は、デプレッション型トランジスタ（ＮＭＯＳＦＥＴ）４０３とエンハンスメント型トランジスタ（ＰＭＯＳＦＥＴ）４０２がオンの時の状態を示す。トランジスタ４０２と４０３との間の節点は、ＰＭＯＳＦＥＴ４０２の基板又はｎウェルに結合されており、この時点ではＶ_PPである。それゆえ、電圧差は、従来技術のスイッチング回路よりも実質上減少し、この回路においては、ゲート基板間電圧は緩和される。

図４及び図６を参照すると、Ｖ_INがＬレベルにもどる場合、ＮＭＯＳＦＥＴ４０１はオンに、ＰＭＯＳＦＥＴ４０２はオフになり、その結果、回路は接地して、Ｖ_OUTはＶ_PPから０Ｖになる。デプレッションＮＭＯＳＦＥＴ４０３は０Ｖゲートバイアスによってオフされる。

図７は本発明に係る高電圧スイッチング回路の利点を示す。Ｖ_th対時間（対数目盛）のグラフにおいて、従来技術のスイッチング回路での閾値電圧変動を閾値電圧変動７０１で示す。本発明の実施形態では、閾値電圧変動７０２は、時間ｔだけ引き延ばされている。この時間は、一実施形態においては、回路故障までの時間を３桁オーダで引き延ばす。

図８は本発明の高電圧スイッチング回路の他の実施形態の回路図を示す。この実施形態は図４の実施形態とほぼ同等であり、デプレッションＮＭＯＳＦＥＴ８０３はＶ_PPに結合されたドレインとエンハンスメント型ＰＭＯＳＦＥＴ８０２に結合されたソースを有する。ＮＭＯＳＦＥＴ８０３のゲートはＶ_OUTに結合されている。エンハンスメント型ＮＭＯＳＦＥＴ８０１はＰＭＯＳＦＥＴ８０２のドレインに結合されている。

図８の実施形態において、エンハンスメントＮＭＯＳＦＥＴ８０１のドレインがＶ_INに、ゲートがＶ_CCに結合されており、そのためＶ_INが論理信号０の場合、トランジスタ８０１がオンとなり、導通する。Ｖ_INBDとＶ_IN両方とも論理信号ＨＩＧＨの場合、ＮＡＮＤゲート８００は論理信号ＬＯＷを出力し、ＰＭＯＳＦＥＴ８０２をオンにする。このようにして、Ｖ_INがＬレベルの場合、Ｖ_OUTは０Ｖに、Ｖ_INがＨレベルの場合は、Ｖ_OUTは実質上Ｖ_PPと等しくなる。

図９は本発明の高電圧スイッチング回路のさらに他の実施形態の回路図を示す。この実施形態では、先の実施形態と同様にデプレッション型ＮＭＯＳＦＥＴ９０２及びエンハンスメント型ＰＭＯＳＦＥＴ９０１を用いる。しかしながら、この実施形態においては、ＰＭＯＳＦＥＴ９０１は電圧Ｖ_IN2に結合されたゲートを有する。信号パスブロック９００は制御信号として入力電圧Ｖ_IN1を有し、ＰＭＯＳＦＥＴ９０１のドレインに結合されている。Ｖ_IN2は、一実施形態においては、Ｖ_IN1及びＶ_INBDによって生成される。この信号パス回路ブロック９００は高電圧をＶ_OUTにスイッチしたい場合にＨレベル信号をＰＭＯＳＦＥＴ９０１のドレインに供給する役割を果たしている。Ｖ_OUTを０Ｖにしたい場合は、信号パス回路９００はＰＭＯＳＦＥＴ９０１を接地する。

図１０は、図９の実施形態の動作タイミング図を示す。Ｖ_IN1がＨレベルに、Ｖ_IN2がＬレベルになり、ＰＭＯＳＦＥＴ９０１をオンにすると、Ｖ_PPがＶ_OUTにスイッチングされる。時間Ｔ₁で、Ｖ_IN2がＨレベルにもどる。時間Ｔ₂で、Ｖ_IN1がＬレベルになり、Ｖ_OUTが０Ｖにスイッチングする。

図１１は、プロセッサ１１１０に結合された本発明の一実施形態のメモリデバイス１１００の機能ブロック図を示す。プロセッサ１１１０は、マイクロプロセッサ、プロセッサ、又はその他のタイプの制御回路を用いることができる。メモリデバイス１１００及びプロセッサ１１１０はメモリシステム１１２０の一部を構成する。メモリデバイス１１００には、本発明に係る高電圧スイッチング回路１１２１が組み込まれており、また、本発明の理解を容易にするため、メモリの機能に焦点を当てて簡略化してある。

メモリデバイスはメモリセルアレイ１１３０を含む。一実施形態においては、メモリセルは不揮発性浮遊ゲートメモリセルであり、メモリアレイ１１３０は行と列のバンクに配列される。

アドレス入力接続Ａ０−Ａｘ１１４２上のアドレス信号をラッチするためにアドレスバッファ回路１１４０が設けられる。アドレス信号は、行デコーダ１１４４及び列デコーダ１１４６によって受け取られ、デコードされて、メモリアレイ１１３０にアクセスする。アドレス入力接続の数がメモリアレイ１１３０の密度及び構成に依存することは、本説明によって、当業者によって了解されよう。すなわち、メモリセル及びバンクとブロックの数が増えるとアドレスの数も増える。

上述した実施形態では、ＮＡＮＤ構成メモリアレイを扱ってきたが、本発明はこの構成に制限されるものではない。本発明によるメモリブロック消去方法の実施形態では、メモリデバイスのいかなるアーキテクチャ（例えば、ＮＡＮＤ、ＮＯＲ、ＡＮＤ）も使用することができる。

メモリデバイス１１００は、センス/ラッチ回路１１５０を用いてメモリアレイ列の電圧もしくは電流変化を検知することによってメモリアレイ１１３０のデータを読み出す。このセンス/ラッチ回路は、一実施形態においては、メモリアレイ１１３０からのデータ行を読み出してラッチするために結合される。複数のデータ接続１１６２にわたってコントローラ１１１０との双方向データ通信を行うために、データ入出力バッファ回路１１６０が設けられる。また、メモリアレイにデータを書き込むために書き込み回路１１５５が設けられる。

制御回路１１７０は、プロセッサ１１１０から送信される制御接続１１７２上の信号をデコードする。これらの信号は、データ読み出し処理、データ書き込み処理及び消去処理を含むメモリアレイ１１３０に対する処理の制御に用いられる。制御回路１１７０には、ステートマシン、シーケンサ、又はその他のコントローラを用いることが可能である。

本発明の高電圧スイッチング回路１１２１は、Ｖ_CC論理回路１１２２とメモリアレイ１１３０との間に結合される。Ｖ_CC論理回路１１２２はメモリデバイス１１００が必要とする供給電圧及びプログラミング／消去電圧を生成する。通常、プログラミング／消去電圧は供給電圧よりも大きい。先に論じたように、この高電圧スイッチング回路１１２１は、メモリデバイスのプログラミング処理及び消去処理に必要となる高電圧を必要に応じてスイッチングする。

図１１で図示されるフラッシュメモリデバイスはメモリの機能を容易に理解させるために簡略化されている。フラッシュメモリのより詳細な内部回路及び機能は、当業者にとっては周知である。

図１２は本発明のフラッシュメモリ消去方法を組み込んだメモリモジュール１２００の一実施形態の図である。メモリモジュール１２００はメモリカードとして図示されているが、メモリモジュール１２００に関して論じられる構成概念は、その他のタイプのリムーバブル又はポータブルメモリ（例えばＵＳＢフラッシュドライブ）にも適用可能である。さらに、図１２には、フォームファクタの一例が図示されているが、これらの構成概念も同様に他のフォームファクタに適用可能である。

メモリモジュール１２００は、１個以上のメモリデバイス１２１０を収容するハウジング１２０５を含む。少なくとも１個のメモリデバイスは本発明に係る浮遊ゲートメモリセルで構成される。ハウジング１２０５は、ホストデバイスとの通信用接点１２１５を１個以上含む。ホストデバイスの例としては、デジタルカメラ、デジタル録音再生デバイス、ＰＤＡ、パーソナルコンピュータ、メモリカードリーダ、インターフェースハブなどがある。ある実施形態では、接点１２１５は、標準インターフェースの形態である。ある実施形態では、接点１２１５は、ＵＳＢフラッシュドライブのようなＵＳＢのＡタイプオスコネクタの形態である。ある実施形態では、接点１２１５はセミプロプライエタリインターフェース（a semi-proprietary interface）の形態であり、例えば、サンディスク株式会社（SANDISK corporation）にライセンスされているコンパクトフラッシュ（COMPACTFLASH memory cards）や、ソニー株式会社（SONY corporation）にライセンスされているメモリスティック（MEMORYSTICK memory cards）や、株式会社東芝（TOSHIBA corporation）にライセンスされているＳＤカード（SD SECURE DIGITAL memory cards）などがある。一般には、接点１２１５は、メモリモジュール１２００と、接点１２１５と互換性のあるレセプタを有するホストとの間で制御信号、アドレス信号及び／又はデータ信号を伝えるためのインターフェースを与える。

メモリモジュール１２００は、任意選択で付加回路１２２０を含めてもよい。ある実施形態では、付加回路１２２０はメモリコントローラを含み、このメモリコントローラは、複数のメモリデバイス１２１０全体にわたるアクセスを制御し、及び／又は、外部ホストとメモリデバイス１２１０とのトランスレーション層を与える。例えば、接点１２１５の数と１個以上のメモリデバイス１２１０へのＩ／Ｏ接続の数が１対１対応しない場合がある。こういう場合、メモリコントローラは、メモリデバイス１２１０のＩ／Ｏ接続（図１２では図示されていない）を選択的に結合して、適切な時間に適切なＩ／Ｏ接続で適切な信号を受けるか、又は、適切な時間に適切な接点１２１５で適切な信号を送ることができる。同様に、ホストとメモリモジュール１２００との間の通信プロトコルはメモリデバイス１２１０のアクセスの際に必要とされるものと違う場合がある。この場合は、メモリコントローラは、ホストから受けたコマンドシーケンスを適切なコマンドシーケンスにトランスレートし、メモリデバイス１２１０への所望のアクセスを達成する。さらに、このトランスレートは、コマンドシーケンスに加えて、信号電圧レベルの変更を含んでもよい。

さらに、付加回路１２２０は、メモリデバイス１２１０の制御とは関係のない機能を含んでもよい。例えば、パスワード保護や生体認証などのように、メモリモジュール１２００に対しての読み出しアクセス、又は、書き込みアクセスを制限する回路を付加回路１２２０へ含めてもよい。また、付加回路１２２０に、メモリモジュール１２００のステータスを表示する回路を含めてもよい。例えば、メモリモジュールに電力が供給されているかどうか、また、メモリモジュール１２００にアクセス中かどうかを決定し、そのステータスを、例えばパワー供給されていれば点灯、アクセス中であれば点滅のように、ディスプレイ表示する機能を、付加回路１２２０に含めてもよい。さらに、付加回路１２２０に、メモリモジュール１２００内の電力仕様を調整するためのデカップリングコンデンサのような受動デバイスを含めてもよい。

上述したように、高電圧スイッチング回路の実施形態では、ＰＭＯＳＦＥＴトランジスタにおいてゲート基板間電圧を減少させることによって故障するまでの時間を長くすることができる。これによって、回路故障までの平均時間が３桁のオーダで増加することが可能となる。

本明細書中において、いくつかの具体的な実施形態を説明してきたが、同様の目的を達成することが意図された配置構成は、上述した具体的な実施形態と代替可能であることは当業者にとって明らかであろう。また、本発明の多くの改変は当業者にとって明らかであろう。従って、本願はいかなる本発明のいかなる改変、変形をカバーするものである。また、本発明は、以下の請求項及びそれらの均等物によってのみ限定される。

典型的な従来技術の高電圧スイッチング回路の回路図を示す。図１の従来技術に係る回路での入力電圧と出力電圧との関係を示す。図１の従来技術に係る回路での閾値電圧と時間のグラフを示す。本発明に係る高電圧スイッチング回路の一実施形態の回路図を示す。図４での実施形態で動作電圧がかかっている場合のより詳細な回路図を示す。図４の実施形態の信号間の関係図を示す。図４の実施形態の閾値電圧と時間のグラフを示す。本発明に係る高電圧スイッチング回路の他の実施形態の回路図を示す。本発明に係る高電圧スイッチング回路のさらに他の実施形態の回路図を示す。図９の実施形態の動作電圧間の関係を示す。本発明に係るメモリシステムの一実施形態のブロック図を示す。本発明に係るメモリモジュールの一実施形態のブロック図を示す。

符号の説明

１００…インバータ
１０１、８０１…エンハンスメント型ｎチャンネルＭＯＳＦＥＴ
１０２、８０２、９０１…エンハンスメント型ｐチャンネルＭＯＳＦＥＴ
１０３、８０３、９０２…デプレッション型ｎチャンネルＭＯＳＦＥＴ
１０５…基板電圧４００…インバータ
４０１…エンハンスメント型ｎチャンネルＭＯＳＦＥＴ
４０２…エンハンスメント型ｎチャンネルＭＯＳＦＥＴ
４０３…デプレッション型ｎチャンネルＭＯＳＦＥＴ
４０６、８００…ＮＡＮＤゲート７０１…従来技術による閾値電圧変動
７０２…本発明の実施形態による閾値電圧変動
９００…信号パス回路１１００…メモリデバイス
１１１０…プロセッサ１１２０…メモリシステム
１１２１…高電圧スイッチング回路１１２２…Ｖ_CC論理回路
１１３０…メモリアレイ１１４０…アドレスバッファ回路
１１４２…アドレス入力接続１１４４…行デコーダ
１１４６…列デコーダ１１５０…センス／ラッチ回路
１１５５…書き込み回路１１６０…データ入出力バッファ回路
１１６２…データ接続１１７０…制御回路
１１７２…制御接続１２００…メモリモジュール
１２０５…ハウジング１２１０…メモリデバイス
１２１５…接点１２２０…付加回路

Claims

スイッチングされる高電圧と第１の節点との間に結合され、回路出力に結合されたゲートを有する第１のトランジスタと、
前記第１のトランジスタと前記回路出力との間に結合され、前記第１の節点に結合されたウェル接続部を有する第２のトランジスタと、
前記第２のトランジスタに結合された第３のトランジスタと、
前記第２のトランジスタ及び前記第３のトランジスタに結合され、前記第２のトランジスタ及び前記第３のトランジスタの動作を制御して、前記第１のトランジスタと前記第２のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第２のトランジスタのゲート電圧を０Ｖより大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。
請求項１記載の高電圧スイッチング回路において、
前記第１のトランジスタがｎチャネルＭＯＳトランジスタであることを特徴とする高電圧スイッチング回路。
請求項２記載の高電圧スイッチング回路において、
前記第１のトランジスタは、デプレッション型で動作することを特徴とする高電圧スイッチング回路。
請求項１記載の高電圧スイッチング回路において、
前記第２のトランジスタはｐチャネルＭＯＳトランジスタであり、前記第３のトランジスタはｎチャネルＭＯＳトランジスタであることを特徴とする高電圧スイッチング回路。
請求項４記載の高電圧スイッチング回路において、
前記第２のトランジスタ及び前記第３のトランジスタは、エンハンスメント型で動作することを特徴とする高電圧スイッチング回路。
請求項１記載の高電圧スイッチング回路において、
前記制御回路は、前記第２のトランジスタのゲートにおいて供給電圧に維持することを特徴とする高電圧スイッチング回路。
スイッチングされる高電圧に結合されたドレインと、回路出力に結合されたゲートと、第１の節点に結合されたソースとを有するデプレッション型ｎチャネル電界効果トランジスタと、
前記第１の節点に結合されたソースと、前記回路出力に結合されたドレインと、トランジスタ動作を制御するためのゲートと、前記第１の節点に結合された基板とを有するｐチャネル電界効果トランジスタと、
前記回路出力に結合されたソースと、トランジスタ動作を制御するためのゲートとを有するエンハンスメント型ｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタ及び前記エンハンスメント型ｎチャネル電界効果トランジスタに結合され、前記ｐチャネル電界効果トランジスタと前記エンハンスメント型ｎチャネル電界効果トランジスタの動作を制御して、前記デプレッション型ｎチャネル電界効果トランジスタを介して前記高電圧を前記回路出力へスイッチングして出力信号を生成し、前記ｐチャネル電界効果トランジスタのゲート電圧を０Ｖより大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。
請求項７記載の高電圧スイッチング回路において、
前記トランジスタは、金属酸化膜半導体構造で構成されることを特徴とする高電圧スイッチング回路。
請求項７記載の高電圧スイッチング回路において、
前記制御回路は、
第１の信号に結合された第１の入力と、第２の信号に結合された第２の入力と、前記ｐチャネル電界効果トランジスタのゲートに結合された出力とを有するＮＡＮＤゲートと、
前記第１の信号に結合された入力と、前記エンハンスメント型ｎチャネル電界効果トランジスタのゲートに結合された出力とを有するインバータゲートと、
を備えることを特徴とする高電圧スイッチング回路。
請求項９記載の高電圧スイッチング回路において、
前記第２の信号は、反転され、且つ、所定の時間だけ遅延される前記第１の信号で構成されることを特徴とする高電圧スイッチング回路。
請求項９記載の高電圧スイッチング回路において、
前記第２の信号は、反転され、且つ、所定の時間だけ遅延される前記出力信号で構成されることを特徴とする高電圧スイッチング回路。
請求項７記載の高電圧スイッチング回路において、
前記エンハンスメント型ｎチャネルトランジスタは、さらに、回路アースに結合されたドレインを備えることを特徴とする高電圧スイッチング回路。
データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧よりも大きいプログラミング電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第１のトランジスタと、
前記第１のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第２のトランジスタと、
前記第２のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第３のトランジスタと、
前記第２のトランジスタ及び前記第３のトランジスタに結合され、前記第２のトランジスタ及び前記第３のトランジスタの動作を制御して、前記第１のトランジスタと前記第２のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第２のトランジスタのゲート電圧を０Ｖより大きい状態に維持する制御回路と、
を備えることを特徴とするメモリデバイス。
請求項１３記載のメモリデバイスにおいて、
前記メモリアレイは、不揮発性フラッシュメモリセルで構成されることを特徴とするメモリデバイス。
請求項１３記載のメモリデバイスにおいて、
前記メモリアレイは、ＮＡＮＤ構成メモリアレイであることを特徴とするメモリデバイス。
請求項１３記載のメモリデバイスにおいて、
前記メモリアレイは、ＮＯＲ構成メモリアレイであることを特徴とするメモリデバイス。
メモリ制御信号を生成するプロセッサと、
前記プロセッサに結合された不揮発性メモリセルデバイスと、
を備える電子システムにおいて、
前記メモリセルデバイスは、
データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧よりも大きいプログラミング電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第１のトランジスタと、
前記第１のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第２のトランジスタと、
前記第２のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第３のトランジスタと、
前記第２のトランジスタ及び前記第３のトランジスタに結合され、前記第２のトランジスタと前記第３のトランジスタの動作を制御して、前記第１のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第２のトランジスタのゲート電圧を０Ｖより大きい状態に維持する制御回路と、
を備えることを特徴とする電子システム。
半導体不揮発性メモリデバイスと、
前記メモリデバイスとホストシステムとの間を選択的に接続するように構成された複数の接点と、
を備えるメモリモジュールにおいて、
前記メモリデバイスは、
データを記憶するための複数のメモリセルを備えるメモリアレイと、
供給電圧と、前記供給電圧より大きい高電圧とを生成する電圧生成回路と、
前記電圧生成回路及び前記メモリアレイに結合された高電圧スイッチング回路と、
を備え、
前記高電圧スイッチング回路は、
スイッチングされる高電圧に結合され、回路出力に結合されたゲートを有する第１のトランジスタと、
前記第１のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートを有する第２のトランジスタと、
前記第２のトランジスタと回路アースとの間に結合され、トランジスタ動作を制御するためのゲートを有する第３のトランジスタと、
前記第２のトランジスタ及び前記第３のトランジスタに結合され、前記第２のトランジスタと前記第３のトランジスタの動作を制御して、前記第１のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第２のトランジスタのゲート電圧を０Ｖより大きい状態に維持する制御回路と、
を備えることを特徴とするメモリモジュール。
請求項１８記載のメモリモジュールにおいて、
前記メモリデバイスに結合され、前記ホストシステムに応答して前記メモリデバイスの動作を制御するメモリコントローラを、さらに含むことを特徴とするメモリモジュール。
スイッチングされる高電圧に結合されたドレインと、回路出力に結合されたゲートと、第１の節点に結合されたソースと、を有するデプレッション型ｎチャネル電界効果トランジスタと、
前記第１の節点に結合されたソースと、前記回路出力に結合されたドレインと、トランジスタ動作を制御するためのゲートと、前記第１の節点に結合された基板と、を有するｐチャネル電界効果トランジスタと、
前記回路出力に結合されたソースと、第１の制御電圧信号に結合され、トランジスタ動作を制御するためのドレインと、供給電圧に結合されたゲートと、を有するエンハンスメント型ｎチャネル電界効果トランジスタと、
前記ｐチャネル電界効果トランジスタのゲート及び前記エンハンスメント型ｎチャネル電界効果トランジスタのドレインに結合され、前記トランジスタを制御して、前記第１の制御電圧信号と第２の制御電圧信号とに応じて、前記デプレッション型ｎチャネル電界効果トランジスタと前記ｐチャネル電界効果トランジスタを介し前記高電圧を前記回路出力へスイッチングし、前記ｐチャネル電界効果トランジスタのゲート電圧を０Ｖよりも大きい状態に維持する制御回路と、
を備えることを特徴とする高電圧スイッチング回路。
請求項２０記載の高電圧スイッチング回路において、
前記制御回路はＮＡＮＤゲートで構成され、前記ＮＡＮＤゲートは前記第１の制御電圧信号に結合された第１の入力と、前記第２の制御電圧信号に結合された第２の入力と、前記ｐチャネル電界効果トランジスタのゲートに結合された出力と、を有することを特徴とする高電圧スイッチング回路。
請求項２０記載の高電圧スイッチング回路において、
前記高電圧は、前記供給電圧よりも大きい電圧レベルを有することを特徴とする高電圧スイッチング回路。
前記高電圧と第１の節点との間に結合され、回路出力に結合されたゲートを有する第１のトランジスタと、
前記第１のトランジスタと前記回路出力との間に結合され、トランジスタ動作を制御するためのゲートと、前記第１の節点に結合されたウェル接続部と、を有する第２のトランジスタと、
前記第２のトランジスタ及び前記回路出力に結合され、第１の制御電圧信号入力を有する信号パス回路と、
前記第１の制御電圧信号と第２の制御電圧信号とを備える複数の制御電圧信号と、
を備える高電圧スイッチング回路において、
前記第１の制御電圧信号は、前記第２のトランジスタにＨレベル信号を送って前記高電圧を前記回路出力へスイッチングし、又は、Ｌレベル信号を送ってアースを前記回路出力へスイッチングし、前記第２の制御電圧信号は、前記第２のトランジスタのゲートに結合され、前記第１のトランジスタと前記第２のトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記第２のトランジスタのゲート電圧を０Ｖより大きい状態に維持することを特徴とする高電圧スイッチング回路。
デプレッション型で動作し、高電圧に結合された第１のＮＭＯＳトランジスタと、前記第１のＮＭＯＳトランジスタと回路出力との間に結合されたＰＭＯＳトランジスタと、エンハンスメント型で動作し、前記回路出力に結合された第２のＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタ及び前記第２のＮＭＯＳトランジスタに結合された制御回路と、を備えた回路において前記高電圧をスイッチングする方法において、
第１の所定時間において状態を変化させる第１の制御信号を生成するステップと、
前記第１の所定時間から所定の遅延にて状態を変化させる第２の制御信号を生成するステップと、
前記第１の制御信号と前記第２の制御信号とを論理結合し、前記第１のＮＭＯＳトランジスタと前記ＰＭＯＳトランジスタを介して前記高電圧を前記回路出力へスイッチングし、前記回路出力が前記高電圧になった後、前記ＰＭＯＳのゲート接続部での電圧が０Ｖよりも大きくなるように前記ＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタを制御するステップと、
を備えることを特徴とする高電圧をスイッチングする方法。
請求項２４記載の高電圧をスイッチングする方法において、
前記論理結合は、前記第１の制御信号と前記第２の制御信号とをＮＡＮＤ論理演算して、前記ＮＡＮＤ演算の出力を前記ＰＭＯＳトランジスタのゲート接続部に結合することを特徴とする高電圧をスイッチングする方法。
請求項２５記載の高電圧をスイッチングする方法において、
前記第１の制御信号は、前記第２のＮＭＯＳトランジスタのゲート接続部に結合される前に反転されることを特徴とする高電圧をスイッチングする方法。
請求項２４記載の高電圧をスイッチングする方法において、さらに、
前記第２のＮＭＯＳトランジスタのゲート接続部を供給電圧にバイアスするステップを備え、
前記第１の制御信号は前記第２のＮＭＯＳトランジスタのドレイン接続部に結合され、
前記論理結合は、前記第１の制御信号と前記第２の制御信号とのＮＡＮＤ論理演算を行い、前記ＰＭＯＳトランジスタのゲート接続部に前記ＮＡＮＤ演算の出力を加えることを特徴とする高電圧をスイッチングする方法。
請求項２４記載の高電圧をスイッチングする方法において、
前記第２の制御信号を生成するステップは、前記第１の制御信号を反転して、遅延させることを特徴とする高電圧をスイッチングする方法。