JP2006286033A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる。
【解決手段】 選択ゲート線SG(1)、及びSG(1)’には、ダイオード接続されたエンハンスメント型のnMOSトランジスタ301(閾値電圧Vths1)が共通接続されている。トランジスタ301はドレインに基板電位Vpwellが印加されている。また、選択ゲート線SG(2)、SG(2)’には、ダイオード接続されたエンハンスメント型のnチャネルMOSトランジスタ302(閾値電圧Vths2)及び302’(閾値電圧Vths2’)がそれぞれ接続されている。トランジスタ302、302’はドレインに基板電位Vpwellを印加されている。
【選択図】 図5
【解決手段】 選択ゲート線SG(1)、及びSG(1)’には、ダイオード接続されたエンハンスメント型のnMOSトランジスタ301(閾値電圧Vths1)が共通接続されている。トランジスタ301はドレインに基板電位Vpwellが印加されている。また、選択ゲート線SG(2)、SG(2)’には、ダイオード接続されたエンハンスメント型のnチャネルMOSトランジスタ302(閾値電圧Vths2)及び302’(閾値電圧Vths2’)がそれぞれ接続されている。トランジスタ302、302’はドレインに基板電位Vpwellを印加されている。
【選択図】 図5
Description
本発明は不揮発性半導体記憶装置に関する。
従来、半導体記憶装置の一つとして、電気的書き替えを可能としたEEPROMが知られている。中でも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている(例えば、特許文献1参照)。
NANDセル型EEPROMの一つのメモリセルは、半導体基板上に絶縁膜を介して浮遊ゲート(電荷蓄積層)と制御ゲートが積層されたFETMOS構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルを構成し、これを一単位としてビット線に接続するものである。このようなNANDセルがマトリクス配列されてメモリセルアレイが構成される。メモリセルアレイは、p型半導体基板、又はp型ウェル領域内に集積形成される。
メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースはやはり選択ゲートトランジスタを介して共通ソース線に接続されている。メモリトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極は、メモリセルアレイの行方向にそれぞれ制御ゲート線(ワード線)、選択ゲート線として共通接続される。
このNANDセル型EEPROMの動作は、次の通りである。データ書き込みの動作は、主にビット線コンタクトから最も離れた位置のメモリセルから順に行う。まず、データ書き込み動作が開始されると、書き込みデータに応じてビット線には0V(“0”データ書き込みビット線)又は電源電圧Vcc(“1”データ書き込みビット線)が与えられ、選択されたビット線コンタクト側の選択ゲート線にはVccが与えられる。この場合、“0”データ書き込みビット線に接続された選択NANDセルでは、選択ゲートトランジスタを介してNANDセル内のチャネル部が0Vに固定される。一方、“1”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部は、選択ゲートトランジスタを介して[Vcc−Vtn](但し、Vtnは選択ゲートトランジスタの閾値電圧)まで充電された後、フローティング状態となる。続いて、選択NANDセル内の選択メモリセルにおける制御ゲート線が0Vから書き込み用高電圧Vppに(20V程度)、選択NANDセル内の他の制御ゲート線が0Vから中間電圧Vmg(10V程度)となる。
“0”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部が0Vに固定されているため、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=0V)に大きな電位差(=20V程度)が発生し、チャネル部から浮遊ゲートに電子の注入が生じる。これにより、その選択されたメモリセルの閾値電圧は正方向にシフトし、“0”データの書き込みが完了する。
これに対し、“1”データ書き込みビット線に接続された選択NANDセルでは、NANDセル内のチャネル部がフローティング状態にあるため、選択NANDセル内の制御ゲート線とチャネル部との間の容量結合の影響により、制御ゲート線の電圧上昇(0VからVpp、Vmg)に伴い、チャネル部の電位がフローティング状態を維持したまま[Vcc−Vtn]電位からVmch(=8V程度)へと上昇する。この時には、選択NANDセル内の選択メモリセルの制御ゲート線(=Vpp電位)とチャネル部(=Vmch)との間の電位差が12V程度と比較的小さいため、電子注入が起こらない。従って、選択メモリセルの閾値電圧は変化せず、負の状態に維持される。すなわち、“1”データが書き込まれる。
データ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲート線を0Vとし、ビット線、ソース線、p型ウェル領域(もしくはp型半導体基板)、非選択NANDセルブロック中の制御ゲート線及び全ての選択ゲート線に20V程度の高電圧を印加する。これにより、選択NANDセルブロック中の全てのメモリセルで浮遊ゲート中の電子がp型ウェル領域(もしくはp型半導体基板)に放出され、閾値電圧は負方向にシフトする。
一方、データ読み出し動作は、選択されたメモリセルの制御ゲート線を0Vとし、それ以外のメモリセルの制御ゲート線及び選択ゲート線を読み出し用の中間電圧Vread(〜4V)に設定して、選択メモリセルで電流が流れるか否かを検出することにより行われる。
ところで、微細化の要求に伴い、NAND型EEPROMにおいても、各配線の配線幅及びスペースも細くすることが要求され、例えば最新のNAND型EEPROMでは、最小加工寸法(ワード線、ビット線等の配線幅やスペース)を70nm未満とすることが提案されている。しかし、微細化の進展の度合は各部で異なっており、例えばメモリセル及び選択ゲートトランジスタのゲート絶縁膜(トンネル絶縁膜)の厚さ等の微細化は、データの信頼性の確保の観点から、あまり進展していない。このため、NAND型EEPROMの選択ゲート線の容量においては、その選択ゲート線と、隣接するメモリセルの制御ゲート(ワード線)との間の容量の占める割合が相対的に大きくなっている。このことが、選択ゲートトランジスタの誤動作を招来する虞を高めているという問題が生じている。この点を以下に具体的に説明する。
例えば、メモリセルのデータ消去動作においては、選択されたブロックのすべてのワード線が0Vとされ、選択ゲートトランジスタの制御ゲートがフローティングとされた状態において、p型ウエル領域(又はp型基板)に消去電圧Vpp(例えば20V)が印加される。このとき、選択ゲートトランジスタの制御ゲートの電位は、容量結合により、理想的には消去電圧Vpp近くまで上昇する。しかし、上記のように、選択ゲート線の容量において、その選択ゲート線と、隣接するメモリセルの制御ゲート(ワード線)との間の容量の占める割合が大きいと、選択ゲートトランジスタの制御ゲートの電圧が十分に上昇しなくなる。この場合、選択ゲートトランジスタのゲート絶縁膜には大きな電位差が生じ、これがゲート絶縁膜の劣化の原因となる。ゲート絶縁膜の劣化は、選択ゲートトランジスタの閾値電圧の変動を生じさせ、これが選択ゲートトランジスタの誤動作の原因となる。例えば、“1”データ書き込み動作において、選択ゲートトランジスタをカットオフすべきであるのにカットオフすることができず、誤書き込み等を発生させる可能性がある。さらに高い電圧が印加された場合には、ゲート絶縁膜が絶縁破壊し、不良チップとなってしまう場合もあり得る。
特開平8―255494号公報
この発明は、微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる不揮発性半導体記憶装置を提供することを目的とする。
この発明の一の態様に係る不揮発性半導体記憶装置は、ビット線とソース線との間にメモリセルを接続すると共に前記ビット線又は前記ソース線と前記メモリセルとの間に選択ゲートトランジスタを配置してなるメモリセルアレイと、前記メモリセルのワード線選択及び前記選択ゲートトランジスタのゲート線選択を行うロウデコーダとを備えた不揮発性半導体記憶装置であって、前記ロウデコーダは、前記メモリセルが形成されている基板又はウエルの電圧がドレインに与えられ電圧に応じて前記メモリセルが形成されている基板又はウエルの電圧よりも所定値だけ小さい電圧がソースに発生するように構成され、このソースが前記選択ゲートトランジスタのゲート端子に接続されている第1のトランジスタを備えたことを特徴とする。
この発明によれば、微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる不揮発性半導体記憶装置を提供することができる。
以下、本発明の実施の形態について図面を参照して説明する。図1は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、NANDセル型EEPROMの概略構成を示すブロック図である。
メモリセルアレイ101に対して、データ書き込み・読み出し・再書き込み及びベリファイ読み出しを行うためのビット線制御回路(センスアンプ兼データラッチ)102が設けられている。このビット線制御回路102はデータ入出力バッファ106につながり、アドレスバッファ104からのアドレス信号を受けるカラムデコーダ103の出力を入力として受ける。
また、上記メモリセルアレイ101に対して、制御ゲート及び選択ゲートを制御するためのロウデコーダ105、及びこのメモリセルアレイ101が形成されるp型シリコン基板(または、p型ウェル領域)の電位を制御するための基板電位制御回路107が設けられている。また、メモリセル等に供給される、書き込み、読出し等に必要な電圧を発生する回路として、4種類の電圧発生回路120が設けられている。具体的には、データ書き込み動作時に、書き込み用高電圧Vpp(〜20V)と中間電圧Vmg(〜10V)をそれぞれ発生するために、書き込み用高電圧発生回路109と書き込み用中間電圧発生回路110が設けられている。
更に、データ読み出し時に、読み出し用中間電圧Vreadを発生するために、読み出し用中間電圧発生回路111が設けられている。また、消去動作時に、消去用高電圧Vpp(〜20V)を発生するために、消去用高電圧発生回路112が設けられている。
ビット線制御回路102は主にCMOSフリップフロップからなり、書き込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書き込み後のベリファイ読み出しのためのセンス動作、さらに再書き込みデータのラッチを行う。
図2A、図2Bはそれぞれ、上記メモリセルアレイ101における一つのNANDセル部分の平面図と等価回路図であり、図3A、図3Bはそれぞれ図2AのA−A’、及びB−B’断面図である。素子分離絶縁膜12で囲まれたp型シリコン基板(又はp型ウェル領域)11に、複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルに着目して説明すると、この実施の形態では、例えば、32個のメモリセルM0〜M31が直列接続されて一つのNANDセルを構成している。
図3Bに示すように、メモリセルM0〜M31はそれぞれ、基板11にゲート絶縁膜13を介して浮遊ゲート14(140、141、・・・、1431)が形成され、この上に絶縁膜15を介して制御ゲート16(=ワード線:160、161、162、・・・、1631)が形成されて構成されている。図3Aに示すように、これらのメモリセルのソース、ドレインであるn型拡散層19(190、191、・・・、1931)は隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続されて1つのNANDセルを構成している。
NANDセルのドレイン側、ソース側にはそれぞれ、メモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲート1432、1632及び1433、1633が設けられ、これにより選択ゲートトランジスタS1、S2が形成されている。素子形成された基板11上は絶縁膜17により覆われ、この上にビット線18が配設されている。ビット線18はNANDセルの一端のドレイン側拡散層190に接続されている。図2Aに示すように、行方向に並ぶNANDセルの制御ゲート16は、共通に制御ゲート線CG(0)、CG(1)、・・・、CG(31)として配設されている。これら制御ゲートCG(i)はワード線となる。選択ゲート1432、1632及び1433、1633もそれぞれ行方向に連続的に選択ゲート線SG(1)、SG(2)として配設されている。
図4は、このようなNANDセルがマトリクス配列されたメモリセルアレイの等価回路を示している。同一のワード線や選択ゲート線を共有するNANDセル群で、図4中の破線で囲まれた領域を1個のブロックと呼ぶ。通常の読み出し・書き込み動作時には、複数のブロックのうち1個だけが選択(選択ブロックと呼ぶ)される。
図1〜4で説明したNAND型EEPROMにおいては、微細化の進展により、制御ゲート線160〜1633、ビット線18等の配線幅及びスペースは、70nm未満程度にまで小さくなっている。一方で、メモリセルや選択ゲートトランジスタのゲート絶縁膜の厚さは、これらの微細化スピードに比べると、あまり進展していない。このため、最近のNAND型EEPROMにおいては、図3Aに示すように、選択ゲートトランジスタS1、S2の制御ゲート1632、1633と、隣接するメモリセルM0、M31の制御ゲート線160、1631との間の寄生容量C1、C2の影響が大きくなっている。
容量C1、C2が小さい場合には、データ消去動作のために基板11の基板電圧Vpwellが消去電圧Vpp(20V)まで上昇しても、選択ゲートトランジスタS1、S2の制御ゲート1632、1633の電位は、容量結合により、消去電圧Vpp近くまで上昇する。しかし、容量C1、C2が大きいと、制御ゲート1632、1633の電圧が十分に上昇しなくなる。この場合、選択ゲートトランジスタS1、S2のゲート絶縁膜には大きな電位差が生じ、これがゲート絶縁膜の劣化、ひいては選択ゲートトランジスタS1、S2の誤動作又は破壊を誘因する。
このような事態を防止するため、本実施の形態では、例えば図5に示すような構造のロウデコーダを用いている。以下、このロウデコーダについて説明する。
図5では、メモリセルアレイ101中、ビット線BL1、・・・BLmを共有して互いに隣接する2つのブロックB1、B2を示すと共に、このブロックB1、B2を選択するためのロウデコーダ回路5を示している。
ロウデコーダ回路5は、ブロックB1の制御ゲート線CG(0)〜CG(31)(ワード線WL(0)〜WL(31))、選択ゲート線SG(1)又はSG(2)と、信号入力ノードCGD0〜CGD31、SGD又はSGSとの間に接続される転送トランジスタQN0〜QN33を備えている。同様にロウデコーダ回路5は、ブロックB2の制御ゲート線CG(0)’〜CG(31)’(ワード線WL(0)’〜WL(31)’)、選択ゲート線SG(1)’又はSG(2)’と、信号入力ノードCGD0〜CGD31、SGD又はSGSとの間に接続される転送トランジスタQN0’〜QN33’を備えている。
また、ロウデコーダ回路5は、ブロックB1の選択のため、アドレスデコーダ201、インバータ202、インバータ203、及びレベルシフタ204を備えている。同様に、ロウデコーダ回路5は、ブロックB2の選択のため、アドレスデコーダ201’、インバータ202’、インバータ203’、及びレベルシフタ204’を備えている。
アドレスデコーダ201、201’は、入力されるブロックアドレス信号をデコードして信号adec0、adec1を出力するものである。インバータ202、202’は、この信号adec0、adec1を反転させた信号dec0n、dec1nを出力するものであり、インバータ203、203’は、信号dec0n、dec1nを更に反転させた信号dec0、dec1を出力するものである。レベルシフタ204、204’は、この信号dec0、dec1を、読み出し、書き込み、消去等の各動作に応じた大きさの電圧を有する信号に切り替えるものである。
また、選択ゲート線SG(1)、SG(1)’には、直列接続された転送トランジスタQ34、Q35が共通接続されている。転送トランジスタQ34、Q35は、ブロックB1及びB2が両方とも非選択とされる場合(信号dec0n及びdec1nが“H”)に、選択ゲート線SG(1)及びSG(1)’のゲートに信号入力ノードSGDSの信号を転送するものである。
また、選択ゲート線SG(2)、、SG(2)’には、それぞれ転送トランジスタQ36、Q36’が接続されている。この転送トランジスタQ36、Q36’は、ブロックB1又はB2が非選択とされる場合に、それぞれ信号dec0n又はdec1nが“H”となることにより、選択ゲート線SG(2)及びSG(2)’のゲートに信号入力ノードSGDSの信号を転送するものである。
選択ゲート線SG(1)、及びSG(1)’には、エンハンスメント型で高耐圧のnチャネルMOSトランジスタ301(閾値電圧Vths1)が共通接続されている。トランジスタ301はダイオード接続されており、ドレインにはセルアレイの基板電位Vpwellが印加されており、またソースは選択ゲート線SG(1)、及びSG(1)’に接続されている。これにより、トランジスタ301は、特にデータ消去動作において選択ゲート線SG(1)、及びSG(1)’の電位をセルアレイの基板11の電位(基板電位)Vpwellよりも閾値電圧Vths1程度小さい電位に維持することができる。なお、図5のように共通接続する代わりに、選択ゲート線SG(1)、SG(1)’毎に同様のトランジスタ301を独立にそれぞれ形成するようにすることも可能である。
また、選択ゲート線SG(2)、SG(2)’には、エンハンスメント型で高耐圧のnチャネルMOSトランジスタ302(閾値電圧Vths2)及び302’(閾値電圧Vths2’)がそれぞれ接続されている。トランジスタ302、302’はダイオード接続されており、ドレインには基板電位Vpwellが印加されており、またソースはそれぞれ選択ゲート線SG(2)、及びSG(2)’に接続されている。これによりトランジスタ302及び302’は、特にデータ消去動作において選択ゲート線SG(2)、及びSG(2)’の電位を基板電位Vpwellよりも閾値電圧(Vths2、Vths2’)程度小さい電位に維持することができる。
データ消去動作において、基板電位Vpwellは高電圧Vpp=20Vまで上昇する。このとき、選択ゲート線SG(1)、SG(1)’、SG(2)、及びSG(2)’の電位も、容量結合によりVpp近くまで上昇するのが理想的であるが、上述の寄生容量C1、C2が大きいと、十分な電圧上昇が得られず、選択ゲートトランジスタS1、S2のゲート絶縁膜に大きな電位差が生じ、ゲート絶縁膜の劣化の原因となる。これは、選択ゲートトランジスタS1、S2の誤動作、絶縁破壊等につながる虞がある。トランジスタ301、302、302’は、これを防止するため、選択ゲート線SG(1)、SG(1)’、SG(2)、及びSG(2)’の電位が基板電位Vpwellに比して小さい場合に導通し、選択ゲート線SG(1)、SG(1)’、SG(2)、及びSG(2)’の電位をVpwell−[閾値電圧(Vths1、Vths2、Vths2’)]近くまで充電する機能を有する。
次に、このNAND型MOSFETの動作を、図6〜図8を参照して説明する。
まず、データ書き込み動作について図6を参照して説明する。ここでは、ブロックB1が選択、ブロックB2が非選択とされ(信号dec0が“H”、dec1が“L”)、制御ゲート線CG(1)に接続されるメモリセルに対しデータ書き込み動作が行われる場合を説明する。
書き込み動作が開始されると、選択ブロックB1のレベルシフタ204の出力電圧がVccから20V+Vtnとなり、転送トランジスタQN0〜QN33が導通する。続いて、信号入力ノードSGDの電位が0VからVccまで上昇し、これにより、選択ゲート線SG(1)も電位Vcc−Vtn(Vtnは転送トランジスタQN0〜33、QN0〜33’の閾値電圧)まで充電される。このときには、“1”データ書き込みのメモリセルに接続されたビット線BLも電位Vccまで充電される。“0”データ書き込みのメモリセルに接続されたビット線BLの電位は0Vのままとされる。
レベルシフタ204の出力電圧がVccから20V+Vtnとなり、続いて、信号入力ノードCGD1が0Vから書き込み用高電圧Vpp=20Vに、信号入力ノードCGD0、CGD2〜CGD31が0Vから中間電圧Vmg=10Vとなる。信号入力ノードCGDiから制御ゲート線CG(i)へ電位降下なしに電圧が転送され、制御ゲート線CG(1)が0Vから20Vに、制御ゲート線CG(0)、CG(2)〜CG(31)が0Vから10Vとなる。“0”書き込みビット線に接続された選択ブロックB1内のNANDセルのチャネル部電圧は0Vに固定され、一方、”1“書き込みビット線に接続された選択ブロックB1内のNANDセルのチャネル部電圧は、制御ゲート線との容量結合の影響により8V程度まで上昇する。これにより、書き込みデータが“0”であるメモリセルの浮遊ゲートヘの電子注入が行われて閾値電圧が正方向に移動し、、”0“データ書き込みが実行される。
一方、非選択ブロックB2のレベルシフタ204’の出力電圧は0Vのままとされ、非選択ブロックB2は、転送トランジスタQN0’〜QN31’がすべて非導通とされ、制御ゲート線CG(0)〜CG(31)は電圧0V程度のフローティング状態とされる。また、SG(1)’、SG(2)’は、転送トランジスタQN32’、QN33’が非導通となり、転送トランジスタQN34、QN35、QN36‘が導通し、SGDSから0Vが供給される。
次に、データ読み出し動作について、図7を参照して説明する。ここでは、ブロックB1が選択、ブロックB2が非選択とされ(信号dec0が“H”、dec1が“L”)、制御ゲート線CG(1)に接続されるメモリセルに対し読み出し動作が行われる場合を説明する。
最初に、選択ブロックB1のレベルシフタ204の出力電圧が4V+Vtnまで上昇し、一方、非選択ブロックB2のレベルシフタ204’の出力電圧は0Vのままとされる。続いて、データの読み出しを行うビット線BLが約1V程度にプリチャージされる。
選択ブロックB1では、信号入力ノードCGD0、CGD2〜CGD31、SGD、SGSが0Vから4Vになる。選択された制御ゲート線CG(1)につながる信号入力ノードCGD1のみが、0Vに固定される。すると、レベルシフタ204の出力電圧が4V+Vtnのため、制御ゲート線CG(i)(i=0、2〜31)、選択ゲート線SG(1)、及びSG(2)にも、その4Vがそのまま転送される。
一方、非選択ブロックB2は、転送トランジスタQN0’〜QN31’がすべて非導通とされ、制御ゲート線CG(0)〜CG(31)、SG(1)、SG(2)は電圧0V程度のフローティング状態とされる。
この状態において、選択されたメモリセルのデータが“0”である場合には、そのメモリセルは導通せず、そのメモリセルが含まれるNANDセルには電流が流れない。このため、プリチャージされたビット線BLの電位降下は殆どない。一方、選択されたメモリセルのデータが“1”である場合には、メモリセルが導通してNANDセルに電流が流れ、プリチャージされたビット線BLが放電され、ビット線BLの電位は約1V程度から0V近くまでに降下する。このように、ビット線BLの電位降下が生じるか否かを、ビット線制御回路102で検知することにより、メモリセルに書き込まれたデータの読み出しが行われる。
一方、非選択ブロックB2のレベルシフタ204’の出力電圧は0Vのままとされ、非選択ブロックB2は、転送トランジスタQN0’〜QN31’がすべて非導通とされ、制御ゲート線CG(0)〜CG(31)は電圧0V程度のフローティング状態とされる。また、SG(1)’、SG(2)’は、転送トランジスタQN32’、QN33’が非導通となり、転送トランジスタQN34、QN35、QN36‘が導通し、SGDSから0Vが供給される。
次に、データ消去動作について、図7を参照して説明する。まず、上述の寄生容量C1、C2(図3A参照)が無視できる場合の動作について説明する。ここでは、ブロックB1が消去対象ブロックとして選択され、ブロックB2が非選択の場合について説明する。この場合、信号入力ノードSGD、SGS、SGDSが全てVccとなるため、選択ブロックの両方の選択ゲート線SG(1)、SG(2)、非選択ブロックの選択ゲート線SG(1)’、SG(2)’は全て(Vcc−Vtn)まで充電された後、フローティング状態となる。
また、この時には、非選択ブロックB2中の制御ゲート線CG(0)’〜CG(31)’や選択ゲート線SG(2)は全て0V程度の電圧のままフローティング状態となっている。この状態において、基板電位Vpwellが0Vから20Vに上昇すると、選択ゲート線SG(1)、SG(2)、SG(1)’及びSG(2)’、並びに非選択ブロックB2中の制御ゲート線CG(0)’〜CG(31)’は全てp型基板11との容量結合の影響で20V程度まで上昇し、選択ブロックB1中の制御ゲート線CG(0)〜CG(31)のみ0Vに固定される。この状態がしばらく保たれることにより、選択ブロックB1中のメモリセルの浮遊ゲートからp型基板11への電子放出が行われ、データの消去が実行される。
寄生容量C1、C2が大きい場合には、図8の点線に示すように、選択ゲート線SG(1)、SG(2)、SG(1)’及びSG(2)’の電位は、電位Vpwellの上昇に合わせて上昇しない。しかし、選択ゲート線SG(1)、SG(1)’SG(2)及びSG(2)’と電位Vpwellとの電位との差が閾値電圧(Vths1、Vths2又はVths2’)以上となると、トランジスタ301、302又は302’が導通して選択ゲートSG(1)、SG(1)’SG(2)及びSG(2)’を充電し、この電位差を閾値電圧(Vths1、Vths2、Vths2’)程度まで小さくする。これにより、選択ゲートトランジスタS1、S2のゲート絶縁膜に大きな電位差が生じてゲート絶縁膜が劣化することが回避でき、これにより選択ゲートトランジスタS1、S2の閾値電圧の変化等による誤動作や、素子破壊等を防止することができる。閾値電圧Vths1、Vths2及びVths2’は、バックゲート効果を考慮しても3V程度であり、ゲート絶縁膜の膜厚は8nm程度であるので、ゲート絶縁膜にかかる電界強度は4MV/cm2程度であり、電界強度を十分に低く抑えることが可能になる。チャネルインプランテーションにより、閾値電圧Vths1、Vths2、Vths2’を低下させれば、更に電界強度を低く抑えることも可能である。
なお、図9Aに示すように、トランジスタ301、302、302’の導通を、電位Vpwellの変化に対して遅延させるため、遅延回路400を接続するのが好ましい。外的要因等の影響により、トランジスタ301、302、302’が電位Vpwellの上昇に比して早く導通してしまうと、選択ゲート線SG(1)、SG(2)の電位が異常に上昇し、却って選択ゲートトランジスタS1、S2のゲート絶縁膜間の電圧が大きくなってしまうことも生じる可能性があるためである。遅延回路400を設けることにより、これを防止することができる。
遅延回路400の具体的構成例を、図9B〜9Dを参照して説明する。遅延回路400は例えば図9Bに示すように、抵抗素子401により構成することができる。これにより、電位Vpwellよりも変化が遅れた電圧をトランジスタ301、302、302’のドレインに印加することができ、トランジスタ301、302、302’の導通を遅らせることができる。
また、図9Cに示すように、トランジスタ301、302、302’と直列接続されたスイッチング素子としてのトランジスタ403と、このトランジスタ403の導通制御する制御回路404とにより、遅延回路400を構成することも可能である。制御回路404は、電位Vpwellが基準電位Vref以上となった場合に、トランジスタ403を導通させる機能を有するものである。
また、図9Dに示すように、遅延回路400を、ダイオード接続トランジスタ405(閾値電圧Vtd)と、スイッチング素子としてのトランジスタ406と、制御回路407とにより構成することも可能である。電位Vpwellが低い段階においては、ダイオード接続トランジスタ405のみによりトランジスタ301、302、302’のドレインに電圧を供給し、電位Vpwellが基準電位Vref以上となった場合に、制御回路407によりトランジスタ406も導通させるものである。
以上、発明の実施の形態について説明したが、本発明はこれに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の改変、追加及び置換等が可能である。例えば、上記実施の形態においては、本発明をNAND型EEPROMに適用した場合を説明したが、DINOR型EEPROMやAND型EEPROMなど、選択ゲートトランジスタがビット線又はソース線とメモリセルとの間に接続される不揮発性半導体記憶装置にも本発明は適用可能である。
101・・・メモリセルアレイ、 102・・・ビット線制御回路、 103・・・カラムデコーダ、 104・・・アドレスバッファ、 105・・・ロウデコーダ、 106・・・データ入出力バッファ、 107・・・基板電位制御回路、 109・・・書き込み用高電圧発生回路、 110・・・書き込み用中間電圧発生回路、 111・・・読み出し用中間電圧発生回路、 112・・・消去用高電圧発生回路、 M0〜M31・・・メモリセル、 S1、S2・・・選択ゲートトランジスタ、 CG(i)・・・制御ゲート線(ワード線)、 SG(1)、SG(2)・・・選択ゲート線、 11・・・p型基板(p型ウエル)、 13・・・ゲート絶縁膜、 14・・・浮遊ゲート、 15、17・・・絶縁膜、 16・・・制御ゲート、18・・・ビット線、 19・・・n型拡散層、 5・・・ロウデコーダ回路、 QNi・・・転送トランジスタ、201、201’・・・アドレスデコーダ、 202、202’・・・インバータ、 204、204’・・・レベルシフタ、 301、302、302’・・・トランジスタ。
Claims (5)
- ビット線とソース線との間にメモリセルを接続すると共に前記ビット線又は前記ソース線と前記メモリセルとの間に選択ゲートトランジスタを配置してなるメモリセルアレイと、
前記メモリセルのワード線選択及び前記選択ゲートトランジスタのゲート線選択を行うロウデコーダと
を備えた不揮発性半導体記憶装置であって、
前記ロウデコーダは、
前記メモリセルが形成されている基板又はウエルの電圧がドレインに与えられ電圧に応じて前記メモリセルが形成されている基板又はウエルの電圧よりも所定値だけ小さい電圧がソースに発生するように構成され、このソースが前記選択ゲートトランジスタのゲート端子に接続されている第1のトランジスタを備えた
ことを特徴とする不揮発性半導体記憶装置。 - 前記第1のトランジスタのドレインへの前記基板又はウエルの電圧の供給を時間的に遅延させる遅延回路を更に備えた請求項1記載の不揮発性半導体記憶装置。
- 前記遅延回路は、一端には前記基板又はウエルの電圧が供給され、他端には前記ドレインが接続された抵抗素子である請求項2記載の不揮発性半導体記憶装置。
- 前記遅延回路は、前記基板又はウエルの電圧が所定値以上となった場合に導通して前記ドレインに前記基板又はウエルの電圧の供給を開始するスイッチング素子である請求項2記載の不揮発性半導体記憶装置。
- 前記遅延回路は、一端に前記基板又はウエルの電圧を供給され、他端に前記ドレインが接続されてダイオード接続されている第2のトランジスタと、前記第2のトランジスタと並列に接続され前記基板又はウエルの電圧が所定値以上となった場合に導通するスイッチング素子とから構成される請求項2記載の不揮発性半導体記憶装置。
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JP2005100437A JP2006286033A (ja) | 2005-03-31 | 2005-03-31 | 不揮発性半導体記憶装置 |
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JP2015069690A (ja) * | 2013-10-01 | 2015-04-13 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
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2005
- 2005-03-31 JP JP2005100437A patent/JP2006286033A/ja active Pending
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