JP2002151601A

JP2002151601A - 半導体記憶装置

Info

Publication number: JP2002151601A
Application number: JP2000340813A
Authority: JP
Inventors: Mitsuhiro Noguchi; 充宏野口; Takeshi Takeuchi; 健竹内
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-11-08
Filing date: 2000-11-08
Publication date: 2002-05-24

Abstract

(57)【要約】【課題】ワード線を裏打ちする配線のピッチを緩和し、
ワード線における信号遅延特性を改善し、高密度にメモ
リセルを配置することが可能な半導体記憶装置を提供す
る。【解決手段】メモリセルブロック12aにおいて４本のワ
ード線ＷＬのうち２本のワード線ＷＬに対し、このメモ
リセルブロック12a内に形成されている２本の配線ＬＬ
を用いてワード線ＷＬの裏打ちを行う。２本の配線ＬＬ
の一端はワード線ドライバ回路13aの近傍で対応するワ
ード線ＷＬとの間でコンタクトが取られ、他端はスナッ
プ領域15でコンタクトが取られる。一方のメモリセルブ
ロック12aの残り２本のワード線ＷＬについては、他方
のメモリセルブロック12b内に形成されている２本の配
線ＬＬを用いてワード線ＷＬの裏打ちを行う。この２本
の配線ＬＬの一端はワード線ドライバ回路13aの近傍で
対応するワード線ＷＬとの間でコンタクトが取られ、他
端はスナップ領域15でメモリセルブロック12a側に延長
され、一方のメモリセルブロック12aの残り２本のワー
ド線ＷＬに対してコンタクトが取られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、データ選択線にお
ける信号遅延を改善し、しかも高密度セル配置を可能と
する半導体記憶装置に関する。

【０００２】

【従来の技術】ソース・ドレイン領域相互間のチャネル
領域から、絶縁膜を介して浮遊ゲートに対し、トンネル
電流によって電荷を注入し、あるいは浮遊ゲートから電
荷を放出することによって１ビットのデジタル情報を記
憶し、浮遊ゲートにおける電荷量に応じたＭＯＳＦＥＴ
のコンダクタンスの変化を測定することで情報を読み出
す不揮発性半導体メモリ（ＥＥＰＲＯＭ）が開発されて
いる。

【０００３】中でもメモリセルを複数個直列または並列
接続してメモリセルユニットを形成したＮＡＮＤ型また
はＡＮＤ型ＥＥＰＲＯＭは、選択ゲートの数をメモリセ
ルよりも大幅に減らすことができ、より高密度化するこ
とができる。

【０００４】ここで、セルサイズを微細化によって小さ
くして高密度化を図ると、１つのメモリセルに対するゲ
ート配線幅が減少するため、ゲート配線抵抗が増大し、
ゲート配線における信号遅延が大きくなってしまう問題
がある。

【０００５】従来、ダイナミックＲＡＭのメモリマトリ
ックスにおける配線の信号遅延を改善するために、ゲー
ト配線層よりも上部の配線層を用いてゲート配線に裏打
ちをする方法が用いられている。

【０００６】しかし、この方法を１つのデータ選択線
（ワード線）に接続されるメモリセルの数が多いＥＥＰ
ＲＯＭに適用しようとすると、上部配線のピッチをワー
ド線のピッチと同じ程度まで微細化する必要があり、長
い上部配線の信頼性劣化の問題や上部配線の加工が困難
となる問題があった。

【０００７】まず、図２２、図２３及び図２４を用いて
この問題点を説明する。

【０００８】図２２は、従来の半導体記憶装置のメモリ
セルアレイとワード線ドライバ回路の配置状態を示して
いる。メモリセルアレイは複数のメモリセルブロック８
１で構成されており、ここでは２個のメモリセルブロッ
ク８１が示されている。また、ワード線ドライバ回路は
８２ａ，８２ｂの２個が示している。

【０００９】図２２において、８３は例えばＮＡＮＤ型
やＡＮＤ型の１つのメモリセルユニットを示している。
１つのメモリセルユニット８４にはワード線ＷＬとなる
複数本のデータ選択線８５が接続されている。またメモ
リセルユニット８３には、複数のメモリセルユニットか
ら１つのメモリセルユニットを選択してソース線やデー
タ転送線（ビット線ＢＬ）に接続するために、メモリセ
ルブロック選択線８６及び８７が接続されている。

【００１０】ビット線ＢＬ１〜ＢＬｎ、ＢＬ(n+1)〜Ｂ
Ｌ2nはワード線ＷＬ11〜ＷＬ18、ＷＬ21〜ＷＬ28と互い
に直交する方向に配置されている。各メモリセルユニッ
ト８３内では、ビット線ＢＬとワード線ＷＬの交点にそ
れぞれメモリセルエレメントが形成され、各メモリセル
エレメントはそれぞれ独立にデータの保持及び呼び出し
が可能となっている。

【００１１】複数のメモリセルユニット８４はワード線
方向に複数個形成されてメモリセルブロック８１を形成
している。さらに、複数のメモリセルユニット８４が接
続されたワード線ＷＬの一端には、ワード線ＷＬを駆動
するワード線ドライバ回路８２が形成されている。ここ
で、ビット線ＢＬ方向で隣接するメモリセルブロック８
１において、ワード線ドライバ回路８２を図２２に示す
ように、ワード線ドライバ回路（ＤＲＶ１、ＤＲＶ２）
８２ａ、８２ｂのようにメモリセルアレイの両端に別々
に振り分けることが、ワード線ドライバ回路の配置を容
易にし、１つのメモリセルブロック８１のワード線間の
スキューを揃えるために行われる。

【００１２】さらに、ワード線ドライバ回路８２ａ、８
２ｂは、ロウアドレス選択回路（ＲＤ１，ＲＤ２）８８
ａ，８８ｂとそれぞれ接続される。これらの配置につい
ては、例えば、特開２０００-７６８８０号公報に記載
されている。

【００１３】図２３は、図２２のような配置のメモリセ
ルマトリクスに、ワード線よりも上層の配線層を用いて
ワード線に裏打ちをする従来方法を用いた例である。な
お、図２３はメモリセルユニットがＮＡＮＤ型ユニット
の場合を示している。

【００１４】図２３において、８９が上層の配線層によ
って形成した金属配線を示し、全てのワード線における
信号遅延を改善するために、それぞれ全てのワード線Ｗ
Ｌに沿って配線層８９が並列に形成されている。さら
に、金属配線８９は、メモリセルマトリックスが２つの
ブロック８１に分割され、この分割された個々のメモリ
セルブロック８１毎に、ワード線ＷＬとコンタクトがと
られている。このコンタクトがとられている部分はスナ
ップ（Ｓｎａｐ）と呼ばれ、図中の丸を付した箇所がこ
のスナップに相当する。

【００１５】図２４は、図２３の矢視Ａ―Ａ´に沿った
断面図を示したものである。図２４において、例えばｐ
型シリコン領域（例えばシリコン半導体基板）９１に、
例えばシリコン酸化膜からなるゲート絶縁膜を介して、
例えばポリシリコンからなる浮遊ゲート９２（９２1 、
９２2 、…、９２8 ）が形成され、この上に例えばシリ
コン酸化膜／シリコン窒化膜／シリコン酸化膜からなる
層間絶縁膜を介して、例えばポリシリコンやＷＳｉ(タ
ングステンシリサイド)とポリシリコンとのスタック構
造からなる制御ゲート９３（９３1 、９３2 、…，９３
8 )が形成されている。この制御ゲート９３は、図２３
のワード線ＷＬに相当する。これら浮遊ゲート及び制御
ゲートからなる積層ゲート電極の両側には、側壁絶縁膜
９４を挟んでソースまたはドレイン電極となるｎ型拡散
層９５（９５1 、９５2 、…、９５9 ）が形成され、こ
れらは隣接するメモリセル同士で共有され、ＮＡＮＤ接
続が実現されている。

【００１６】また、図２４において、９３0 及び９３9
は、図２３中のそれぞれメモリセルブロック選択線８７
及び８６に相当する選択ゲートである。

【００１７】また、選択ゲート９３0 を挟んで形成され
たソースまたはドレイン領域となるｎ型拡散層９５0
は、コンタクトを介してビット線ＢＬと接続されてい
る。一方、選択ゲート２３9 を挟んで形成されたソース
またはドレイン領域となるｎ型拡散層９５10は、コンタ
クトを介してソース線ＳＬと接続されている。また、こ
れらビット線ＢＬ、ソース線ＳＬ及びトランジスタとの
間は、例えばＳｉ０₂からなる層間膜９６によって充填
されている。また、浮遊ゲート及び制御ゲートからなる
積層ゲート電極の上部には、図２３に示した金属配線８
９が形成されている。

【００１８】図２２乃至図２４に示す従来の半導体記憶
装置において、金属配線８９のピッチ（Ｌ２＋Ｓ２）
は、メモリセルブロック長をＬ３とし、１メモリセルブ
ロックに含まれるワード線の本数をｋとして（Ｌ３／
ｋ）よりも小さくする必要があった。

【００１９】通常、ＮＡＮＤセル及びＡＮＤセルにおい
ては、ｋは１６以上となるので、この金属配線８９のピ
ッチ（Ｌ２＋Ｓ２）は、選択ゲート９３0 及び９３9 の
部分の寄与が小さくなり、ほぼワード線のピッチ（Ｓ１
＋Ｌ１）まで小さくする必要がある。

【００２０】ここで、金属配線８９としては、ワード線
よりも電気抵抗が低い、例えばタングステン（Ｗ）、ア
ルミニウム（Ａｌ）または銅（Ｃｕ）などが用いられる
が、これらは、ワード線よりも、例えば対マスク材に対
するエッチング比が得られないため、微細加工が困難で
ある。

【００２１】さらに、金属配線８９が形成される配線層
はワード線よりも上層なので、より下地段差が大きく、
より微細加工が困難となる問題が生ずる。

【００２２】さらに、金属配線８９とワード線とを接続
するスナップ部においては、従来、ワード線のピッチで
接続を行う必要がある。このため、ワード線に対するコ
ンタクト形成時のリソグラフィの合わせずれ余裕及びコ
ンタクトに対する金属配線８９の合わせずれ余裕を確保
することが困難となり、合わせずれによる接続部の配線
抵抗の増大や断線が大きな問題となる。

【００２３】さらに、金属配線８９の配線幅が狭いと、
金属配線８９の抵抗が上昇し、配線遅延が上昇する問題
や、エレクトロマイグレーションやストレスマイグレー
ションが生じやすくなるなどの問題が発生する。加え
て、金属配線８９相互の間隔も狭いので、金属配線８９
相互間の容量が大きくなり、配線容量が増大するという
問題も生ずる。

【００２４】

【発明が解決しようとする課題】以上述べたように、メ
モリセルを複数個直列または並列接続したメモリセルユ
ニットをマトリックスに形成した半導体記憶装置では、
データ選択線よりも上層の配線を用いてデータ選択線に
裏打ちをすると、上層配線のピッチをデータ選択線のピ
ッチと同じまで微細化する必要があり、上層配線の加工
が困難となる問題があった。

【００２５】さらに、上層配線とデータ選択線とを接続
するスナップ部においては、データ選択線に対するコン
タクトのリソグラフィの合わせずれ余裕及びコンタクト
に対する上層配線の合わせずれ余裕を確保することが困
難となり、これらの合わせずれによるコンタクトの配線
抵抗の増大や断線が大きな問題となっている。

【００２６】また、上層配線の配線幅が狭いと、上層配
線の抵抗が上昇し、配線遅延が上昇する問題や、エレク
トロマイグレーションが生じやすくなる問題が発生す
る。加えて、上層配線相互の間隔も狭くなるので、上層
配線間の容量が大きくなり、配線容量が増大するという
問題も発生する。

【００２７】本発明は、上記のような事情を考慮してな
されたものであり、その目的とするところは、データ選
択線に対する裏打ち用配線として使用される上層配線の
ピッチを緩和し、データ選択線における信号遅延を改善
し、高密度セル配置を可能とする半導体記憶装置を提供
することである。

【００２８】

【課題を解決するための手段】本発明の半導体記憶装置
は、電流通路が直列接続、あるいは並列接続された複数
のメモリセルと選択スイッチング素子とがそれぞれ設け
られ、選択スイッチング素子の各一端が互いに接続され
た第１、第２のメモリセルユニットと、上記第１のメモ
リセルユニット内のメモリセルを選択する複数の第１の
データ選択線と、上記第２のメモリセルユニット内のメ
モリセルを選択する複数の第２のデータ選択線と、上記
第１のデータ選択線よりも上層の配線層によって形成さ
れ、上記複数の第１のデータ選択線のうちいずれか１つ
の第１のデータ選択線に対して少なくとも２箇所で接続
される第１の配線と、上記第２のデータ選択線よりも上
層の配線層によって形成され、上記複数の第１のデータ
選択線のうち上記第１の配線と接続された第１のデータ
選択線を除く残りの第１のデータ選択線のうちいずれか
１つの第１のデータ選択線に対して少なくとも２箇所で
接続される第２の配線とを具備したことを特徴とする。

【００２９】

【発明の実施の形態】（第１の実施の形態）以下、図面
を参照して本発明を実施の形態により説明する。

【００３０】図１は、本発明の半導体記憶装置を不揮発
性メモリに実施した第１の実施の形態による全体の構成
を示すブロック図である。

【００３１】１は、複数個の不揮発性メモリセルが直列
または並列接続して構成されたＮＡＮＤ型またはＡＮＤ
型メモリセルユニットを有するメモリセルアレイであ
る。複数のＮＡＮＤ型またはＡＮＤ型メモリセルユニッ
トはいくつかのメモリセルブロックに分割されている。
メモリセルアレイ１内には、後述するようにデータ選択
線（ワード線）、メモリブロック選択線（セレクトゲー
ト線）及びデータ転送線（ビット線）が設けられてい
る。

【００３２】また、データ転送線のデータをセンスし、
あるいは書き込みデータを保持するためにセンスアンプ
／データラッチ回路２が設けられている。このセンスア
ンプ／データラッチ回路２は例えばフリップフロップ回
路を主体として構成されている。さらに、センスアンプ
／データラッチ回路２は、データ入出力バッファ３に接
続されている。センスアンプ／データラッチ回路２とデ
ータ入出力バッファ３との接続は、アドレスバッファ４
からのアドレス信号を受けるカラムデコーダ５の出力に
よって制御される。

【００３３】メモリセルアレイ１に対して、メモリセル
の選択を行うため、より具体的にはメモリブロック選択
線及びデータ選択線を制御するために、ロウデコーダ６
が設けられている。このロウデコーダ６の出力はデータ
選択線ドライバ群７を介してメモリセルアレイ１のデー
タ選択線に供給される。

【００３４】基板電位制御回路８は、メモリセルアレイ
１が形成されているｐ型基板またはｐ型ウェルに供給す
るための電位を発生するために設けられており、特に消
去時に、ｐ型基板またはｐ型ウェルに供給する消去電圧
の値は１０Ｖ以上に昇圧されるようにすることが望まし
い。

【００３５】さらに、メモリセルアレイ１内の選択され
たメモリセルにデータ書き込みを行う際に、電源電圧よ
りも昇圧された書き込み電圧Ｖpgm を発生するためのＶ
pgm発生回路９ａが形成されている。このＶpgm 発生回
路９ａとは別に、データ書き込み時に非選択のメモリセ
ルに与えられる書き込み用中間電圧ＶPassを発生するた
めのＶPass発生回路９ｂ及びデータ読み出し時に非選択
のメモリセルに与えられる読み出し用中間電圧Ｖreadを
発生するためのＶread発生回路９ｃが設けられている。
書き込み用中間電圧ＶPass及び読み出し用中間電圧Ｖre
adは書き込み電圧Ｖpgm よりは低いが、いずれも電源電
圧より昇圧された電圧である。

【００３６】そして、上記Ｖpgm 発生回路９ａ、ＶPass
発生回路９ｂ及びＶread発生回路９ｃは、データの書き
込み、消去及び読み出しの各状態で、必要な電圧がデー
タ選択線ドライバ群７に供給されるように、制御回路１
０によってその動作が制御される。

【００３７】なお、Ｖpgm は１０Ｖ以上３０Ｖ以下の電
圧であり、Ｖpassは５Ｖ以上１５Ｖ以下の電圧であり、
Ｖreadとしては１Ｖ以上７Ｖ以下の電圧である。

【００３８】上記データ選択線ドライバ群７は、ロウデ
コーダ６の出力に基づいて上記各電圧を、書き込みまた
は読み出しが必要なメモリセルのデータ選択線（制御ゲ
ート）に供給するスイッチ回路であり、データ選択線に
対応した数のデータ選択線ドライバ回路が設けられてい
る。

【００３９】図２は、図１中のメモリセルアレイ１を構
成するＮＡＮＤ型メモリセルユニット１１の具体的な構
成を示す回路図である。

【００４０】図２において、それぞれ浮遊ゲート（電荷
蓄積層）及び制御ゲートを有するＭＯＳトランジスタ
（電界効果トランジスタ）からなる不揮発性メモリセル
Ｍ１〜Ｍ８が直列に接続されて、いわゆるＮＡＮＤ型メ
モリセルユニットが構成されている。そして、直列に接
続された複数個のメモリセルＭ１〜Ｍ８の一端は選択ト
ランジスタ（セレクトゲート：選択スイッチング素子）
Ｓ１を介してデータ転送線（ビット線）ＢＬに接続さ
れ、他端は選択トランジスタ（セレクトゲート：選択ス
イッチング素子）Ｓ２を介してソース線ＳＬに接続され
ている。

【００４１】また、上記ＮＡＮＤ型メモリセルユニット
１１を構成する全てのトランジスタは同一のｐ型基板ま
たはｐ型ウェル上に形成されている。ＮＡＮＤ型メモリ
セルユニット１１内のメモリセルＭ１〜Ｍ８の制御ゲー
トはデータ選択線としてのワード線ＷＬn1〜ＷＬn8に接
続されている。また、メモリセルブロック内の複数のＮ
ＡＮＤ型メモリセルユニットから１つのＮＡＮＤ型メモ
リセルユニットを選択してデータ転送線としてのビット
線ＢＬに接続するために、選択トランジスタＳ１のゲー
トはブロック選択線ＳＧn1に接続されている。さらに、
選択トランジスタＳ２のゲートはブロック選択線ＳＧn2
に接続されている。

【００４２】なお、上記説明では、ＮＡＮＤ型メモリセ
ルユニット１１内には２個の選択トランジスタＳ１、Ｓ
２が設けられており、ブロック選択線としてＳＧn1とＳ
Ｇn2の両方を設ける場合について説明したが、これは少
なくともどちらか一方の選択トランジスタを設けるよう
にしてもよい。また、ブロック選択線ＳＧn1、ＳＧn2は
ワード線ＷＬn1〜ＷＬn8の延長方向と並行する方向に延
長することが、高密度化には望ましい。

【００４３】また、本実施の形態では、ＮＡＮＤ型メモ
リセルユニット１１内には８（２^３）個のメモリセルが
接続されている例を示したが、ビット線及びワード線に
接続されるメモリセルの数は複数であればよく、２^ｎ個
（ｎは正の整数）であることがアドレスデコードをする
上で望ましい。

【００４４】図３は図２に示したＮＡＮＤ型メモリセル
ユニットの平面図、図４は図３中の矢視Ａ−Ａ´方向の
断面図、図５は図３中の矢視Ｃ−Ｃ´方向の断面図であ
る。なお、図３ではメモリセルの構造を理解し易くする
ために、制御ゲートよりも下層の構造のみを示してい
る。

【００４５】図３乃至図５において、例えばボロン不純
物の濃度が１０¹⁴ｃｍ^-3乃至１０¹⁹ｃｍ^-3の間のｐ型シ
リコン領域（あるいはｐ型ウェル）２１上に、例えば、
１乃至２０ｎｍの厚さからなるシリコン酸化膜またはオ
キシナイトライド膜、または窒化膜からなるトンネルゲ
ート絶縁膜２２を介して、例えばポリシリコンからなる
浮遊ゲート２３（２３1 ，２３2 ，…，２３8 ）が１０
乃至５００ｎｍの厚さで形成されている。この上に、例
えば、卜一タルの厚さが２乃至３０ｎｍのシリコン酸化
膜／シリコン窒化膜／シリコン酸化膜からなる３層構造
の絶縁酸化膜（いわゆるＯＮＯ膜）やシリコン酸化膜か
らなる層間絶縁膜２４を介して、例えばポリシリコンや
ＷＳｉ（タングステンシリサイド）とポリシリコンとの
スタック構造からなる制御ゲート２５（２５1 ，２５2
，…２５8 ）が１０乃至５００ｎｍの厚さで形成され
ている。この制御ゲート２５は、図２中のワード線ＷＬ
に相当する。

【００４６】図４に示すように、制御ゲート２５は素子
分離領域２６上まで延長して形成するのが、浮遊ゲート
と制御ゲートのカップリング比を上げるのには望まし
い。さらに、図３に示すように、制御ゲート２５は隣接
するＮＡＮＤ型メモリセルユニット相互で接続されるよ
うに図中の左右方向でＮＡＮＤ型メモリセルユニットの
境界まで延長して形成されている。

【００４７】上記浮遊ゲート２３及び制御ゲート２５か
らなる積層構造のゲート電極の両側には、例えば５乃至
２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化
膜からなる側壁絶縁膜２７を挟んでソースまたはドレイ
ン領域となるｎ型拡散層２８（２８1 ，２８2 ，…２８
9 ）が形成されている。そして、これら拡散層２８と浮
遊ゲート２３及び制御ゲート２５とにより、浮遊ゲート
型不揮発性ＥＥＰＲＯＭセルが形成されている。このメ
モリセルの浮遊ゲートのゲート長は、例えば０．５μｍ
以下０．０１μｍ以上であるとする。ソースまたはドレ
イン領域となるｎ型拡散層２８としては、例えばリンや
砒素、アンチモンを表面濃度が１０¹⁷ｃｍ^-3乃至１０²¹
ｃｍ^-3となるように、深さ１０乃至５００ｎｍの間で導
入することにより形成されている。さらに、これらｎ型
拡散層２８は隣接するメモリセル同士で共有されてＮＡ
ＮＤ接続が実現されている。

【００４８】また、図３及び図５において、２３0 及び
２３9 は、図２中の選択トランジスタＳ１のゲート及び
ブロック選択線ＳＧn1、選択トランジスタＳ２のゲート
及びブロック選択線ＳＧn2に相当するゲート電極（及び
配線）であり、これらは浮遊ゲート型不揮発性ＥＥＰＲ
ＯＭセルの浮遊ゲートと同層の配線層で形成されてい
る。もちろん、ゲート電極２３0 とゲート電極２５0 と
の間の層間絶縁膜２４を取り除くこと及びゲート電極２
３9 とゲート電極２５9 との間の層間絶縁膜２４を取り
除くことにより、ゲート電極２３0 とゲート電極２５0
とを接続した導電体とし、ゲート電極２３9 とゲート電
極２５9 とを接続した導電体として、ブロック選択線Ｓ
Ｇn1、ＳＧn2における抵抗を下げるようにしてもよい。

【００４９】ゲート電極２３0 と２３9 のゲート長は、
メモリセルにおける浮遊ゲート２３1 乃至２３8 のゲー
ト長よりも長くされており、例えば、１μｍ以下０．０
２μｍ以上とすることにより、ブロック選択時と非選択
時のオン／オフ比を大きく確保でき、誤書き込みや誤読
み出しを防止できる。また、ゲート電極２３0 を挟んで
形成されたソースまたはドレイン領域となるｎ型拡散層
２８0 は、例えば、タングステンやタングステンシリサ
イド、チタン、チタンナイトライド、またはアルミニウ
ムからなるビット線ＢＬと、ＢＬコンタクト２９を介し
て接続されている。ここで、ビット線ＢＬは、隣接する
メモリブロック間で互いに接続されるように、図３中の
上下方向でメモリセルユニットの境界まで延長して形成
されている。

【００５０】一方、ゲート電極２３9 を挟んで形成され
たソースまたはドレイン領域となるｎ型拡散層２８10
は、ＳＬコンタクト３０を介してソース線ＳＬと接続さ
れている。このソース線ＳＬは、同じメモリセルブロッ
ク内の隣接するＮＡＮＤメモリセルユニット相互で接続
されるように、図３中の左右方向にＮＡＮＤ型メモリセ
ルユニットの境界まで延長して形成されている。もちろ
ん、ｎ型拡散層２８10を図３中の左右方向にＮＡＮＤ型
メモリセルユニットの境界まで延長して形成することに
より、ソース線として使用するようにしてもよい。

【００５１】上記ＢＬコンタクト２９及びＳＬコンタク
ト３０は、例えばｎ型またはｐ型にドープされたポリシ
リコンやタングステン及びタングステンシリサイド、ア
ルミニウム、窒化チタン（ＴｉＮ）、チタンなどが充填
されて形成された導電体領域となっている。

【００５２】なお、図５に示すように、ビット線ＢＬ方
向に隣接したＮＡＮＤ型メモリセルユニット１１間でＳ
Ｌコンタクト３０またはＢＬコンタクト２９のいずれか
が形成されているが、これらは隣接したＮＡＮＤ型メモ
リセルユニット１１間で共有されていることが面積縮小
のために望ましい。また、これらＳＬコンタクト３０及
びＢＬコンタクト２９上及びＥＥＰＲＯＭセル上には、
例えばＳｉＯ2 からなる層間膜３１が堆積されている。

【００５３】さらに、ビット線ＢＬよりも下部でワード
線ＷＬとなる制御ゲート２５上部の層間膜３１内には、
ソース線ＳＬと同じ層の導電体、例えば、タングステン
やタングステンシリサイド、銅またはアルミニウムなど
からなる４本の金属配線３２が互いに分離した状態でか
つ制御ゲート２５の延長方向と並行する方向に形成され
ている。これら４本の金属配線３２は、図２３中の金属
配線８９に相当している。

【００５４】また、層間膜３１の上部には、例えば、タ
ングステンやタングステンシリサイド、銅またはアルミ
ニウムからなる４本の金属配線３３1 〜３３4 が互いに
分離した状態でかつ制御ゲート２５の延長方向と並行す
る方向に形成されている。

【００５５】なお、後に詳述するが、上記４本の金属配
線３２は、ワード線ＷＬを裏打ちするための配線として
使用され、任意の箇所でワード線ＷＬと接続されてい
る。

【００５６】上記実施の形成において、１つのメモリセ
ルユニット内に含まれ、ワード線ＷＬの上部に形成され
ている金属配線３２の本数は、１つのＮＡＮＤ型メモリ
セルユニットに含まれるワード線ＷＬ（つまり、制御ゲ
ート２５1 から２５8 ）の本数をｋとすると、最小（ｋ
／２）本まで少なくすることができる。

【００５７】従って、ビット線ＢＬに沿ったメモリセル
ユニット長を図５中に示すようにＬ３とした場合、金属
配線３２のピッチ（Ｌ２＋Ｓ２）（ただし、図５中に示
すようにＬ２は金属配線３２の幅、Ｓ２は金属配線相互
の間隔）は、ワード線ＷＬのピッチ（Ｌ１＋Ｓ１）（た
だし、図５中に示すようにＬ１はワード線の幅、Ｓ１は
ワード線相互の間隔）の２倍まで大きくすることができ
る。

【００５８】このようにすることにより、金属配線３２
の膜厚を従来の金属配線８９の膜厚と同じにしたとして
も、配線幅を広く確保できるために、抵抗を下げること
ができて、金属配線３２相互間の容量も小さくできる。

【００５９】従って、金属配線３２における配線抵抗及
び配線容量による遅延をより小さくすることができる。
もちろん、金属配線３２の幅を広くすることができるの
で、この金属配線３２を形成する場合に、より分解能の
低いリソグラフィを用いることができる。さらに、金属
配線３２を形成する際のエッチング工程においても、ア
スペクト比が改善されるので、よりエッチング条件を緩
和することができ、形状の良好な配線構造を形成するこ
とができる。

【００６０】さらに、金属配線３２の線幅をワード線Ｗ
Ｌ、つまり、制御ゲート２５1 〜２５8 の幅よりも大き
くすることができ、金属配線３２における電流密度をよ
り小さくすることができる。従って、よりエレクトマイ
グレーションによる配線の信頼性の低下を防ぐことがで
きる。

【００６１】また、金属配線３２は、不揮発性メモリセ
ルの制御ゲート２５1 〜２５8 及び側壁絶縁膜２７を形
成した後に形成される。従って、金属配線３２を形成す
る場合の熱工程が、不揮発性メモリセルの側壁を形成す
る酸化膜形成工程の後にすることができるので、ワード
線ＷＬ、つまり、制御ゲート２５1 〜２５8 を低抵抗化
する方法よりも、金属配線の異常酸化の問題や金属のメ
モリセルへの拡散問題や、金属の凝縮の問題を防ぐこと
ができる。

【００６２】さらに、金属配線３２はワード線ＷＬと接
続して使用されるので、ワード線ＷＬを抵抗の高い材質
または膜厚を用いて構成しても、金属配線３２の抵抗を
下げることにより、ワード線としての配線抵抗による遅
延を抑えることができ、ワード線ＷＬとしての制御ゲー
ト２５の膜厚を薄くすることができる。

【００６３】これにより、制御ゲート２５を形成する際
のエッチングのアスペクト比を低減することができ、焦
点深度の浅いリソグラフィを用いることができ、ゲート
加工の際のエッチング条件を緩和することができる。

【００６４】さらに、本実施の形態では、ワード線ＷＬ
の電位を少なくともＶpgm 、Ｖpass、Ｖreadの３値に設
定する必要がある。そこで、いわゆるレピータと呼ばれ
るバッファ回路（例えばインバータ）を配線の途中に適
宜挿入する方法や、分割ワード線を用いて配線遅延を小
さくする方法が採られるが、このようにすると、３値以
上を復元するために面積の大きな高耐圧トランジスタを
複数個必要とするため、チップ面積の大幅な増大をもた
らす。

【００６５】しかし、本実施の形態では、後に詳述する
が、ワード線に対して配線の裏打ちを行って配線抵抗及
び寄生容量を下げるようにしているので、ワード線の電
位を任意に固定することと、配線遅延を小さくすること
とを両立させることができ、より少ない回路面積でレイ
アウトが実現できる。

【００６６】図６は、従来例の図２３に対応した本実施
の形態によるワード線ＷＬ、ビット線ＢＬ及び図５中に
示した金属配線３２からなりワード線ＷＬを裏打ちする
ための裏打ち用配線ＬＬのレイアウトを示しており、図
７はその一部を抜き出して詳細に示している。なお、図
６では図を明確にするために、ワード線ＷＬの本数は図
７に対して半数にしている。

【００６７】図６おいて、１２ａ、１２ｂはそれぞれ複
数のＮＡＮＤ型メモリセルユニット１１が設けられたメ
モリセルブロックであり、この例では図１中のメモリセ
ルアレイ１がビット線方向で２個のメモリセルブロック
１２ａ、１２ｂに分割されている。しかし、メモリセル
アレイは２以上のメモリセルブロックに分割することが
でき、２^ｉ個(ｉは正の整数)に分割することがアドレス
デコードをする上で望ましい。

【００６８】１３ａ及び１３ｂは図１中のデータ選択線
ドライバ群７内のワード線ドライバ回路（ＤＲＶ１、Ｄ
ＲＶ２）、１４ａ及び１４ｂは図１中のロウデコーダ６
内のロウアドレス選択回路（ＲＤ１，ＲＤ２）であり、
ロウアドレス選択回路（ＲＤ１，ＲＤ２）１４ａ、１４
ｂの出力はワード線ドライバ回路（ＤＲＶ１、ＤＲＶ
２）１３ａ、１３ｂに供給されている。

【００６９】ここで、図６に示したように、ビット線方
向で隣接する２個のメモリセルブロック１２ａ、１２ｂ
において、ワード線ドライバ回路の配置を容易にし、１
つのメモリセルブロックのワード線相互間の駆動タイミ
ング、すなわち、スキューを揃えるために、２個のワー
ド線ドライバ回路（ＤＲＶ１、ＤＲＶ２）１３ａ、１３
ｂはメモリセルブロックの両端に振り分けて配置されて
いる。

【００７０】上記各メモリセルブロック１２ａ、１２ｂ
には複教本のワード線ＷＬが接続されている。さらに、
２個のメモリセルブロック１２ａ、１２ｂには２ｎ本の
ビット線ＢＬ１〜ＢＬｎ、ＢＬ(n+1) 〜ＢＬ2nが共通に
接続されている。また、図中上側に位置するメモリセル
ブロック１２ａのワード線ＷＬは一方のワード線ドライ
バ回路（ＤＲＶ１）１３ａに接続され、図中下側に位置
するメモリセルブロック１２ｂのワード線ＷＬは他方の
ワード線ドライバ回路（ＤＲＶ２）１３ｂに接続されて
いる。

【００７１】また、図中、破線で示した配線ＬＬは図５
中の金属配線３２に相当するものであり、先に説明した
ように、この配線ＬＬはメモリセルブロック１２ａ、１
２ｂに形成されたワード線ＷＬの本数の半数だけ設けら
れている。図６の例では各メモリセルブロックにはそれ
ぞれ４本のワード線ＷＬが形成されているので、各メモ
リセルブロックにはそれぞれ２本の配線ＬＬが形成され
ていることになる。

【００７２】先に述べたように、上記配線ＬＬはワード
線ＷＬの裏打ち用として使用されるものであるが、メモ
リセルブロック１２ａ、１２ｂ上ではワード線ＷＬの本
数に対して配線ＬＬの本数は半数しかない。そこで、２
個のメモリセルブロック１２ａ、１２ｂそれぞれにおい
て、配線ＬＬを用いてワード線ＷＬを裏打ちするため
に、そのメモリセルブロック上の配線ＬＬを使用するこ
とはもちろんのこと、さらに他方のメモリセルブロック
上の配線ＬＬも使用する。

【００７３】具体的には、一方のメモリセルブロック１
２ａについては、４本のワード線ＷＬのうち２本のワー
ド線ＷＬに対して、このメモリセルブロック１２ａ内に
形成されている２本の配線ＬＬを用いてワード線ＷＬの
裏打ちを行う。この２本の配線ＬＬの一端はワード線ド
ライバ回路（ＤＲＶ１）１３ａの近傍で対応するワード
線ＷＬとの間でコンタクトが取られ、他端はメモリセル
アレイの中央に設けられたスナップ領域１５においてコ
ンタクト（先のスナップ部に相当）が取られる。

【００７４】一方のメモリセルブロック１２ａの残り２
本のワード線ＷＬについては、他方のメモリセルブロッ
ク１２ｂ上に形成されている２本の配線ＬＬを用いてワ
ード線ＷＬの裏打ちを行う。この２本の配線ＬＬの一端
はワード線ドライバ回路（ＤＲＶ１）１３ａの近傍で対
応するワード線ＷＬとの間でコンタクトが取られ、他端
はスナップ領域１５においてメモリセルブロック１２ａ
側に延長され、一方のメモリセルブロック１２ａの残り
２本のワード線ＷＬに対してコンタクトが取られる。

【００７５】他方のメモリセルブロック１２ｂについて
も同様にして、ワード線ＷＬに対し、両方のメモリセル
ブロック１２ａ、１２ｂに形成された４本の配線ＬＬを
用いて裏打ちが行われる。

【００７６】従って、ワード線ＷＬに対し、配線ＬＬを
用いて裏打ちが行われる領域は、ワード線ドライバ回路
１３ａ及び１３ｂに近い側に位置するメモリセルブロッ
ク１２ａ、１２ｂそれぞれの半分の領域である。

【００７７】図７は、図６中のスナップ領域１５を含む
メモリセルブロック１２ａ、１２ｂそれぞれの右半分の
領域における配線のレイアウトを示している。２個のメ
モリセルブロック１２ａ、１２ｂにはそれぞれ８本のワ
ード線ＷＬが形成されており、一方のワード線ドライバ
回路（ＤＲＶ１）１３ａに接続される８本のワード線Ｗ
ＬをＷＬ11〜ＷＬ18で示し、他方のワード線ドライバ回
路（ＤＲＶ２）１３ｂに接続される８本のワード線ＷＬ
をＷＬ21〜ＷＬ28で示している。

【００７８】また、先に説明したように、各メモリセル
ユニット１１には、複数のメモリセルユニットから１つ
のメモリセルユニットを選択してビット線ＢＬに接続す
るために、２本のブロック選択線が接続されており、こ
れをＳＧ11、ＳＧ12及びＳＧ21、ＳＧ22で示している。
さらに、図６と同様に、図５中の金属配線３２に相当す
る配線ＬＬを破線で示している。なお、ＮＡＮＤ型メモ
リセルユニット１１の代わりに後述するＡＮＤ型メモリ
セルユニットを用いてもよい。

【００７９】図７では、図示しないビット線ＢＬ１〜Ｂ
Ｌｎ及び図示されているデータ転送線ＢＬ(n+1) 〜ＢＬ
2nは、ワード線ＷＬ11〜ＷＬ18及びＷＬ21〜ＷＬ28と互
いに直交する方向に延長して配置されている。各ＮＡＮ
Ｄ型メモリセルユニット１１内のそれぞれのメモリセル
エレメントは、ビット線とワード線の交点に形成され、
それぞれ独立にデータの保持及び呼び出しが可能となっ
ている。

【００８０】このように本実施の形態によれば、配線Ｌ
Ｌによるワード線ＷＬの裏打ちを、各メモリセルブロッ
クの半分の領域に実施することにより、全てのワード線
ＷＬに対して配線ＬＬを接続することができる。また、
配線ＬＬ（図５中の金属配線３２）のピッチをワード線
ＷＬに対して最大２倍まで広げることができる。もちろ
ん、ワード線ＷＬと配線ＬＬとのコンタクトは、必ずし
もワード線ドライバ回路の近傍とスナップ領域１５の２
個所で取る必要はなく、スナップ領域１５を複数箇所設
けてこれら複数箇所でコンタクトを取るようにしてもよ
い。

【００８１】図７に示したように配線をレイアウトする
ことが、スナップ領域１５の面積を最も小さくし、ワー
ド線ＷＬにおける配線遅延を小さくするのには望まし
い。また、スナップ領域１５は、厚い素子分離絶縁膜上
に形成することが、配線相互間の耐圧と、配線ＬＬとシ
リコン領域２１との間の耐圧を向上させ、スナップ領域
１５を形成する際のコンタクト開口時のエッチング加工
による配線下領域へのダメージを低減させるためには望
ましい。

【００８２】このように、配線ＬＬによってメモリセル
ブロックの半分の領域におけるワード線ＷＬを裏打ちす
ることによって、配線ＬＬの抵抗をＲLL、ワード線ＷＬ
におけるメモリセルブロックの半分の領域における抵抗
をＲ及び集中定数に置き換えた容量をＣとすると、配線
遅延の時定数をＣ（ＲLL＋Ｒ）まで小さくすることがで
きる。

【００８３】一方、配線ＬＬによる裏打ちを行わない場
合、ワード線ＷＬにおける配線抵抗は２Ｒ、配線容量は
２Ｃとなるので、配線遅延の時定数は２Ｃ×２Ｒとな
る。従って、本実施の形態によれば、配線ＬＬの裏打ち
が無い場合に比較して、ワード線における配線遅延を
（１＋ＲLL／Ｒ）／４まで小さくすることができる。

【００８４】図８は、図７のスナップ領域１５における
配線ＬＬ、ワード線ＷＬ、配線ＬＬとワード線ＷＬとの
コンタクト１６を形成した部分を拡大して示したもので
ある。図を明確化するするために、図８では配線ＬＬ、
ワード線ＷＬ11〜ＷＬ18、ＷＬ21〜ＷＬ28、ブロック選
択線ＳＧ11、ＳＧ12、ＳＧ21、ＳＧ22及び配線ＬＬとワ
ード線とを接続するコンタクト１６の配置を示してお
り、合せてスナップ領域１５とセルアレイ内におけるワ
ード線ＷＬ11〜ＷＬ18、ＷＬ21〜ＷＬ28の位置関係も示
している。

【００８５】セルアレイ内では、ブロック選択線ＳＧ1
1、ＳＧ12、ＳＧ21、ＳＧ22の配線幅（ゲート幅）は、
ワード線ＷＬ11〜ＷＬ18、ＷＬ21〜ＷＬ28の配線幅（ゲ
ート幅）よりも大きくすることが、ブロック選択と非選
択のオン／オフ比を向上させるために望ましい。しか
し、スナップ領域１５内では、ブロック選択線ＳＧ11、
ＳＧ12、ＳＧ21、ＳＧ22はトランジスタではなく単なる
配線として機能しているので、図８に示すようにブロッ
ク選択線の線幅を例えば、ワード線の線幅（ゲート長）
まで細くすることができる。

【００８６】また、ブロック選択線をより上層の配線に
つなぎかえることによって、スナップ領域１５では、ブ
ロック選択線を形成しないことも可能である。これによ
り、ブロック選択線に隣接するワード線（図８ではＷＬ
21）に対するブロック選択線（図８ではＳＧ21）との間
隔を広げることができ、このワード線ＷＬ21と配線ＬＬ
とのコンタクトの余裕を、セルアレイ内のワード線の線
幅以上に確保することができる。

【００８７】さらに、図７や図８に示すように、ワード
線ＷＬをクランク状に折り曲げて配置するようにしてい
る。このようにすることより、すべてのワード線につい
て、ワード線と配線ＬＬとのコンタクトの余裕を、セル
アレイ内のワード線の線幅以上に確保することができ
る。この場合、図８に示すように、スナップ領域１５に
おける配線ＬＬの線幅の最小値と間隔の最小値及びワー
ド線ＷＬの幅の最小値と間隔の最小値は、全てメモリセ
ルブロック上と同じまたはそれ以上に確保できることは
明らかである。なお、このようにしても、メモリセルブ
ロックのビット線方向における長さは、スナップ領域１
５を形成しない図２２の従来例と等しくすることがで
き、メモリセルアレイの面積増大を防ぐことができる。

【００８８】なお、先の図６に示すように、対向する一
対のワード線ドライバ回路１３ａ、１３ｂで囲まれた領
域内に全ての配線ＬＬが配置されるように形成すること
により、対となるメモリセルブロック１２ａ、１２ｂの
領域外に配線ＬＬが形成されず、メモリセルアレイのビ
ット線方向に沿った配線ＬＬの占める領域が小さくで
き、メモリセルアレイの占有面積が小さくできるという
効果を有する。

【００８９】次に上記実施の形態の変形例について説明
する。先の図６では、図１中のメモリセルアレイ１がビ
ット線方向で２個のメモリセルブロック１２ａ、１２ｂ
に分割されている場合について説明したが、図９及び図
１０に示すものでは、ビット線方向に４個のメモリセル
ブロック１２ａ〜１２ｄに分割したものである。

【００９０】図９及び図１０において、１３ａ及び１３
ｂは対になるワード線ドライバ回路（ＤＲＶ１、ＤＲＶ
２）、１３ｃ及び１３ｄは対になるワード線ドライバ回
路（ＤＲＶ３、ＤＲＶ４）、１４ａ及び１４ｂはワード
線ドライバ回路（ＤＲＶ１、ＤＲＶ２）１３ａ、１３ｂ
に接続されるロウアドレス選択回路（ＲＤ１，ＲＤ
２）、１４ｃ及び１４ｄはワード線ドライバ回路（ＤＲ
Ｖ３、ＤＲＶ４）１３ｃ、１３ｄに接続されるロウアド
レス選択回路（ＲＤ３，ＲＤ４）である。

【００９１】すなわち、４個に分割されたメモリセルブ
ロック１２ａ〜１２ｄのうち、隣接する２個のメモリセ
ルブロック１２ａ、１２ｂはワード線ドライバ回路（Ｄ
ＲＶ１、ＤＲＶ２）１３ａ、１３ｂとロウアドレス選択
回路（ＲＤ１，ＲＤ２）１４ａ、１４ｂとによってブロ
ック選択され、残り２個の隣接するメモリセルブロック
１２ｃ、１２ｄはワード線ドライバ回路（ＤＲＶ３、Ｄ
ＲＶ４）１３ｃ、１３ｄとロウアドレス選択回路（ＲＤ
３，ＲＤ４）１４ｃ、１４ｄとによってブロック選択さ
れる。

【００９２】図９に示すように、ワード線ドライバ回路
１３ｂに接続されるワード線ＷＬが形成されているメモ
リセルブロック１２ｂでは、そのメモリセルブロック１
２ｂに形成されている裏打ち用の配線ＬＬの他に、隣接
するメモリセルブロック１２ｃに形成されている裏打ち
用の配線ＬＬが使用される。同様に、ワード線ドライバ
回路１３ｃに接続されるワード線ＷＬが形成されている
メモリセルブロック１２ｃでは、そのメモリセルブロッ
ク１２ｃに形成されている裏打ち用の配線ＬＬの他に、
隣接するメモリセルブロック１２ｂに形成されている裏
打ち用の配線ＬＬが使用される。

【００９３】すなわち、図９では、対向する一対のワー
ド線ドライバ回路１３ａと１３ｂまたは１３ｃと１３ｄ
で囲まれた領域内に、それぞれ一対のワード線ドライバ
回路に接続されているワード線を裏打ちするための配線
ＬＬを全て配置するものではなく、対となるワード線ド
ライバ回路で囲まれた領域を超えた他のメモリセルブロ
ックに形成されている配線ＬＬを使用するようにしたも
のである。

【００９４】このような配線レイアウトは、図５中のＢ
Ｌコンタクト２９の面積がＳＬコンタクト３０の面積よ
りも大きい時に、図６の場合よりも配線ＬＬの配線長を
減少させることができ、有利となる。

【００９５】さらに、図１０では、ワード線ドライバ回
路１３ｂに接続されるワード線ＷＬが形成されているメ
モリセルブロック１２ｂでは、そのメモリセルブロック
１２ｂに形成されている裏打ち用の配線ＬＬの他に、こ
のメモリセルブロック１２ｂに対し、図中、上側に隣接
するメモリセルブロック１２ａに形成されている裏打ち
用の配線ＬＬと、下側に隣接するメモリセルブロック１
２ｃに形成されている裏打ち用の配線ＬＬとが使用され
る。同様に、ワード線ドライバ回路１３ｃに接続される
ワード線ＷＬが形成されているメモリセルブロック１２
ｃでは、そのメモリセルブロック１２ｃに形成されてい
る裏打ち用の配線ＬＬの他に、このメモリセルブロック
１２ｃに対し、図中、上側に隣接するメモリセルブロッ
ク１２ｂに形成されている裏打ち用の配線ＬＬと、下側
に隣接するメモリセルブロック１２ｄに形成されている
裏打ち用の配線ＬＬとが使用される。

【００９６】すなわち、図１０の場合にも、対向する一
対のワード線ドライバ回路１３ａと１３ｂまたは１３ｃ
と１３ｄで囲まれた領域内に、それぞれ一対のワード線
ドライバ回路に接続されているワード線を裏打ちするた
めの配線ＬＬを全て配置するものではなく、対となるワ
ード線ドライバ回路で囲まれた領域を超えた他のメモリ
セルブロックに形成されている配線ＬＬを使用するよう
にしたものである。

【００９７】図１０のような配線レイアウトは、メモリ
セルブロックにおける配線ＬＬの配線長の最大値と最小
値との差を、図６及び図９の場合よりも小さくすること
ができ、より、配線間の抵抗差を小さくすることがで
き、配線のスキューを小さくできる。

【００９８】ところで、大規模メモリセルアレイでは、
ソース線ＳＬの電圧を安定化させるために、多層配線を
用いてシャント（分岐）する必要があり、そのための領
域（ＳＬシャント部）が必要となる。また、ブロック選
択線ＳＧも高速動作のために、裏打ちする必要がある。

【００９９】図１１は、上記ＳＬシャント部とメモリセ
ルアレイにおける第１層配線と下地とのコンタクトのレ
イアウトを示した図であり、図１２は同じく第２層配線
とその下地である第１層配線とのコンタクトのレイアウ
トを示した図であり、さらに、図１３は同じく第３層配
線とその下地である第２層配線とのコンタクトのレイア
ウトを示した図である。

【０１００】図１２において、ＳＬシャント部の右側に
はメモリセルブロックの一部がレイアウトされており、
このＳＬシャント部とメモリセルブロックとを図中の左
右方向に繰り返し配置できることは明らかである。

【０１０１】また、図１１乃至図１３おいて破線は下地
の配線構造の境界線を示しており、矢視Ａ−Ａ´は図５
に示した断面を有している。

【０１０２】ＳＬシャント部は、厚い素子分離絶縁膜上
に形成されることが、配線相互間の耐圧と、配線ＬＬと
シリコン領域２１との間の耐圧を向上させ、コンタクト
開口時のエッチング加工による配線下領域へのダメージ
を低減させるためには望ましい。

【０１０３】図１１において、第１層配線で形成された
配線ＬＬは、メモリセルブロック及びＳＬシャント部で
ワード線ＷＬ（制御ゲート２５1 ，２５2 ，…２５8 及
びゲート２５0 ，２５9 ）と平行するように延長形成さ
れ、その線幅及び間隔は一定とすることができる。さら
に、ソース線ＳＬ−１は、メモリセルアレイブロックで
ワード線と平行する方向に延長された第１層配線で形成
されており、メモリセルブロック内の各メモリセルユニ
ットの一端がＳＬコンタクト３０を介してこのソース線
ＳＬ−１に接続されている。このソース線ＳＬ−１のビ
ット線方向における線幅ＷはＳＬコンタクト３０よりも
十分大きくされており、例えば、２倍から１０倍程度に
大きいことがソース線ＳＬの配線抵抗や電圧降下を押さ
えるためには望ましい。

【０１０４】また、ＢＬコンタクト２９はメモリセルブ
ロック内に形成され、第１層配線として形成されるＢＬ
コンタクト用の中間配線パッド３４が各ＢＬコンタクト
２９毎に形成されている。

【０１０５】さらに、ソース線ＳＬ−１は、ＳＬシャン
ト部で分断され、その空き領域にブロック選択線ＳＧ２
に対するＳＧ２コンタクト３５が形成されている。さら
に、ＳＬシャント部では、ＢＬコンタクト２９の形成が
不要なので、この空き領域にブロック選択線ＳＧ１に対
するＳＧ１コンタクト３６が形成されている。

【０１０６】図１１で明らかなように、第１層配線の最
小線幅及び間隔はＢＬコンタクト用の中間配線パッド３
４で決まり、他のデザインルールはこれより緩く、余裕
を確保して容易にリソグラフィ及び加工ができる。

【０１０７】図１２は、ＳＬシャント部とメモリセルア
レイにおける第２層配線とその下地の第１層配線とのコ
ンタクトのレイアウトを示している。第２層配線で形成
されたビット線ＢＬは、メモリセルブロック内のみで図
中の上下右向に延長して形成され、その線幅及び間隔は
一定とすることができる。そして、これらビット線ＢＬ
は、ＢＬコンタクト３７を介して図１１中の中間配線パ
ッド３４に接続されている。さらに、第１層配線で形成
されたソース線ＳＬ−１は、ＳＬシャント部において、
第１層配線と第２層配線とを接続するＳＬコンタクト３
８を介して、第２層配線で形成されたソース線ＳＬ−２
と電気的に接続されている。このソース線ＳＬ−２はビ
ット線ＢＬと平行する方向で延長するように形成されて
いる。

【０１０８】ここで、第１層配線からなるソース線ＳＬ
−１は図中の左右方向に延長して形成され、第２層配線
からなるソース線ＳＬ−２は図中の上下左右方向に延長
して形成されており、それぞれ互いに重なり合う部分で
ＳＬコンタクト３８を介して接続されている。すなわ
ち、図２に示されたソース線ＳＬは、互いに電気的に接
続された第１層配線からなるソース線ＳＬ−１と、第２
層配線からなるソース線ＳＬ−２とから構成され、さら
にソース線ＳＬ−１とソース線ＳＬ−２とはメッシュ構
造を形成しており、これによりソース線ＳＬにおける電
圧降下を減少させることができる。

【０１０９】さらに、第２層配線からなるソース線ＳＬ
−２の空き領域にブロック選択線に対するＳＧ２コンタ
クト３９及びＳＧ１コンタクト４０が形成されており、
このＳＧ２コンタクト３９及びＳＧ１コンタクト４０に
対して第２層配線からなる中間導電パッド４１、４２が
形成されている。

【０１１０】図１２から明らかなように、第２層配線の
最小線幅及び間隔はビット線ＢＬで決まり、他の配線の
デザインルールはこれより緩く、余裕を確保して容易に
リソグラフィ及び加工ができる。

【０１１１】図１３は、ＳＬシャント部とメモリセルア
レイにおける第３層配線とその下地の第２層配線とのコ
ンタクトのレイアウトを示している。図１３において、
図１２中のブロック選択線ＳＧ１の中間導電パッド４２
に対するＳＧ１コンタクト４３が形成されており、この
ＳＧ１コンタクト４３を介して、ワード線ＷＬと平行す
る方向に延長されている図５中の４本の金属配線３３1
〜３３4 のうちの１本の金属配線３３1 がブロック選択
線ＳＧ１に対する裏打ち配線（ＳＧ1１ステッチ線）と
して接続されている。

【０１１２】また、図１２中のブロック選択線ＳＧ２の
中間導電パッド４１に対するＳＧ２コンタクト４４が形
成されており、このＳＧ２コンタクト４４を介して、ワ
ード線ＷＬと平行する方向に延長されている図５中の４
本の金属配線３３1 〜３３4のうちの１本の金属配線３
３4 がブロック選択線ＳＧ２に対する裏打ち配線（ＳＧ
２ステッチ線）として接続されている。

【０１１３】さらに、図１２中のソース線ＳＬ−２に対
するＳＬコンタクト４５がソース線ＳＬ−２における幅
広部分に複数箇所形成されており、このＳＬコンタクト
４５を介して、ワード線ＷＬと平行する方向に延長され
ている図５中の４本の金属配線３３1 〜３３4 のうちの
１本の金属配線３３2 がソース線ＳＬ−２に対する裏打
ち配線（ＳＬステッチ線）として接続されている。

【０１１４】さらに、図６などに示した、ロウアドレス
選択回路１４ｂとワード線ドライバ回路１４ｂとを接続
する信号線（RDECI2線）として、ワード線ＷＬと平行す
る方向に延長されている図５中の４本の金属配線３３1
〜３３4 のうちの１本の金属配線３３3 が使用されてい
る。

【０１１５】図１３から明らかなように、第３層配線の
最小線幅及び間隔は第２層配線の線幅及び間隔に対して
２倍以上緩くすることができ、十分余裕を確保して容易
にリソグラフィ及び加工することができる。これら第３
層配線は、メモリセルデータのベリファイ（verify）時
または読み出し時において、センスアンプが動作してい
る間は一定電圧に維持される。従って、第３層配線より
上層の配線層や外部の電界擾乱に対して、ビット線ＢＬ
に対する静電シールドとして機能し、より安定な動作を
確保できる。また、３層からなるソース線ＳＬが格子状
に形成されていることにより、ソース線ＳＬの電圧降下
を小さくすることができ、安定に動作することができ
る。

【０１１６】なお、図示していないが、ＳＬシャント部
と同様にして、第１層配線及び第２層配線を用いること
により、ウェルに対する配線抵抗低減用の配線も図１１
及び図１２における上下方向に延長して形成できる。こ
れにより、基板電圧をより一定とし、ラッチアップや基
板バイアス変動によるノイズ増大を防ぐことができる。

【０１１７】図１４は、図６中のワード線ドライバ回路
１３ａ、１３ｂ及びロウアドレス選択回路１４ａ、１４
ｂの具体的な回路構成をメモリセルアレイ１と共に示し
たものである。

【０１１８】ロウアドレス選択回路１４ａ、１４ｂはそ
れぞれ、ＮＡＮＤゲート５１と、このＮＡＮＤゲート５
１の出力を反転するインバータ５２とからそれぞれ構成
されている。一方のロウアドレス選択回路１４ａ内のＮ
ＡＮＤゲート５１には所定のブロックアドレスRAi 、RB
i 、RCi とイネーブル信号RDENBXが入力される。他方の
ロウアドレス選択回路１４ｂ内のＮＡＮＤゲート５１に
は所定のブロックアドレスRAiB（RAi の反転信号）、RB
i 、RCi とイネーブル信号RDENBXが入力される。これら
ロウアドレス選択回路１４ａ、１４ｂの出力は、ブロッ
ク選択信号RDECI1、RDECI2としてワード線ドライバ回路
１３ａ、１３ｂに入力される。

【０１１９】ロウアドレス選択回路１４ａ、１４ｂはそ
れぞれ、インバータ５３、５４、ＮＡＮＤゲート５５、
インバータ５６、デプレッション（Dep1etion）タイプ
のＮＭＯＳトランジスタを用いたＭＯＳキャパシタＣ
１、Ｃ２、デプレッションタイプのＮＭＯＳトランジス
タＱ11、Ｑ12、イントリンジック（1ntrinsic）タイプ
のＮＭＯＳトランジスタＱ13及びエンハンスメント（En
hancement）タイプのＮＭＯＳトランジスタＱ14、Ｑ1
5、Ｑ111 〜Ｑ118 、Ｑ121 、Ｑ122 、Ｑ131 、Ｑ138
、Ｑ141 〜Ｑ142 によって構成されている。

【０１２０】ここで、例えばブロックアドレスRAi 、RB
i 、RCi とイネーブル信号RDENBXとが全て“Ｌ”になる
と、ロウアドレス選択回路１４ａから出力されるブロッ
ク選択信号RDECI1が“Ｈ”になり、これによりワード線
ドライバ回路１３ａに接続されたメモリセルブロックが
選択される。このブロック選択信号RDECI1は、制御信号
BSTON及び電源電圧Ｖｃｃによりそれぞれゲートが制御
されるトランジスタＱ11、Ｑ12を介して、ノードＮ０に
転送される。ここで、Ｖｃｃは1Ｖから５Ｖまでの範囲
の電源電圧であり、例えば３.３Ｖとする。上記両トラ
シジスタＱ11、Ｑ12は高耐圧トランジスタであり、しき
い値は０Ｖ以下−２Ｖ以上であり、典型的には−１Ｖに
設定される。

【０１２１】トランジスタＱ111 〜Ｑ118 、Ｑ121 、Ｑ
122 は上記ノードＮ０の信号によって駆動され、トラン
ジスタＱ121 、Ｑ122 はブロック選択線駆動信号ＳＧN1
1 、ＳＧN12 を対応するメモリセルブロックのブロック
選択線ＳＧ11、ＳＧ12に出力し、トランジスタＱ111 〜
Ｑ118 はワード線駆動信号ＣＧN11 〜ＣＧN18 を対応す
るメモリセルブロックのワード線ＷＬ11〜ＷＬ18に出力
する。これらのトランジスタＱ111 〜Ｑ118 、Ｑ121 、
Ｑ122 も全て高耐圧トランジスタが使用され、そのしき
い値は０Ｖ以上２Ｖ以下であり、典型的には０．６Ｖに
設定される。

【０１２２】インバータ５６、トランジスタＱ13、Ｑ1
4、Ｑ15及びＭＯＳキャパシタＣ１、Ｃ２からなる回路
部分は、昇圧回路から得られる電圧VRDEC をノードＮ０
に電圧降下することなく転送するためのチャージポンプ
回路を利用したスイッチ回路を構成している。電圧VRDE
C は、具体的には、動作モードに応じて、図１中のＶpg
m 発生回路９ａで発生される電圧Ｖpgm 、Ｖpass発生回
路９ｂで発生される電圧Ｖpass、Ｖread発生回路９ｃで
発生される電圧Ｖread、あるいは電源電圧Ｖｃｃのいず
れかである。なお、イントリンジックタイプのトランジ
スタＱ13のしきい値は、０Ｖ以上１Ｖ以下、例えば、
０．２Ｖ程度に設定される。そして、このスイッチ回路
を構成するトランジスタとしても高耐圧トランジスタが
用いられる。

【０１２３】ワード線ドライバ回路１３ａに接続された
メモリセルブロックが選択されて、ノードＮ０に“Ｈ”
が転送されると、電圧VRDEC がドレインに与えられるト
ランジスタＱ14がオンして、電圧VRDEC はこのトランジ
スタＱ14及びダイオード接続されたトランジスタＱ13を
介して、ノードＮ０に転送される。

【０１２４】チャージポンプ作用は、ブロック選択信号
RDECI1とパルス信号CRD とが入力されるＮＡＮＤゲート
５５によって制御される。つまり、ブロック選択信号RD
ECI1が“Ｈ”のときに、ＮＡＮＤゲート５５の出力には
パルス信号CRD に対応した周期を持つパルス信号が現れ
る。このパルス信号により、互いに逆相駆動されるＭＯ
ＳキャパシタＣ１及びＣ２とダイオード接続されたトラ
ンジスタＱ13からなる回路部分でチャージポンピング動
作が行われる。この結果、ＭＯＳトランジスタＱ13、Ｑ
14のしきい値分の電圧降下を伴うことなく、電圧VRDEC
はノードＮ０に転送されることになる。ここで、ＭＯＳ
トランジスタＱ15のしきい値をＶthとすると、ノードＮ
０がVRDEC ＋Ｖth以下に抑えられる。

【０１２５】ブロック選択信号RDECI1がインバータ５３
により反転された信号RDECI1B によってゲート制御され
るＭＯＳトランジスタＱ141 、Ｑ142 は、書き込み及び
読み出し時に、このメモリブロックが非選択の場合に、
ブロック選択線ＳＧ11、ＳＧ12をそれぞれ例えば０Ｖと
いった一定電位SDGSに設定するために設けられている。

【０１２６】さらに、本発明に特徴的なことは、ＷＬ11
〜ＷＬ18までのワード線に対し、金属配線による配線Ｌ
Ｌがそれぞれ接続されていることに加えて、ワード線Ｗ
Ｌ11〜ＷＬ18に対してＭＯＳトランジスタＱ131 〜Ｑ13
8 が接続されていることである。これらのトランジスタ
Ｑ131 〜Ｑ138 は、ゲートが信号RDECI1B のノードに接
続されており、データの書き込み及び読み出し時に、こ
のメモリブロックが非選択の場合に、ワード線ＷＬ11〜
ＷＬ18を電圧WLSHに設定するために設けられている。電
圧WLSHとしては、読み出し時には０Ｖ、書き込み時には
０Ｖよりも高い電圧、例えばＶｃｃとなるのが、これら
トランジスタＱ131 〜Ｑ138 のソース・ドレイン間のパ
ンチスルーを防止するのには望ましい。

【０１２７】ロウアドレス選択回路１４ｂから出力され
るブロック選択信号RDECI2 は、図１３中に示すよう
に、メモリセルアレイの領域を通過する金属配線３３3
を経由してワード線ドライバ回路１３ｂに供給される。

【０１２８】次に、この実施の形態の不揮発性メモリの
データ読み出し、書き込み及び消去動作を、ロウデコー
ダに着目しながら説明する。

【０１２９】データ読み出し時に、図１４中の上側に配
置されたメモリセルブロックのワード線ＷＬ11が選択さ
れたとすると、これに接続されているワード線駆動信号
ＣＧＮ11が基準電圧Ｖref に設定される。この基準電圧
Ｖref は、メモリセルの“０”及び“１”に対応するし
きい値の中間の値、例えば１Ｖに設定される。残りの非
選択データ選択線に接続されているワード線駆動信号Ｃ
ＧＮ12〜ＣＧＮ18は、Ｖread発生回９ｃで発生される、
メモリセルの“０”しきい値の最大値よりも高い電圧、
例えば、４Ｖに設定される。ブロック選択線ＳＧ11、Ｓ
Ｇ12に接続されているブロック選択線駆動信号ＳＧＮ1
1、ＳＧＮ12も電圧Ｖreadに設定される。

【０１３０】具体的には、データ読み出し時、イネーブ
ル信号RDENBXが“Ｈ”になると、ロウアドレス選択回路
１４ａ、１４ｂが活性化される。そして、アドレスRAi
、RBi 、RCi が全て“Ｈ”になると、ロウアドレス選
択回路１４ａの出力RDECI1が“Ｈ”、インバータ５３の
出力であるその反転信号RDECI1B が“Ｌ”となる。

【０１３１】データ読み出し中は、ワード線ドライバ回
路１３ａに供給される電圧VRDECはＶreadよりもわずか
に高い値に設定される。また制御信号BSTONが“Ｌ”と
なり、ノードＮ０とＮＡＮＤゲート５５の入力端との間
が分離される。そして、インバータ５４の出力（RDECI1
と同じ“Ｈ”レベル）が入力されるＮＡＮＤゲート５５
をパルス信号CRD が通過し、これによってチャージポン
プ回路が動作して、ノードＮ０には電圧VRDECが転送さ
れる。

【０１３２】この結果、ＭＯＳトランジスタＱ121 Ｑ12
2 及びＱ111 〜Ｑ118がオンになり、RDECI1B は“Ｌ”
であるため、ＭＯＳトランジスタＱ141 Ｑ142 及びＱ13
1 〜Ｑ138がオフになり、ブロック選択線駆動信号ＳＧ
Ｎ11、ＳＧＮ12がブロック選択線ＳＧ11、ＳＧ12に供給
され、ワード線駆動信号ＣＧＮ11〜ＣＧＮ18がワード線
ＷＬ11〜ＷＬ18に供給される。

【０１３３】これにより、選択されたワード線ＷＬ11に
接続されたメモリセルは、記憶データが“１”ならばオ
ンし、ビット線ＢＬの電位は低下する。一方、記憶デー
タが“０”ならばメモリセルはオフとなるため、ビット
線ＢＬの電位低下は生じない。このビット線ＢＬの電位
変化をセンスアンプ（図１中のセンスアンプ／データラ
ッチ回路２）により検出することにより、データが読み
出される。

【０１３４】一方、非選択ブロックでは、読み出し時、
ブロック選択信号RDECI1が“Ｌ”、その反転信号RDECI1
B が“Ｈ”となる。これにより、ＭＯＳトランジスタＱ
131〜Ｑ138 、Ｑ141 Ｑ142 がオンになり、ブロック選
択線ＳＧ11、ＳＧ12が接地され、ワード線ＷＬ11〜ＷＬ
18が一定電圧、例えば、接地電位に保たれる。この時、
信号WLSH は、ＭＯＳトランジスタＱ131 〜Ｑ138 のし
きい値をＶth1 とすると、０ＶからＶｃｃ−Ｖth1 まで
間のいずれの電位に設定しても構わないが、０Ｖに設定
する方がWLSHを駆動する電圧源が必要なく、簡便であ
る。

【０１３５】このようにすることにより、非選択ブロッ
クのワード線の電圧をすべて固定することができ、読み
出し時にビット線ＢＬの電位が変化しても、非選択ブロ
ックのワード線の電位が変わらなくすることができる。
この結果、非選択ブロックのワード線の電位変動による
読み出しノイズ、いわゆるアレイノイズの発生を抑える
ことができる。

【０１３６】データ書き込み時は、“０”データの書き
込みを行うビット線には０Ｖ、“１”データの書き込み
を行うビット線にはＶｃｃが与えられ、ビット線側のブ
ロック選択線ＳＧ11にはＶｃｃ、ソース線側のブロック
選択線ＳＧ12には０Ｖが与えられる。さらに、選択した
ワード線には書き込み電圧Ｖpgm が供給され、非選択ワ
ード線はＶpassに昇圧される。ロウアドレス選択回路１
４ａ及びワード線ドライバ回路１３ａの動作は、読み出
し時と基本的に同じである。ただし、電圧VRDEC は書き
込み時の電圧Ｖpgm よりも僅かに高い値に設定され、こ
れがノードＮ０に転送される。

【０１３７】これにより、ＭＯＳトランジスタＱ111 〜
Ｑ118 がオンとなり、ワード線駆動信号ＣＧＮ11〜ＣＧ
Ｎ18がワード線ＷＬ11〜ＷＬ18に供給される。そして、
“０”データが与えられたビット線に接続された選択メ
モリセルでは、浮遊ゲートに電子注入が生じて、しきい
値が正の状態になる。これに対して、“１”データが与
えられたビット線に接続された選択メモリセルでは、フ
ローティングのチャネル領域における電位が、制御ゲー
トとの容量結合によって上昇するので、浮遊ゲートへの
電子注入は生じない。

【０１３８】ここで、書き込み時の電圧WLSHとしては０
ＶからＶｃｃまで間のいずれの電位でも構わないが、０
Ｖに設定するとWLSHを駆動する電圧源が必要なくなり、
簡便となる。一方、Ｖｃｃに設定することにより、選択
ブロックにおけるワード線とWLSHとの間の電位差を小さ
くすることができ、ソース・ドレイン間のパンチスルー
の問題を緩和することができる。

【０１３９】このように、プログラム時に非選択ブロッ
クのワード線ＷＬ11〜ＷＬ18の電圧を例えば０Ｖに固定
することにより、ワード線ＷＬ11〜ＷＬ18がフローティ
ングの場合に比較して、非選択ブロックのソース・ドレ
イン領域を通じて流れるリーク電流を小さくすることが
でき、より、書き込み時のビット線電圧の漏れ電流によ
る低下を減少させることができる。

【０１４０】データ消去は、ビット線及びソース線がフ
ローティングに保たれ、メモリセルアレイが形成された
ウェルに例えば１０Ｖ以上３０Ｖ以下の消去電圧が与え
られる。その際、選択ブロックの全ワード線は０Ｖに設
定される。ワード線ドライバ回路１３ａ内では、データ
消去の際、パルス信号CRD は供給されず、制御信号BSTO
Nが“Ｈ”で、ノードＮ０はＶｃｃに設定される。これ
により、選択ブロックのＭＯＳトランジスタＱ111 〜Ｑ
118 がオンとなり、予め０Ｖに設定されているワード線
駆動信号ＣＧＮ11〜ＣＧＮ18がワード線ＷＬ11〜ＷＬ18
に供給され、浮遊ゲートからの電子放出により全メモリ
セルのデータが消去される。

【０１４１】非選択ブロックでは、全てのワード線をフ
ローティングに保つことにより、ウェルとの間の容量に
よって制御ゲートの電位が上昇し、データ消去が防止さ
れる。

【０１４２】データ消去時、ブロック選択線駆動信号Ｓ
ＧＮ11、ＳＧＮ12及び信号SGDSは全てＶｃｃに設定され
る。この結果、ブロック選択選択線ＳＧ11、ＳＧ12はフ
ローティングとなり、ウェルとの容量結合によってブロ
ック選択選択線ＳＧ11、ＳＧ12の電位が上昇する。した
がって、選択トランジスタの制御ゲートとチャネルとの
間に電位差は生じないため、選択トランジスタの酸化膜
に電子注入されて破壊されることはない。

【０１４３】また、データ消去時に、WLSHをフローティ
ングに設定する。このようにすると、WLSHは０Ｖ以上と
なり、選択ブロックではRDECI1Bが“Ｌ”となるため、W
LSHの電位に依らずにＭＯＳトランジスタＱ131 〜Ｑ138
がオフとなる。一方、非選択ブロックではRDECI1Bが
“Ｈ”となり、非選択ブロック内のワード線ＷＬ11〜Ｗ
Ｌ18の電圧がＶｃｃ−Ｖrh1 以下ではオン状態となり、
非選択ブロック内のワード線相互間の初期電圧差を解消
することができる。

【０１４４】なお、通常、非選択ブロックの数は選択ブ
ロックの数に比較して１０倍以上多い。従って、ウェル
との容量結合で非選択ブロックのワード線ＷＬ11〜ＷＬ
18の電圧が上昇すると、WLSHもほぼ非選択ブロックのワ
ード線ＷＬ11〜ＷＬ18の電位上昇につれて上昇する。そ
の結果、WLSHがＶｃｃ−Ｖth1 以上となった場合には、
ＭＯＳトランジスタＱ131 〜Ｑ138 がオフするため、そ
の後のワード線ＷＬ11〜ＷＬ18の電位上昇期間では、こ
れらＭＯＳトランジスタＱ131 〜Ｑ138 を通じた電荷損
失が無くなり、非選択ブロックでの誤消去は生じない。

【０１４５】また、データ消去時、WLSHをＶｃｃに設定
してもよい。このようにすると、選択ブロックではRDEC
I1Bが“Ｌ”となるため、WLSHの電位に依らずＭＯＳト
ランジスタＱ131 〜Ｑ138 がオフする。

【０１４６】一方、非選択ブロックではRDECI1Bが
“Ｈ”となり、ワード線ＷＬがＶｃｃ−Ｖth1 までプリ
チャージされ、ＭＯＳトランジスタＱ131 〜Ｑ138 はオ
フとなる。その後、ウェルとの容量結合により、非選択
ブロックのワード線ＷＬの電圧が上昇すると、WLSHもほ
ぼ非選択ブロックのワード線ＷＬの電位上昇につれて上
昇する。その結果、ＭＯＳトランジスタＱ131 〜Ｑ138
はオフとなるため、その後のワード線ＷＬの電位上昇期
間では、ＭＯＳトランジスタＱ131 〜Ｑ138 を通じた電
荷損失が無く、非選択ブロックの誤消去は生じない。

【０１４７】図１５は、図１４におけるＭＯＳトランジ
スタＱ131 〜Ｑ138 及びワード線裏打ち用の配線ＬＬと
ワード線ＷＬ11〜ＷＬ18とを接続するコンタクト１６の
レイアウトを示す平面図である。なお、図１５におい
て、太線で囲った領域がシリコン領域（例えばシリコン
半導体基板）２１が露出した活性領域であり、それ以外
の領域には、例えば、ＳｉＯ₂ からなる素子分離絶縁膜
が形成されているとする。また、斜線を施した領域が第
１層配線からなるワード線裏打ち用の配線ＬＬを示して
いる。さらに、図中の上下方向では、ＮＡＮＤ型メモリ
セルユニットと１個分、すなわち８本のワード線と２本
のブロック選択線の和に相当する長さを１周期として、
これが繰り返された構造となっている。

【０１４８】図１５中、各配線は図中の右側でメモリセ
ルアレイに接続され、左側ではワード線ドライバ回路１
３を構成するＭＯＳトランジスタＱ111 〜Ｑ118 、Ｑ12
1 、Ｑ122 に接続されている。例えば、ワード線ＷＬ11
〜ＷＬ18は、図１５中の右側でメモリセルアレイに接続
され、図１５中の左側ではＭＯＳトランジスタＱ111〜
Ｑ118 のソース・ドレイン領域に接続されるように、図
中の左右方向に延長して形成されている。また、ワード
線ＷＬ11〜ＷＬ18は、コンタクト１６それぞれを介して
各配線ＬＬと接続されている。ワード線ＷＬ11〜ＷＬ18
に接続された各配線ＬＬは、図中の右側に位置するメモ
リセルアレイの上部を通過し、ワード線ＷＬ11〜ＷＬ18
の抵抗を削減する裏打ち用配線となっている。

【０１４９】さらに、上記各配線ＬＬは、コンタクト１
７それぞれを介して、ＭＯＳトランジスタＱ131 〜Ｑ13
8 のソース・ドレイン領域と接続されている。ここで、
例えば、ＭＯＳトランジスタＱ131 は、符号１８で示さ
れるゲート電極配線と、このゲート電極配線１８を挟む
ように形成されたソース・ドレイン領域１９とから構成
されている。

【０１５０】上記ゲート電極配線１８は図中の左右方向
に延長するように形成されており、このゲート電極配線
１８はワード線ＷＬと同層の導電体層で形成することが
配線層の数の低減及び面積の低減には望ましい。

【０１５１】また、ゲート電極配線１８のゲート長（線
幅）は、先のＶpgm 程度の高電圧がソース・ドレイン間
に印加されても、ソース・ドレイン間がパンチスルーし
ないようにするために、ワード線ＷＬよりも十分に大き
く、例えば、０．５μｍ以上３μｍ以下とする必要があ
る。ここで、ゲート電極配線１８は、ＭＯＳトランジス
タＱ131 〜Ｑ138 で共通にされており、図中の左側で信
号DECCI1B の信号ノードに接続されているので、この図
１５に示した領域ではコンタクトを介して他の配線につ
なぎ替えたり、上部配線層を形成する必要がない。

【０１５２】さらに、ソース・ドレイン領域１９の一方
はＭＯＳトランジスタＱ131 〜Ｑ138 で共通にされ、図
中の左側で電圧WLSHのノードに接続されており、コンタ
クトを介して他の配線につなぎ替えたり、上部配線層を
形成する必要がない。

【０１５３】さらに、ＭＯＳトランジスタＱ131 〜Ｑ13
8 は、ワード線ＷＬ21〜ＷＬ28に接続されるメモリセル
ブロックに相当する空き領域に形成されている。これら
のことにより、コンタクトの形成に必要な面積のオーバ
ヘッドを防ぐことができ、より面積の小さな配線が実現
できる。

【０１５４】また、図１５において、配線ＬＬの線幅及
び間隔の最小値はワード線ＷＬの線幅及び間隔となり、
ゲート電極配線１８の線幅及び間隔はこれよりも緩くな
るために、ゲート電極配線１８を容易にリソグラフィ及
び加工することができる。

【０１５５】ここで、それぞれコンタクト１７が形成さ
れているＭＯＳトランジスタＱ131〜Ｑ138 のソース・
ドレイン領域１９相互の間隔は、先の電圧Ｖpgm や電圧
Ｖpassが印加された場合に、パンチスルーしてリークが
生じない程度に広くされていればよく、その間の素子分
離領域上には、ＭＯＳトランジスタＱ131 〜Ｑ138 がオ
フの場合に、素子分離絶縁膜下に反転層が形成される方
向に電界が加えられるようなゲート電極は形成されてい
ない。従って、ソース・ドレイン領域に電圧Ｖpgm と０
Ｖとがそれぞれ印加される場合や、一般の素子分離領域
の幅に比較して小さくすることができる。これにより、
図中の左右方向におけるレイアウト面積を減少させるこ
とができる。

【０１５６】（第２の実施の形態）図１６（ａ）、
（ｂ）は、本発明の半導体記憶装置を不揮発性メモリに
実施した第２の実施の形態を示すものであり、図６中の
ワード線ドライバ回路１３ａ、１３ｂ及びロウアドレス
選択回路１４ａ、１４ｂの具体的な回路構成をメモリセ
ルアレイ１と共に示したものである。

【０１５７】本実施の形態において、ワード線ドライバ
回路１３ａ、１３ｂ及びロウアドレス選択回路１４ａ、
１４ｂの基本的な回路構成は図１４に示したものとほぼ
同様であるが、ＭＯＳトランジスタＱ131 〜Ｑ138 のゲ
ートの接続の仕方とワード線裏打ち用の配線ＬＬのレイ
アウトが図１４のものと異なっている。なお、これらは
独立に実施することができる。

【０１５８】図１６（ａ）において、例えば、ワード線
ＷＬ11に接続される配線ＬＬはメモリセルセルアレイの
ワード線ＷＬ21〜ＷＬ28上を通過し、ワード線ＷＬ11と
隣接するワード線ＷＬ12に接続される配線ＬＬはこのワ
ード線ＷＬ12上を通過している。また、ワード線ＷＬ17
に接続される配線ＬＬはメモリセルセルアレイのワード
線ＷＬ21〜ＷＬ28上を通過し、ワード線ＷＬ17と隣接す
るワード線ＷＬ18に接続される配線ＬＬはこのワード線
ＷＬ18上を通過している。

【０１５９】つまり、メモリセルが例えば２個のメモリ
セルブロックに分割されている場合、一方のメモリセル
ブロックを通過するワード線ＷＬ1x（ｘは奇数）に接続
される裏打ち用の配線ＬＬは他方のメモリセルブロック
を通過するワード線ＷＬ21〜ＷＬ28上を通過し、ワード
線ＷＬ1xと隣接する一方のメモリセルブロックを通過す
るワード線に接続される裏打ち用の配線ＬＬはそのワー
ド線上を通過している。

【０１６０】このように配線ＬＬをレイアウトすること
により、隣接するワード線に接続される配線ＬＬ相互間
の容量を図１４の場合よりも小さくすることができ、配
線容量に起因する配線遅延やクロストークをより減少さ
せることができる。

【０１６１】さらに、ワード線ドライバ回路１３ａ、１
３ｂでは、図１６（ａ）中のワード線ドライバ回路１３
ａにその一部の構成を示すが、図１６（ｂ）に示すよう
にエンハンスメントタイプのＮＭＯＳトランジスタＱ16
〜Ｑ19及びインバータ５７が追加されている。

【０１６２】上記ＭＯＳトランジスタＱ16のソース・ド
レイン間はインバータ５３の出力信号RECI1B のノード
と信号WLSHG のノードとの間に接続されている。このＭ
ＯＳトランジスタＱ16のゲートには、ベリファイや読み
出し時及びプログラム時に“Ｈ”となるような制御信号
RPMODEが入力される。また、上記信号WLSHG のノードに
はＭＯＳトランジスタＱ131 〜Ｑ138 のゲートが接続さ
れている。

【０１６３】さらに上記ＭＯＳトランジスタＱ131 〜Ｑ
138 のゲート共通接続ノード（信号WLSHG のノード）と
接地電位ＧＮＤとの間には、上記ＭＯＳトランジスタＱ
17、Ｑ18のソース・ドレインが直列に挿入されている。
そして、上記ＭＯＳトランジスタＱ17のゲートには、上
記インバータ５７を介して上記制御信号RPMODEが入力さ
れ、ＭＯＳトランジスタＱ18のゲートには上記制御信号
RPMODEが入力される。上記両ＭＯＳトランジスタＱ17、
Ｑ18の直列接続ノードは電圧WLSHのノードに接続されて
いる。また、電圧WLSHのノードと電源電圧Ｖｃｃのノー
ドとの間には上記ＭＯＳトランジスタＱ19のソース・ド
レインが挿入されており、このＭＯＳトランジスタＱ19
のゲートには上記インバータ５７の出力が入力される。

【０１６４】ここで、上記ＭＯＳトランジスタＱ18及び
Ｑ19は、制御信号RPMODEに応じて、WLSHを０ＶまたはＶ
ｃｃ−Ｖthに設定するためのトランジスタである。また
上記ＭＯＳトランジスタＱ17は、非読み出し時、つま
り、書き込み時や消去時にＭＯＳトランジスタＱ131 〜
Ｑ138 のゲートをソース電位と一致させて、これら各Ｍ
ＯＳトランジスタを高電圧印加時におけるゲート破壊か
ら守るためのトランジスタである。

【０１６５】図１６に示す回路の動作は図１４のものと
基本的には同じであるため、図１４の場合とは異なる動
作を中心にして以下に説明する。

【０１６６】データ読み出し時に、例えばアドレスRAi
、RBi 、RCi が全て“Ｈ”となり、ワード線ＷＬ11〜
ＷＬ18が形成されているメモリセルブロックが選択され
るとすると、ロウアドレス選択回路１４ａの出力RDECl1
が“Ｈ”、その反転信号RDEC11B が“Ｌ”となる。さら
に、データ読み出し時には制御信号RPMODEが“Ｈ”とな
り、ＭＯＳトランジスタＱ16がオンするので、信号WLSH
Gは“Ｌ”となる。

【０１６７】この結果、ＭＯＳトランジスタＱ131 〜Ｑ
138 、Ｑ141 、Ｑ142 がオフになり、信号ＣＧＮ11〜Ｃ
ＧＮ18、ＳＧＮ11、ＳＧＮ12の電圧がワード線ＷＬ11〜
ＷＬ18、ブロック選択線ＳＧ11、ＳＧ12にそれぞれ供給
される。

【０１６８】一方、非選択ブロックでは、ブロック選択
信号RDECI1が“Ｌ”、その反転信号RDECI1B が“Ｈ”と
なる。さらに、制御信号RPMODEは“Ｈ”なので、WLSHG
は“Ｈ”、詳しくはＶｃｃ一（ＭＯＳトランジスタＱ16
のしきい値）程度となる。これにより、ＭＯＳトランジ
スタＱ131 〜Ｑ138 、Ｑ141 〜Ｑ142 がオンになり、ブ
ロック選択線ＳＧ11、ＳＧ12が接地され、ワード線ＷＬ
11〜ＷＬ18がWLSHとなる。

【０１６９】ここで、制御信号RPMODEが“Ｈ”なので、
ＭＯＳトランジスタＱ18がオン、ＭＯＳトランジスタＱ
17、Ｑ18がオフとなり、WLSHの電位は接地電位（ＧＮ
Ｄ）に保たれる。

【０１７０】このようにすることにより、非選択ブロッ
クにおけるワード線を全て接地電位に固定することがで
き、データ読み出し時にビット線ＢＬの電位が変化して
も、非選択ブロックのワード線の電位が変動しないよう
にすることができる。

【０１７１】従って、非選択ブロックのワード線の電位
変動による読み出しノイズ、いわゆるアレイノイズを抑
えることができる。

【０１７２】データ書き込み時におけるワード線の選択
動作は、データ読み出し時と同じなのでその説明は省略
する。

【０１７３】データ消去時には、制御信号RPM00Eが
“Ｌ”になる。この時、ＭＯＳトランジスタＱ16、Ｑ18
はオフとなり、ＭＯＳトランジスタＱ17、Ｑ19がオンす
る。これにより、ＭＯＳトランジスタＱ19のしきい値を
Ｖth2 とすると、WLSHとWLSHGは共に（Ｖｃｃ−Ｖth2
）に充電される。ここで、非選択ブロックにおけるワ
ード線、例えばＷＬ11〜ＷＬ18における電圧が（Ｖｃｃ
−Ｖth1 −Ｖth2 ）以下ではＭＯＳトランジスタＱ131
〜Ｑ138 がオン状態となり、非選択ブロック内のワード
線相互間の初期電圧差を解消することができる。

【０１７４】なお、通常、非選択ブロックの数は選択ブ
ロックの数に比較して１０倍以上と多い。従って、ウェ
ルとの容量結合によって非選択ブロックおけるワード線
の電位が上昇すると、WLSHの電位もほぼ非選択ブロック
のワード線電位の上昇に伴って上昇する。その結果、WL
SHが（Ｖｃｃ−Ｖth1 −Ｖth2 ）以上となった場合に
は、ＭＯＳトランジスタＱ131 〜Ｑ138 がオフするた
め、その後のワード線電位の上昇の際にはＭＯＳトラン
ジスタＱ131 〜Ｑ138 を通じた電荷損失が無くなり、非
選択ブロックでの誤消去は生じない。

【０１７５】なお、図１６に示した第２の実施の形態で
は、第１の実施の形態と比較して、データ消去時におい
て、信号WLSHG と信号WLSHとが常に同電位に保たれる。
従って、信号WLSHと信号WLSHG 間のノイズによる誤動作
の問題を低減することができる。

【０１７６】さらに、データ消去時において、ＭＯＳト
ランジスタＱ131 〜Ｑ138 のソース・ドレイン間の漏れ
電流によって、信号WLSHの電位が上昇しても、信号WLSH
G の電位も同様に上昇し、リーク電流を低減させるよう
働くので、ＭＯＳトランジスタＱ131 〜Ｑ138 のゲート
電圧を固定した場合よりも、非選択ブロックにおいて、
より誤消去の問題が少なくなる。

【０１７７】（第３の実施の形態）上記第１及び第２の
実施の形態では、図１中のメモリセルアレイ１は、複数
個の不揮発性メモリセルが直列接続して構成されたＮＡ
ＮＤ型メモリセルユニットを有する場合について説明し
たが、この第３の実施の形態では、複数個の不揮発性メ
モリセルを並列接続して構成されたＡＮＤ型メモリセル
ユニットを用いてメモリセルアレイ１を構成するように
したものである。図１７はこのＡＮＤ型メモリセルユニ
ット６０の回路図である。

【０１７８】図１７において、それぞれ浮遊ゲート及び
制御ゲートを有するＭＯＳトランジスタからなる不揮発
性メモリセルＭ１〜Ｍ８が並列に接続されて、いわゆる
ＡＮＤ型メモリセルユニットが構成されている。そし
て、並列に接続された複数個のメモリセルＭ１〜Ｍ８の
一端は選択トランジスタＳ１を介してビット線ＢＬに接
続され、他端は選択トランジスタＳ２を介してソース線
ＳＬに接続されている。

【０１７９】また、上記ＡＮＤ型メモリセルユニット６
０を構成する全てのトランジスタは同一のウェル上に形
成されている。ＡＮＤ型メモリセルユニット６０内のメ
モリセルＭ１〜Ｍ８の制御ゲートはワード線ＷＬn1〜Ｗ
Ｌn8に接続されている。また、メモリセルブロック内の
複数のＡＮＤ型メモリセルユニットから１つのＡＮＤ型
メモリセルユニットを選択してビット線ＢＬに接続する
ために、選択トランジスタＳ１のゲートはブロック選択
線ＳＧn1に接続されている。さらに、選択トランジスタ
Ｓ２のゲートはブロック選択線ＳＧn2に接続されてい
る。

【０１８０】なお、ＡＮＤ型メモリセルユニット６０内
には２個の選択トランジスタＳ１、Ｓ２が設けられてお
り、ブロック選択線としてＳＧn1とＳＧn2の両方を設け
る場合について説明したが、これは少なくともどちらか
一方を設けるようにしてもよい。また、ブロック選択線
ＳＧn1、ＳＧn2はワード線ＷＬn1〜ＷＬn8の延長方向と
並行する方向に延長することが、高密度化には望まし
い。

【０１８１】また、本実施の形態では、ＡＮＤ型メモリ
セルユニット６０内に８（２^３）個のメモリセルが接続
されている例を示したが、ビット線及びワード線に接続
されるメモリセルの数は複数であればよく、２^ｎ個（ｎ
は正の整数）であることがアドレスデコードをする上で
望ましい。

【０１８２】図１８は図１７に示したＡＮＤ型メモリセ
ルユニットの平面図、図１９は図１８中の矢視Ｂ−Ｂ´
方向の断面図である。なお、この場合にも、図１８では
メモリセルの構造を理解し易くするために、制御ゲート
よりも下層の構造のみを示している。図１８及び図１９
において、第１の実施の形態における図３及び図４の平
面図及び断面図と対応する箇所には同じ符号を付してそ
の説明は省略し、図３及び図４とは異なる点についての
み説明する。

【０１８３】不揮発性トランジスタの浮遊ゲート２３及
び制御ゲート２５下部のｐ型シリコン基板（あるいはｐ
型ウェル）２１には、不揮発性トランジスタのソースま
たはドレイン領域となるｎ型拡散層６１1 、６１2 が互
いに分離して形成されている。上記両ｎ型拡散層６１1
、６１2 は１つのＡＮＤ型メモリセルユニットで共通
となるように、図中の上下方向で延長されている。ま
た、ｎ型拡散層６１1 に対し、一方の選択トランジスタ
Ｓ１の浮遊ゲート２３（２３0）及び制御ゲート２５
（２５0）を介して、選択トランジスタＳ１のソース、
ドレイン領域のいずれか一方となるｎ型拡散層６１0 が
形成されている。同様に、ｎ型拡散層６１2 に対し、他
方の選択トランジスタＳ２の浮遊ゲート２３（２３9）
及び制御ゲート２５（２５9）を介して、選択トランジ
スタＳ２のソース、ドレイン領域のいずれか一方となる
ｎ型拡散層６１3 が形成されている。

【０１８４】上記ｎ型拡散層６１0 〜６１3 としては、
例えばリンや砒素、アンチモンを表面濃度が１０¹⁷ｃｍ
^-3乃至１０²¹ｃｍ^-3となるように、深さ１０ｎｍ乃至５
００ｎｍの間で導入することにより形成されている。

【０１８５】図１８及び図１９において、２３0 及び２
３9 は、図１７中の選択トランジスタＳ１の制御ゲート
及びブロック選択線ＳＧn1、選択トランジスタＳ２の制
御ゲート及びブロック選択線ＳＧn2に相当するゲート
（及び配線）であり、浮遊ゲート型不揮発性ＥＥＰＲＯ
Ｍセルの浮遊ゲートと同層の配線で形成されている。も
ちろん、ゲート２３0 とゲート２５0 との間の層間絶縁
膜２４を取り除くこと及びゲート２３9 とゲート２５9
との間の層間絶縁膜２４を取り除くことにより、ゲート
２３0 とゲート２５0 とを接続した導電体とし、ゲート
２３9 とゲート２５9 とを接続した導電体として、ブロ
ック選択線ＳＧn1、ＳＧn2における抵抗を下げるように
してもよい。

【０１８６】ゲート２３0 と２３9 のゲート長は、メモ
リセルにおける浮遊ゲート２３1 乃至２３8 のゲート長
よりも長くされており、例えば、１μｍ以下０．０２μ
ｍ以上とすることにより、ブロック選択時と非選択時の
オン／オフ比を大きく確保でき、誤書き込みや誤読み出
しを防止できる。

【０１８７】本実施の形態では、ＡＮＤ型メモリセルユ
ニットを用いているので、各ＡＮＤ型メモリセルユニッ
トの直列抵抗を小さくすることができ、各メモリセルに
対して多値データを記憶させるように多値化した場合
に、しきい値を安定させるのに好適である。

【０１８８】本実施の形態の不揮発性メモリにおいて
も、第１の実施の形態と同様に、ワード線上には第１層
配線ないし第３層配線からなる金属配線が形成され、第
１層配線を用いてワード線に対して配線の裏打ちが行わ
れる。

【０１８９】この実施の形態において、データ読み出し
時に、選択されたＡＮＤ型メモリセルユニット内の非選
択セルの制御ゲートをオフにする以外は、第１の実施の
形態のＮＡＮＤ型メモリセルユニットを用いた場合の動
作と基本的には変わらない。従って、図１４や図１６を
用いて説明した非選択ブロックのシャントトランジスタ
Ｑ131 〜Ｑ138 などを含むワード線ドライバ回路１３
ａ、１３ｂを設けて同じ効果を得ることができる。

【０１９０】（第４の実施の形態）図２０は本発明の第
４の実施の形態によるＮＡＮＤ型メモリセルユニットの
断面図を示している。図５に示した第１の実施の形態で
はＮＡＮＤ型メモリセルユニットを構成する不揮発性メ
モリセルとして浮遊ゲート及び制御ゲートを有する通常
の不揮発性メモリセルを用いる場合について説明した
が、本実施の形態では例えばＳｉＮやＳｉＯＮなどを浮
遊ゲートとしたＭＯＮＯＳ型の不揮発性メモリセルを用
いるようにしたものである。なお、図２０に示す断面図
は図５に対応するものであり、図３中の矢視Ｃ−Ｃ´方
向の断面を示している。

【０１９１】図２０において、例えばボロン不純物の濃
度が１０¹⁴ｃｍ^-3乃至１０¹⁹ｃｍ^-3の間のｐ型シリコン
領域（またはｐ型ウェル）２１上に、例えば、１乃至１
０ｎｍの厚さからなるシリコン酸化膜またはオキシナイ
トライド膜、または窒化膜からなるトンネルゲート絶縁
膜２２を介して、例えばＳｉＮやＳｉＯＮなどからなる
浮遊ゲート７１（７１1 、７１2 、…、７１8 ）が３乃
至５０ｎｍの厚さで形成されている。この上に、例え
ば、厚さが２乃至１０ｎｍのシリコン酸化膜からなる層
間絶縁膜２４を介して、例えばポリシリコンやＷＳｉ
（タングステンシリサイド）とポリシリコンとのスタッ
ク構造からなる制御ゲート２５（２５1 ，２５2 ，…２
５8 ）が１０乃至５００ｎｍの厚さで形成されている。
この制御ゲート２５は、図２中のワード線ＷＬn1〜ＷＬ
n8に相当する。

【０１９２】上記浮遊ゲート７１及び制御ゲート２５か
らなる積層構造のゲート電極の両側には、例えば５乃至
２００ｎｍの厚さのシリコン窒化膜またはシリコン酸化
膜からなる側壁絶縁膜２７を挟んでソースまたはドレイ
ン領域となるｎ型拡散層２８（２８1 ，２８2 ，…２８
9 ）が形成されている。そして、これら拡散層２８と浮
遊ゲート７１及び制御ゲート２５とにより、Ｍ−ＯＮＯ
−Ｓ型不揮発性ＥＥＰＲＯＭセルが形成されている。

【０１９３】上記各メモリセルの浮遊ゲートのゲート長
は、例えば０．５μｍ以下０．０１μｍ以上であるとす
る。ソースまたはドレイン領域となるｎ型拡散層２８と
しては、例えばリンや砒素、アンチモンを表面濃度が１
０¹⁷ｃｍ^-3乃至１０²¹ｃｍ^-3となるように、深さ１０乃
至５００ｎｍの間で導入することにより形成されてい
る。さらに、これらｎ型拡散層２８は隣接するメモリセ
ル同士で共有されてＮＡＮＤ接続が実現されている。

【０１９４】また、図２０において、２５0 及び２５9
は、図２中の選択トランジスタＳ１の制御ゲート及びブ
ロック選択線ＳＧn1、選択トランジスタＳ２のゲート及
びブロック選択線ＳＧn2に相当するゲート（及び配線）
であり、メモリセルの浮遊ゲートと同じＳｉＮやＳｉＯ
Ｎなどで構成されており、その厚さは３乃至５０ｎｍの
範囲である。これらのゲート２５0 及び２５9 は、シリ
コン酸化膜７２を介してｐ型シリコン領域２１上に形成
され、不揮発性ＥＥＰＲＯＭセルの制御ゲート２５と同
層で形成されているのが表面の段差を低減するためには
望ましい。

【０１９５】上記ゲート（及び配線）２５0 及び２５9
のゲート長は、不揮発性ＥＥＰＲＯＭセルのゲート長よ
りも長く、例えば、１μｍ以下０．０２μｍ以上とする
ことにより、ブロック選択時と非選択時のオン／オフ比
を大きく確保でき、誤書き込みや誤読み出しを防止でき
る。

【０１９６】（第５の実施の形態）図２１は本発明の第
５の実施の形態によるＮＡＮＤ型メモリセルユニットの
断面図を示している。本実施の形態でも、例えばＳｉＮ
やＳｉＯＮなどを浮遊ゲートとしたＭＯＮＯＳ型の不揮
発性メモリセルを用いるようにしたものであるが、図２
０のものとは一部が異なっているだけであるので、図２
０と異なっている点についてのみ以下に説明する。

【０１９７】このＮＡＮＤ型メモリセルユニットでは、
選択トランジスタＳ１、Ｓ２においても、不揮発性メモ
リセルと同様に、ＳｉＮやＳｉＯＮなどで構成されたゲ
ート７１0 及び７１9 を形成し、さらにその上にシリコ
ン酸化膜からなる層間絶縁膜２４を介して、例えばポリ
シリコンやＷＳｉ（タングステンシリサイド）とポリシ
リコンとのスタック構造からなるゲート２５0 、２５9
を１０乃至５００ｎｍの厚さで形成するようにしたもの
である。

【０１９８】図２０及び図２１に示したＮＡＮＤ型メモ
リセルユニットを用いても、ワード線裏打ち用の配線Ｌ
Ｌとして使用される金属配線３２を図示のように配置形
成することにより、第１の実施の形態の場合と同様の効
果が得られる上に、ＭＯＮＯＳ型の不揮発性メモリセル
を用いるようにしているので、第１の実施の形態の場合
よりも低電圧でデータの書き込み及び読み出しが行える
という効果が得られる。

【０１９９】なお、この発明は上記した実施の形態に限
定されるものではなく、種々の変形が可能であることは
いうのでもない。例えば、図１４や図１６に示す回路を
ＮＭＯＳトランジスタを用いて構成する場合を説明した
が、ＰＭＯＳトランジスタを用いて構成するようにして
もよい。ＰＭＯＳトランジスタを用いる場合にはゲート
入力信号を反転すればよい。

【０２００】さらに、上記各実施の形態では、メモリセ
ルとして不揮発性ＥＥＰＲＯＭセルを設けた場合を例に
して説明したが、本発明は、複数のデータ選択線（ワー
ド線）と複数のデータ転送線（ビット線）の各交点にメ
モリセルが配置されたメモリセルアレイを有し、メモリ
セルアレイがデータ転送線方向で複数のメモリセルブロ
ックに分割され、各メモリセルブロックでデータ選択線
ドライバ回路（ワード線ドライバ回路）が左右に振り分
けられて配置されているような半導体記憶装置の全てに
対して実施できることは明らかである。例えば、強誘電
体メモリや磁区反転に時間がかかる強磁性体メモリなど
にも実施できることは言うまでもない。その他、本発明
の要旨を逸脱しない範囲で、種々に変形することができ
る。

【０２０１】

【発明の効果】以上説明したように本発明によれば、メ
モリセルのゲート配線の上部にゲート配線よりも本数の
少ない金属配線を形成することにより、金属配線のピッ
チをゲート配線のピッチよりも大きくすることができ
る。従って、ゲート配線のピッチを緩和することなく金
属配線の抵抗を下げることができ、金属配線相互間の配
線容量も小さくできる。そして、上記金属配線をゲート
配線の裏打ち用配線としてゲート配線に接続しているの
で、ゲート配線の配線抵抗及び配線容量による遅延を小
さくすることができる。

【０２０２】さらに、上記金属配線の配線幅をゲート配
線の配線幅よりも大きくすることができ、金属配線にお
ける電流密度を小さくすることができるので、エレクト
ロマイグレーションによる配線の信頼性の低下を防ぐこ
とができる。

【０２０３】さらに、金属配線とゲート配線とを接続す
る接続部が設けられた領域では、ゲート配線の配線幅を
メモリセルアレイよりも広く確保することができるの
で、ゲート配線に対するコンタクトのリソグラフィの合
わせずれ余裕及びコンタクトに対する金属配線の合わせ
ずれ余裕を確保することができ、合わせずれによる接続
部の配線抵抗の増大や断線不良を生じにくくすることが
できる。

【０２０４】さらに、本発明では、不揮発性メモリセル
を形成した後に、金属配線を形成するようにしているの
で、金属配線を形成する場合の熱工程が、不揮発性メモ
リセルの側壁酸化膜形成後にできるので、ゲート配線を
低抵抗化する方法よりも、金属配線の異常酸化の問題や
金属のメモリセルへの拡散問題を防ぐことができる。

【０２０５】さらに、ゲート配線として抵抗が高い材料
を用いても、金属配線の抵抗を下げることで、配線抵抗
による遅延を抑えることができ、ゲート配線の膜厚を小
さくすることができる。これにより、ゲート配線のアス
ペクト比を低減することができ、ゲート加工のエッチン
グの条件を緩和することができる。

【図面の簡単な説明】

【図１】本発明の半導体記憶装置を不揮発性メモリに実
施した第１の実施の形態による全体の構成を示すブロッ
ク図。

【図２】図１中のメモリセルアレイを構成するＮＡＮＤ
型メモリセルユニットの具体的な構成を示す回路図。

【図３】図２に示したＮＡＮＤ型メモリセルユニットの
平面図。

【図４】図３中の矢視Ａ−Ａ´方向の断面図

【図５】図３中の矢視Ｃ−Ｃ´方向の断面図。

【図６】第１の実施の形態によるワード線ＷＬ、ビット
線ＢＬ及び裏打ち用配線ＬＬのレイアウト図。

【図７】図６の一部を抜き出して詳細に示すレイアウト
図。

【図８】図７のスナップ領域における配線ＬＬ、ワード
線ＷＬ、配線ＬＬとワード線ＷＬとのコンタクト１６を
形成した部分を拡大して示すパターン平面図。

【図９】第１の実施の形態の変形例によるワード線Ｗ
Ｌ、ビット線ＢＬ及び裏打ち用配線ＬＬのレイアウト
図。

【図１０】第１の実施の形態の変形例によるワード線Ｗ
Ｌ、ビット線ＢＬ及び裏打ち用配線ＬＬのレイアウト
図。

【図１１】第１の実施の形態によるＳＬシャント部とメ
モリセルアレイにおける第１層配線と下地とのコンタク
トのレイアウト図。

【図１２】第１の実施の形態によるＳＬシャント部とメ
モリセルアレイにおける第２層配線とその下地である第
１層配線とのコンタクトのレイアウト図。

【図１３】第１の実施の形態によるＳＬシャント部とメ
モリセルアレイにおける第３層配線とその下地である第
２層配線とのコンタクトのレイアウト図。

【図１４】図６中のワード線ドライバ回路１３ａ、１３
ｂ及びロウアドレス選択回路１４ａ、１４ｂの具体的な
回路構成をメモリセルアレイ１と共に示す回路図。

【図１５】図１４におけるＭＯＳトランジスタＱ131 〜
Ｑ138 及びワード線裏打ち用の配線ＬＬとワード線ＷＬ
11〜ＷＬ18とを接続するコンタクト１６のレイアウト
図。

【図１６】本発明の第２の実施の形態によるワード線ド
ライバ回路１３ａ、１３ｂ及びロウアドレス選択回路１
４ａ、１４ｂの具体的な回路構成をメモリセルアレイ１
と共に示す回路図。

【図１７】本発明の第３の実施の形態によるＡＮＤ型メ
モリセルユニットの回路図。

【図１８】図１７に示したＡＮＤ型メモリセルユニット
の平面図。

【図１９】図１８中の矢視Ｂ−Ｂ´方向の断面図。

【図２０】本発明の第４の実施の形態によるＮＡＮＤ型
メモリセルユニットの断面図。

【図２１】本発明の第５の実施の形態によるＮＡＮＤ型
メモリセルユニットの断面図。

【図２２】従来の半導体記憶装置のメモリセルアレイと
ワード線ドライバ回路の配置状態を示すレイアウト図。

【図２３】図２２のような配置のメモリセルマトリクス
にワード線よりも上層の配線層を用いてワード線に裏打
ちをした場合のレイアウト図。

【図２４】図２３の矢視Ａ―Ａ´に沿った断面図。

【符号の説明】

１…メモリセルアレイ、２…センスアンプ／データラッチ回路、３…データ入出力バッファ、４…アドレスバッファ、５…カラムデコーダ、６…ロウデコーダ、７…データ選択線ドライバ群、８…基板電位制御回路、９ａ…Ｖpgm 発生回路、９ｂ…ＶPass発生回路、９ｃ…ＶPass発生回路、１０…制御回路、１１…ＮＡＮＤ型メモリセルユニット、１２ａ〜１２ｄ…メモリセルブロック、１３ａ〜１３ｄ…ワード線ドライバ回路、１４ａ〜１４ｄ…ロウアドレス選択回路、１５…スナップ領域、１６…コンタクト、１７…コンタクト、１８…ゲート電極配線、１９…ソース・ドレイン領域、２１…ｐ型シリコン領域（あるいはｐ型ウェル）、２２…トンネルゲート絶縁膜、２３（２３1 ，２３2 ，…，２３8 ）…浮遊ゲート、２４…層間絶縁膜、２５（２５1 ，２５2 ，…２５8 ）…制御ゲート、２６…素子分離領域、２７…側壁絶縁膜、２８（２８1 ，２８2 ，…２８9 ）…ｎ型拡散層、２３0 、２３9 …ゲート電極、２９…ＢＬコンタクト、３０…ＳＬコンタクト、３１…層間膜、３２…金属配線、３３1 〜３３4 …金属配線、３４…中間配線パッド、３５…ＳＧ２コンタクト、３６…ＳＧ１コンタクト、３７…ＢＬコンタクト、３８…ＳＬコンタクト、３９…ＳＧ２コンタクト、４０…ＳＧ１コンタクト、４１、４２…中間導電パッド、４３…ＳＧ１コンタクト、４４…ＳＧ２コンタクト、４５…ＳＬコンタクト、７１（７１1 、７１2 、…、７１8 ）…浮遊ゲート、Ｍ１〜Ｍ８…不揮発性メモリセル、Ｓ１、Ｓ２…選択トランジスタ（セレクトゲート：選択
スイッチング素子）、ＢＬ…データ転送線（ビット線）、ＳＬ、ＳＬ−１、ＳＬ−２…ソース線、ＷＬn1〜ＷＬn8…ワード線、ＳＧn1、ＳＧn2…ブロック選択線。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１３年７月２６日（２００１．７．２
６）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図６

【補正方法】変更

【補正内容】

【図６】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１Ｆターム(参考） 5B025 AA03 AB01 AC01 AD01 AD09 AE08 5F001 AA25 AA43 AA63 AB08 AD53 AD61 5F083 EP02 EP08 EP23 EP33 EP34 EP55 EP56 EP76 EP79 ER22 GA09 JA04 JA05 JA35 JA36 JA37 JA39 JA40 JA53 KA02 LA16 NA01 NA08 5F101 BA07 BA29 BA36 BB05 BD34 BD36

Claims

【特許請求の範囲】

【請求項１】電流通路が直列接続、あるいは並列接続
された複数のメモリセルと選択スイッチング素子とがそ
れぞれ設けられ、選択スイッチング素子の各一端が互い
に接続された第１、第２のメモリセルユニットと、上記第１のメモリセルユニット内のメモリセルを選択す
る複数の第１のデータ選択線と、上記第２のメモリセルユニット内のメモリセルを選択す
る複数の第２のデータ選択線と、上記第１のデータ選択線よりも上層の配線層によって形
成され、上記複数の第１のデータ選択線のうちいずれか
１つの第１のデータ選択線に対して少なくとも２箇所で
接続される第１の配線と、上記第２のデータ選択線よりも上層の配線層によって形
成され、上記複数の第１のデータ選択線のうち上記第１
の配線と接続された第１のデータ選択線を除く残りの第
１のデータ選択線のうちいずれか１つの第１のデータ選
択線に対して少なくとも２箇所で接続される第２の配線
とを具備したことを特徴とする半導体記憶装置。
【請求項２】前記第１、第２のメモリセルユニットに
おいて、前記複数のメモリセルは直列接続されており、
この直列接続された複数のメモリセルの一端及び他端の
少なくとも一方に前記選択スイッチング素子の他端が接
続されていることを特徴とする請求項１記載の半導体記
憶装置。
【請求項３】前記第１、第２のメモリセルユニットに
おいて、前記複数のメモリセルは並列接続されており、
この並列接続された複数のメモリセルの一端及び他端の
少なくとも一方に前記選択スイッチング素子の他端が接
続されていることを特徴とする請求項１記載の半導体記
憶装置。
【請求項４】前記第１、第２の配線の最小線幅が、前
記複数の第１、第２のデータ選択線の最小線幅よりも大
きくされていることを特徴とする請求項１記載の半導体
記憶装置。
【請求項５】前記メモリセルは、電荷蓄積層と制御ゲ
ートとを有する電界効果トランジスタで構成されている
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項６】前記第１、第２のメモリセルユニット内
のメモリセルがウェル内に形成されており、前記選択ス
イッチング素子が上記ウェル内に形成された電界効果ト
ランジスタであることを特徴とする請求項５記載の半導
体記憶装置。
【請求項７】前記第１、第２のメモリセルユニットが
前記データ選択線の延長方向と平行する方向にそれぞれ
複数配置され、前記選択スイッチング素子を制御するブロック選択線が
前記複数の第１、第２のデータ選択線と並行する方向に
延長して形成されていることを特徴とする請求項５に記
載の半導体記憶装置。
【請求項８】前記ブロック選択線が、前記第１、第２
の配線よりも下層の配線層によって形成されていること
を特徴とする請求項７に記載の半導体記憶装置。
【請求項９】前記ブロック選択線が、前記メモリセル
を構成する電界効果トランジスタの前記電荷蓄積層また
は制御ゲートと同層の導電体層で形成されていることを
特徴とする請求項７記載の半導体記憶装置。
【請求項１０】前記第１、第２のデータ選択線の線幅
が、前記ブロック選択線の線幅よりも小さいことを特徴
とする請求項７に記載の半導体記憶装置。
【請求項１１】前記第１、第２のメモリセルユニット
内の全ての第１、第２のデータ選択線に対して接続され
るように前記第１、第２の配線が形成されており、これ
ら第１、第２の配線には互いに独立して電圧が印加され
ることを特徴とする請求項６記載の半導体記憶装置。
【請求項１２】前記複数の第１、第２のデータ選択線
の電位が少なくとも３値に設定されることを特徴とする
請求項１記載の半導体記憶装置。
【請求項１３】複数配置された前記第１、第２のメモ
リセルユニットが前記第１、第２のデータ選択線の延長
方向と平行する方向でそれぞれ２分割されており、この
２分割された位置で前記第１のデータ選択線と前記第１
の配線とが接続され、かつ第１のデータ選択線と前記第
２の配線とが接続されることを特徴とする請求項７記載
の半導体記憶装置。
【請求項１４】前記第１、第２の配線がそれぞれ複数
設けられ、前記複数の第１の配線相互の間隔と第１の配線の線幅と
の和が、前記第１のメモリセルユニットの前記第１のデ
ータ選択線の延長方向と交差する方向の長さを第１のメ
モリセルユニットに含まれる第１のデータ選択線の本数
で割った値よりも大きく、かつ、前記複数の第２の配線相互の間隔と第２の配線の
線幅との和が、前記第２のメモリセルユニットの前記第
２のデータ選択線の延長方向と交差する方向の長さを第
２のメモリセルユニットに含まれる第２のデータ選択線
の本数で割った値よりも大きいことを特徴とする請求項
１記載の半導体記憶装置。
【請求項１５】前記複数の第１のデータ選択線の一端
にこれら複数の第１のデータ選択線を駆動する第１のデ
ータ選択線ドライバ回路が配置され、前記複数の第１のデータ選択線の一端と対向する前記複
数の第２のデータ選択線の他端にこれら複数の第２のデ
ータ選択線を駆動する第２のデータ選択線ドライバ回路
が配置されていることを特徴とする請求項１記載の半導
体記憶装置。
【請求項１６】前記第１、第２のデータ選択線ドライ
バ回路はそれぞれ、前記メモリセルからのデータ読み出
し時に、非選択の第１、第２のデータ選択線に対してそ
の電位を固定する電位固定手段を含んで構成されている
ことを特徴とする請求項１５記載の半導体記憶装置。
【請求項１７】前記電位固定手段は、電流通路の一端
が前記第１または第２のデータ選択線に接続されたスイ
ッチング素子からなり、このスイッチング素子の電流通
路の他端がデータの読み出し時と消去時において異なる
電位に設定されることを特徴とする請求項１６記載の半
導体記憶装置。