KR100882645B1 - 반도체 메모리 - Google Patents

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Abstract

본 발명의 예에 관한 반도체 메모리는, 전원 배선부를 통하여 서로 인접하여 배치되는 제1 및 제2 배선 영역을 구비한다. 상기 제1 배선 영역은, 메모리 셀 어레이부에 제1 피치로 배치되는 복수의 제1 배선과, 상기 제1 피치보다도 넓은 제2 피치로 배치되는 복수의 제1 인출 배선과, 상기 제1 배선과 상기 제1 인출 배선을 접속하고, 상기 제1 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제1 경사 배선을 갖고, 상기 제2 배선 영역은, 상기 메모리 셀 어레이부에 상기 제1 피치로 배치되는 복수의 제2 배선과, 상기 제2 피치로 배치되는 복수의 제2 인출 배선과, 상기 제2 배선과 상기 제2 인출 배선을 접속하고, 상기 제2 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제2 경사 배선을 갖고，상기 제1 및 제2 경사 배선은, 동일 방향으로 연장된다.
배선 영역, 경사 배선, 인출 배선, 메모리 셀 어레이부

Description

반도체 메모리{SEMICONDUCTOR MEMORY}
도 1은, NAND형 플레시 메모리의 레이아웃을 도시하는 도면.
도 2는, 메모리 셀 어레이부 및 주변 회로부의 단면도.
도 3a는, 제1 실시예에서의 비트선의 배선 레이아웃의 일례를 도시하는 도면.
도 3b는, 제1 실시예에서의 비트선의 배선 레이아웃의 일례를 도시하는 도면.
도 4는, 도 3에 도시하는 메모리 셀 어레이부의 NAND 셀 유닛의 단면도.
도 5는, 경사 배선을 형성하기 위한 일렉트론 빔 쇼트의 패턴을 도시하는 도면.
도 6은, 제2 실시예에서의 비트선의 배선 레이아웃을 도시하는 도면.
도 7은, 경사 배선을 형성하기 위한 일렉트론 빔 쇼트의 패턴을 도시하는 도면.
도 8은, 배선 레이아웃에 대한 물리 어드레스의 설정을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
2a : 게이트 절연막(터널 산화막)
3a : 플로팅 게이트 전극
4a : 중간 절연막
5a : 컨트롤 게이트 전극
7 : 소자 분리 절연층
<관련 출원>
본 출원은 2006년 5월 31일 출원된 일본 특허 출원 번호 제2006-151539호에 기초한 것으로 그 우선권을 주장하며, 상기 전체 내용이 참조로서 본 명세서에 원용된다.
본 발명은, 반도체 메모리에 관한 것으로, 특히, 배선 레이아웃 패턴 구조에 관한 것이다．
반도체 메모리, 예를 들면, NAND형 플래시 메모리는, 메모리 셀 어레이부와 그 주변부에 배치되는 주변 회로부를, 주된 구성 요소로 한다.
메모리 셀 어레이부와, 주변 회로부를 구성하는 센스 앰프 회로나 로우 디코더 회로는, 비트선 또는 워드선에 의해 각각 접속된다.
예를 들면, 메모리 셀 어레이부로부터 인출되는 비트선의 배선 피치는, 메모리 셀 어레이부의 고집적화 때문에, 좁아져 있다. 한편, 주변 회로부에서는, 디자인 룰은 완만하게 설계되어 있고, 주변 회로부로부터 인출되는 비트선의 배선 피치는 넓게 되어 있다.
그 때문에, 비트선은, 인출 배선을 이용하여, 배선 피치를 넓히면서, 메모리 셀 어레이부로부터 센스 앰프 회로부를 향하여 연장되는 구조로 된다.
일반적으로, 비트선 등의 배선 패턴은, 인접하는 배선 영역이 좌우 대칭으로 되는 배선 레이아웃으로, 일렉트론 빔 노광에 의해 제작된 글래스 마스크에 기초하여, 칩 상에 형성된다.
배선 피치를 변환시키면서 비트선을 칩 상에 형성하는 경우, 상기 배선 패턴은, 사각형 일렉트론 빔 쇼트(이하, 사각형 EB 쇼트)를 이용한 직선 배선으로 설계되는 것이 주이지만, 설계의 형편상, 삼각형 EB 쇼트를 이용하여 형성되는 경사 배선으로 설계되는 경우도 있다.
그러나, 좌우 대칭으로 되는 배선 레이아웃에서는, 삼각형 쇼트도 좌우 대칭의 묘화 패턴을 이용해야 한다. 그 경우, 인접하는 배선 영역에서, 경사 배선은, 위치 어긋남이나 치수 차에 의한 변동이 커서, 좌우가 완전 대칭으로 되는 배선 패턴을 형성하는 것은 곤란하다. 또한, 배선 패턴에 좌우 차가 발생함으로써, 메모리 셀 어레이부의 구동 특성에 변동이 생긴다.
최근에는, 메모리 셀 어레이부의 미세화에 수반하여, 글래스 마스크 상에서의 배선 패턴의 변동은 무시할 수 없게 되어, 상기 변동이, NAND형 플래시 메모리의 동작에 영향을 미치게 된다.
본 발명의 하나의 관점에 따른 반도체 메모리는, 전원 배선부를 통하여 서로 인접하여 배치되는 제1 및 제2 배선 영역을 포함하며, 상기 제1 배선 영역은, 메모리 셀 어레이부에 제1 피치로 배치되는 복수의 제1 배선, 상기 제1 피치보다도 넓은 제2 피치로 배치되는 복수의 제1 인출 배선, 상기 제1 배선과 상기 제1 인출 배선을 접속하고, 상기 제1 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제1 경사 배선을 갖고, 상기 제2 배선 영역은, 상기 메모리 셀 어레이부에 상기 제1 피치로 배치되는 복수의 제2 배선, 상기 제2 피치로 배치되는 복수의 제2 인출 배선, 상기 제2 배선과 상기 제2 인출 배선을 접속하고, 상기 제2 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제2 경사 배선을 가지며, 상기 제1 및 제2 경사 배선은, 동일 방향으로 연장된다.
본 발명의 다른 관점에 따른 반도체 메모리는, 서로 인접하여 배치되는 제1 및 제2 배선 영역을 포함하며, 상기 제1 배선 영역은, 메모리 셀 어레이부에 제1 피치로 배치되는 복수의 제1 배선, 상기 제1 피치보다도 넓은 제2 피치로 배치되는 복수의 제1 인출 배선, 상기 제1 배선과 상기 제1 인출 배선을 접속하고, 상기 제1 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제1 경사 배선을 갖고, 상기 제2 배선 영역은, 상기 메모리 셀 어레이부에 상기 제1 피치로 배치되는 복수의 제2 배선, 상기 제2 피치로 배치되는 복수의 제2 인출 배선, 상기 제2 배선과 상기 제2 인출 배선을 접속하고, 상기 제2 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제2 경사 배선을 가지며, 상기 제1 및 제2 경사 배선은, 동일 방향으로 연장된다.
1. 개요
본 발명의 예에서의 반도체 메모리는, 인접하는 제1 및 제2 배선 영역에 형성되고, 메모리 셀 어레이부와 주변 회로부를 접속하는 배선이, 선폭이 넓은 주변 회로측의 배선과, 선폭이 좁은 메모리 셀 어레이부측의 배선과, 주변 회로측의 배선과 메모리 셀측의 배선을 접속하는 경사 배선에 의해 구성된다. 인접하는 배선 영역에서, 상기 배선 레이아웃은 동일하며, 특히, 경사 배선이, 메모리 셀측의 배선에 대하여 동일한 경사 방향을 갖는 것을 특징으로 한다.
상기한 바와 같은 구조를 이용함으로써, 배선 영역의 점유 면적을 확대하지 않고, 인접하는 배선 영역의 배선 패턴의 변동을 작게 할 수 있다.
그에 의해, 메모리 셀 어레이부와 주변 회로부를 접속하는 배선의 배선 패턴의 변동에 기인하는 구동 전류의 변동도 억제할 수 있다. 그 때문에, 반도체 메모리의 동작을 안정화시킬 수 있다.
2. 실시예
다음으로, 최량으로 생각되는 몇개의 실시예에 대하여 설명한다.
(1) 제1 실시예
본 실시예에서, 본 발명의 예의 인출 배선의 배선 레이아웃을, NAND형 플래시 메모리의 비트선에 이용한 경우에 대해 설명한다.
또한, 본 발명의 예는, NAND형 플래시 메모리에 한정되는 것은 아니고, 인출 배선의 배선 패턴에 경사 배선을 포함하는，DRAM(Dynamic Random Access Memory) 등의 반도체 메모리의 배선 레이아웃에 적용된다.
(a) 전체 구성
도 1은, 본 발명의 예로 하는 NAND형 플래시 메모리의 메모리 셀 어레이부와 주변 회로부의 레이아웃을 도시하는 도면이다．
NAND형 플래시 메모리에는, 메모리 셀 어레이부가 형성되어 있다. 메모리 셀 어레이부는, 복수의 블록 BK1, BK2, …, BKn로 구성되고, 또한 각 블록은, 복수의 NAND 셀 유닛에 의해 구성된다.
메모리 셀 어레이부는, NAND 셀 유닛의 집적화를 위해, 작은 가공 치수로 형성된다. 그 때문에, NAND 셀 유닛을 따라 배치되는 메모리 셀 어레이부의 배선 피치(제1 피치)도 좁은 것으로 되어, 배선 폭은 좁아진다.
주변 회로부는, 메모리 셀 어레이부의 컬럼 방향으로 형성되는 제어 회로부와 로우 방향으로 형성되는 제어 회로부로 이루어지지만, 본 실시예에서는, 센스 앰프 회로부와 로우 디코더 회로부를 설명한다.
센스 앰프 회로부는, 인출 배선부를 통하여, 컬럼 방향으로 배치되고, 비트선이 메모리 셀 어레이부와 센스 앰프 회로부를 접속한다. 또한, 로우 디코더 회로부가, 컬럼 방향과 직교하는 로우 방향으로 배치되고, 워드선이 메모리 셀 어레이부와 로우 디코더 회로부를 접속한다.
센스 앰프 회로 및 로우 디코더 회로는, 메모리 셀 어레이부보다 큰 가공 치수로 형성된다. 그 때문에, 가공이 용이한 넓은 배선 피치(제2 피치)를 확보할 수 있어, 주변 회로부측의 배선 폭을 넓게 할 수 있다.
전술한 바와 같이, 메모리 셀 어레이부와 주변 회로부는, 배선 피치를 상이하게 하고 있다. 그 때문에, 메모리 셀 어레이부와 주변 회로부 사이에, 비트선의 배선 피치의 변환을 행하는 인출 배선부가 형성된다.
또한, 본 실시예에서, 비트선의 인출 배선의 배선 레이아웃에 대하여 설명하지만, 워드선의 배선 피치를 변환하는 인출 배선에 적용해도 되고, 인출 배선부를 메모리 셀 어레이부와 로우 디코더 회로부 사이에 형성하여도 된다．
도 2는, 메모리 셀 어레이부 및 주변 회로부의 컬럼 방향과 로우 방향의 단면 구조를 도시한다. 또한, 도 2에서, 주변 회로부는, 센스 앰프 회로부를 예로 들어 설명한다.
도 2의 (a)는 메모리 셀 어레이부의 메모리 셀 트랜지스터부의 채널 폭 방향(로우 방향)의 단면 구조를 나타내고, 도 2의 (b)는 메모리 셀 어레이부의 비트선 컨택트부의 로우 방향의 단면 구조를 나타내고, 도 2의 (c)는 메모리 셀 어레이부의 채널 길이 방향(컬럼 방향)의 단면 구조를 나타낸다.
메모리 셀 어레이부는, 메모리 셀 트랜지스터 MT와 셀렉트 트랜지스터 ST로 이루어지는 복수의 NAND 셀 유닛으로 구성된다.
메모리 셀 트랜지스터 MT는, 집적화를 위해, 가공 한계 치수로 형성된다.
메모리 셀 트랜지스터 MT는, 게이트 절연막(터널 산화막)(2a) 상에 플로팅 게이트 전극(3a)이 형성된다. 플로팅 게이트 전극(3a) 상에는, 중간 절연막(4a)을 개재하여, 컨트롤 게이트 전극(5a)이 형성된다. 즉, 메모리 셀 트랜지스터 MT는, 스택 게이트 구조의 트랜지스터이다.
이 컨트롤 게이트 전극(5a)는, 워드선으로서 기능하고, 로우 방향으로 배치되는 로우 디코더 회로에 접속된다.
도 2의 (a)에 도시하는 메모리 셀 어레이부의 채널 폭 방향의 단면과 같이, 로우 방향에 인접하는 메모리 셀 트랜지스터의 플로팅 게이트 전극(3a)은, 예를 들면, STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(7)에 의해 분리되어 있다. 또한, 메모리 셀 트랜지스터의 커플링비를 향상시키기 위해, 컨트롤 게이트 전극(5a)은, 중간 절연막(4a)을 개재하여, 플로팅 게이트 전극(3a)의 채널 폭 방향의 측부를 덮는 구조를 가져도 된다.
셀렉트 트랜지스터 ST1, ST2는, 일반적으로, 메모리 셀 트랜지스터 MT와 동시에 형성되므로, 상기 게이트 구조는, 적층 게이트 구조로 된다. 그 때문에, 플로팅 게이트 전극(3a)과 동시에 형성되는 제1 게이트 전극(3b)과, 컨트롤 게이트 전극(5a)과 동시에 형성되는 제2 게이트 전극(5b)은, 중간 절연막(4b)에 형성된 개구부를 통하여 접속된다.
컬럼 방향에 인접하는 메모리 셀 트랜지스터 MT 및 셀렉트 트랜지스터 ST는, 각각, 소스/드레인 영역으로서 확산층(6a)을 공유하고 있다.
제1 메탈층 M1은, 비트선 컨택트부 BC 및 소스/드레인 영역으로 되는 확산층(6b)을 통하여, 셀렉트 트랜지스터 ST1과 접속된다.
또한, 소스선으로서 중간 메탈층 M0이, 소스선 컨택트부 SC 및 소스/드레인 영역으로 되는 확산층(6c)을 통하여, 셀렉트 트랜지스터 ST2와 접속된다.
또한, 캡층(8)이, 메모리 셀 트랜지스터 MT의 컨트롤 게이트 전극(5a), 셀렉트 트랜지스터 ST의 제2 게이트 전극(5c) 상에 형성된다.
또한, 도 2의 (b)에 도시하는 비트선 컨택트부 BC의 로우 방향의 단면도와 같이, 비트선 컨택트부 BC는, 메모리 셀 트랜지스터의 가공 치수로 형성되어 있다. 그 때문에, 비트선 컨택트부 BC와 접속되는 메모리 셀 어레이부측의 제1 메탈층 M1 도, 메모리 셀 트랜지스터의 가공 치수로 형성된다. 그 때문에, 상기 메모리 셀 어레이부의 상층에 형성되는 제2 메탈층 M2도, 제1 메탈층 M1과 동일 정도의 가공 치수로 형성된다.
도 2의 (d)는 센스 앰프 회로부 및 인출 배선부의 컬럼 방향의 단면 구조를 나타내고, 도 2의 (e)는 센스 앰프 회로부 및 인출 배선부의 로우 방향의 단면 구조를 나타내는 도면이다. 도 2의 (d), 도 2의 (e)의 하층에는, 1개의 주변 회로 트랜지스터 Tr의 단면 구조를 도시하고, 상기 상층에, 넓은 배선 피치로 형성되는 센스 앰프 회로부 측의 인출 배선부를 도시한다.
일반적으로, 주변 회로 트랜지스터 Tr은, 메모리 셀 어레이부와 동일한 공정에서 제작된다. 그 때문에, 게이트 절연막(2c) 상에 형성되는 게이트 전극은, 스택 구조의 게이트 전극으로 되고, 플로팅 게이트 전극(3a)과 동시에 형성되는 제1 게이트 전극(3c)과 컨트롤 게이트 전극(5a)과 동시에 형성되는 제2 게이트 전극(5c)은, 중간 절연막(4c)에 형성되는 개구부를 통하여 접속된다.
또한，캡층(8)이, 제2 게이트 전극(5c) 상에 형성된다.
소스 전극 SE 및 드레인 전극 DE는, 컨택트부를 통하여, 주변 회로 트랜지스터의 소스/드레인 영역으로 되는 확산층(6d)에 각각 접속된다.
또한, 주변 회로 트랜지스터 Tr의 게이트 전극(3c, 5c)은, 인출 게이트 전극 GE를 통하여 접속된다. 또한, 인출 게이트 전극 GE는, 절연층(9b)에 형성되는 컨택트부를 통하여, 제1 메탈층 M1과 접속된다.
주변 회로 트랜지스터 Tr은, 디자인 룰이 완만한 영역에 형성되기 때문에, 메모리 셀 트랜지스터 MT 및 셀렉트 트랜지스터 ST와 비교하여, 큰 가공 치수로 형 성된다.
또한, 인출 배선부의 하층에는, 도 2와 같은 주변 회로 트랜지스터 Tr을 반드시 형성하지 않아도 되며, 절연층만으로 구성되는 영역이어도 된다.
메모리 셀 어레이부와 센스 앰프 회로부는, 보강 배선 구조의 비트선에 의해 접속된다.
그 때문에, 본 실시예에 설명하는 NAND형 플래시 메모리의 비트선은, 제1 메탈층 M1과, 제2 메탈층 M2로 이루어진다. 제1 및 제2 메탈층 M1, M2는, 예를 들면, 알루미늄이나 구리 등의 메탈재로 형성된다.
제2 메탈층 M2는, 절연층(9c)에 형성되는 컨택트부 V1, V2를 통하여, 제1 메탈층 M1과 접속되고, 메모리 셀 어레이부와 주변 회로부를 접속한다.
또한, 절연층(9d)이, 메모리 셀 어레이부 및 주변 회로부의 전체면을 덮도록 형성된다.
전술한 바와 같이, 제2 메탈층의 배선 폭은, 메모리 셀 어레이부측에서는 좁고, 센스 앰프 회로부측에서는 넓게 설정되어 있으며, 상기 때문에, 인출 배선부에서, 배선 피치를 변환하면서, 메모리 셀 어레이부와 센스 앰프 회로부를 접속할 필요가 있다.
이하에, 메모리 셀 어레이부와 센스 앰프 회로부 사이의 배선 피치의 변환을 행하는 인출 배선의 레이아웃에 대하여 설명한다.
(b) 인출 배선부의 배선 레이아웃
도 3a 및 도 3b는, 인출 배선으로서 배선 피치의 변환을 실시한 비트선의 레이아웃을 도시하는 도면이다． 또한, 도 4는, 도 3에 도시하는 메모리 셀 어레이부에 형성되는 NAND 셀 유닛의 컬럼 방향(채널 길이 방향)의 단면의 일부와 로우 방향(채널 폭 방향)의 단면의 일부를 도시하는 도면이다． 또한, 도 4에서, 도 2와 동일 부재에는 동일 부호를 붙이고, 설명을 생략한다.
도 3a에 도시한 바와 같이, 제1 배선 영역 및 제2 배선 영역은, 전원 배선부의 좌우에 인접하여, 각각 형성되고, 동일한 배선 레이아웃으로 되도록 설계된다. 또한, 메모리 셀 어레이부는, 제1 및 제2 배선 영역의 중앙 하층에 각각 형성된다.
전원 배선부는, 주로, 전원 배선, 그라운드선 등으로 구성되지만, 배선 등을 형성하지 않고, 더미 영역으로서 이용해도 된다． 혹은, 도 3b에 도시한 바와 같이, 전원 배선부를 형성하지 않고, 제1 및 제2 배선 영역이 직접 인접하고, 동일한 배선 레이아웃으로 되도록, 설계된 것이어도 된다.
제1 및 제2 배선 영역은, 예를 들면, 8개의 비트선으로 각각 구성된다. 1개의 비트선은, 메모리 셀 치수 배선(10a, 10b; 제1, 2 배선), 경사 배선(11a, 11b; 제1, 2 경사 배선), 배선 피치 변환 배선(12a, 12b; 제1, 2 인출 배선)으로 구성되고, 인출 배선부에서, 비트선의 배선 피치가 단계적으로 넓게 되도록 변환된다.
또한, 본 실시예에서 형성되는 인출 배선(비트선)은, 도 2 혹은 도 4에 도시하는 제2 메탈층 M2에 상당한다. 또한, 인출 배선(비트선)의 구조는, 보강 배선 구조에 한정되지 않고, 제1 메탈층 M1에 배선 피치 변환을 실시하여, 메모리 셀 어레이부와 주변 회로부를 접속한 것이어도 된다.
메모리 셀 어레이부는, 집적화를 위해, 가공 한계 치수로 형성된다. 그 때문에, 메모리 셀 어레이부의 상층에 형성되어 있는 메모리 셀 가공 치수 배선(10a, 10b; 제1, 2 배선)은, NAND 셀 유닛의 가공 치수와 거의 동일한 가공 치수의 배선 피치(제1 피치)로 형성된다.
메모리 셀 치수 배선(10a, 10b; 제1, 2 배선)의 하층에는, 복수의 NAND 셀 유닛이 형성되어 있다. 또한, 메모리 셀 치수 배선은, 메모리 셀 어레이부와 동일한 가공 치수로 형성되는 제1 메탈층 M1 및 제2 메탈층 M2의 양방을 포함한다.
메모리 셀 가공 치수 배선(10a, 10b; 제1, 2 배선)은, 보강 배선 구조로 되도록, NAND 셀 유닛과, 제1 메탈층 M1과 비트선 컨택트부 BC를 통하여 접속된다. 또한, 중간 메탈층 M0은, 소스선으로서, 셀렉트 트랜지스터 ST2의 소스/드레인 영역으로 되는 확산층(6c)과 소스선 컨택트부 SC를 통하여 접속된다.
센스 앰프 회로부측에서는, 배선 피치(제2 피치)가 넓게 설정되어 있다. 그 때문에, 인출 배선부에서, 경사 배선(11a, 11b; 제1, 2 경사 배선), 배선 피치 변환 배선(12a, 12b; 제1, 2 인출 배선)을 반복하여 접속함으로써, 인출 배선(비트선)의 배선 피치를 변환하면서 컬럼 방향으로 연장된다.
도 5는, 경사 배선(11a, 11b; 제1, 2 경사 배선)의 배선 패턴의 글래스 마스크를 형성할 때에 이용하는 일렉트론 빔 쇼트(이하, EB 쇼트)의 패턴을 파선으로 도시한 것이다.
배선 피치(제1 피치)가 좁은 메모리 셀 어레이부측에서는, 인출 배선(비트선)의 배선 폭 W2는, 좁아져 있다.
한편, 배선 피치(제2 피치)에 여유가 있는 센스 앰프 회로부측에서는, 인출 배선(비트선)의 배선 폭 W1은 배선 폭 W2보다 넓게 확보되어 있다.
경사 배선(11a; 제1 경사 배선)과 경사 배선(11b; 제2 경사 배선)은, 메모리 셀 어레이부측에 대하여, 예를 들면, 45도의 경사 각도로 설정되고, 센스 앰프측으로부터 메모리 셀 어레이부측에 대하여 동일한 경사 방향으로 된다.
경사 배선(11a, 11b; 제1, 2 경사 배선)을 포함하는 인출 배선(비트선)은, 일반적으로, 일렉트론 빔 노광에 의해 원하는 배선 패턴이 형성된 글래스 마스크에 기초하여, 웨이퍼 상에 PEP(Photo Engraving Process)를 이용하여 형성된다.
경사 배선(11a, 11b; 제1, 2 경사 배선)의 배선 패턴은, 일렉트론 빔 노광에 의해 글래스 마스크를 제작할 때에, 삼각형 EB 쇼트를 이용하여 형성되는 부위(13a, 13b; 제1, 2 삼각형 부분)와 사각형 EB 쇼트를 이용하여 형성되는 부위(14; 제1, 2 사각형 부분)로 구성된다.
부위(13a, 13b; 제1, 2 삼각형 부분)는, 일렉트론 빔 노광에 의해, 배선 패턴의 글래스 마스크를 제작할 때에, 삼각형 EB 쇼트(13a, 13b)를 조합한 EB 쇼트(13)가 이용된다.
본 실시예에서는, 동일한 경사 방향의 경사 배선 패턴을 이용하고 있으므로, 제1 및 제2 배선 영역에서는, 동일한 배치의 삼각형 EB 쇼트(13a, 13b)를 조합하여, 경사 배선(11a, 11b; 제1, 2 경사 배선)을 형성할 수 있다.
그 때문에, 경사 배선(11a, 11b; 제1, 2 경사 배선)에는, 배선 레이아웃의 좌우 차에 의한 변동이 생기는 것은 없다.
이상과 같이, 인접하는 배선 영역에서, 동일한 경사 방향으로 되는 경사 배선을 갖는 배선 레이아웃을 이용함으로써, 글래스 마스크 제작 시에 기인하는, 인접하는 배선 영역의 경사 배선 부분의 좌우 차는 작아진다. 그 때문에, 제1 및 제2 배선 영역의 배선 패턴의 변동을 작게 할 수 있다．
이 배선 레이아웃에서는, 배선의 변동을 억제하기 위하여 큰 가공 마진을 확보할 필요가 없으므로, 배선 레이아웃의 칩 상의 점유 면적을 넓게 할 필요는 없다.
또한, 배선 패턴의 변동이 작아지므로, 메모리 셀 어레이부 및 주변 회로부의 배선을 흐르는 구동 전류의 변동을 억제할 수 있으므로, 반도체 메모리를 안정 동작시킬 수 있다.
또한, 본 발명의 예는, 비트선의 배선 레이아웃에 한정되지 않고, 워드선에도 적용이 가능하다.
워드선에 적용하는 경우에는, 로우 방향으로 연장되는 배선으로 되므로, 제1 배선 영역과 제2 배선 영역은, 상하에 인접한 배치로 되고, 메모리 셀 어레이부로부터 로우 디코더 회로에 배선 피치가 넓게 되도록 하는 배선 레이아웃이 형성된다.
(2) 제2 실시예
또한, 비트선의 배선 레이아웃은, 도 3에 한정되지 않고, 예를 들면, 도 6에 도시하는 배선 레이아웃이어도 된다.
제1 실시예와 마찬가지로, 전원 배선부의 좌우에 배치되는 제1 배선 영역과 제2 배선 영역은, 동일한 배선 레이아웃을 가지고 있다. 또한, 인출 배선의 배선 피치는, 센스 앰프 회로부측의 배선 폭 W1이, 메모리 셀 어레이부측의 배선 폭 W2보다 넓게 되도록 형성된다.
그러나, 도 6에 도시하는 경사 배선(15a, 15b; 제1, 2 경사 배선)은, 센스 앰프 회로부측으로부터 메모리 셀 어레이부측에의 경사 방향을, 제1 실시예와는 역방향으로 설정된다.
그것에 수반하여, 경사 배선 패턴을 형성하기 위한 EB 쇼트는, 제1 실시예에서 이용한 EB 쇼트(13)와 좌우 대칭으로 되는 EB 쇼트(16)를 이용할 필요가 있다.
본 실시예에서도, 도 6에 도시하는 제1 및 제2 배선 영역의 경사 배선(15a, 15b; 제1, 2 경사 배선)은, 메모리 셀 어레이부에 대하여 동일한 경사 방향을 가지고 있다. 그 때문에, 도 7에 도시한 바와 같이, 동일한 EB 쇼트(16)를 이용하여, 제1 및 제2 배선 영역의 경사 배선 패턴의 글래스 마스크를 형성할 수 있다.
따라서, 배선 패턴의 글래스 마스크 제작 시에, 삼각형 EB 쇼트의 좌우 차에 의한 마스크 패턴의 변동은 억제된다. 그 때문에, 상기 글래스 마스크를 이용하여 웨이퍼 상에 형성되는 경사 배선 패턴에 대해서도, 인접하는 배선 영역에서, 배선의 변동을 억제할 수 있다.
그 때문에, 제1 실시예와 마찬가지의 효과가 얻어진다.
3. 적용예
이하에, 제1 및 제2 실시예에서 설명한 배선 레이아웃을, 예를 들면, NAND형 플래시 메모리의 비트선에 적용한 경우의 물리 어드레스의 할당 방법에 대하여 설명한다.
제1 및 제2 실시예의 배선 레이아웃을 적용한 NAND형 플래시 메모리를, 예를 들면, 비트선 실드 센스 방식으로 구동시킬 경우에 대하여 설명한다.
비트선 실드 센스 방식의 경우, 1개의 센스 앰프 회로가, 2개의 비트선에서 공유된다. 그 때문에, 도 8에 도시한 바와 같이, 컬럼 방향의 물리 어드레스는, 제1 배선 영역의 2개의 비트선으로 이루어지는 비트선 페어 A1∼A4, 제2 배선 영역의 2개의 비트선으로 이루어지는 비트선 페어 B1∼B4에 각각 할당된다.
비트선의 물리 어드레스가, 예를 들면, 물리 어드레스의 아래 두자리 "O0", "O1", "10", "11"로 설정될 때, 각각의 비트선 페어 A1∼A4, B1∼B4에 대응하는 물리 어드레스는, 도 8에 도시한 바와 같이 할당된다.
즉, 제1 배선 영역과 제2 배선 영역이 동일한 레이아웃으로 되도록 설계되기 때문에, NAND 셀 유닛의 물리 어드레스의 할당의 순서(예를 들면, 디코더의 레이아웃)도, 제1 배선 영역 내의 비트선 A1∼A4와 제2 배선 영역 내의 비트선 B1∼B4에서 동일하게 되도록 설계된다.
4. 기타
본 발명의 예에 따르면, 배선 영역의 점유 면적을 넓히지 않고, 배선의 형상을 안정적으로 형성할 수 있어, 배선을 흐르는 구동 전류를 안정화할 수 있다.
당 분야의 당업자라면, 추가의 장점 및 변경을 용이하게 이룰 수 있을 것이다. 따라서, 본 발명은 광의의 점에서 상술한 설명 및 실시예에 한정되지 않는다. 따라서, 첨부한 특허 청구 범위와 그의 등가물에 의해 정의된 정신이나 범위를 일탈하지 않고 다양한 변경이 이루어질 수도 있다.
이상, 본 발명에 따르면, 배선 영역의 점유 면적을 확대하지 않고, 인접하는 배선 영역의 배선 패턴의 변동을 작게 할 수 있으며, 그에 의해, 메모리 셀 어레이부와 주변 회로부를 접속하는 배선의 배선 패턴의 변동에 기인하는 구동 전류의 변 동도 억제할 수 있으므로, 반도체 메모리의 동작을 안정화시킬 수 있다.

Claims (20)

  1. 전원 배선부를 통하여 서로 인접하여 배치되는 제1 및 제2 배선 영역을 포함하며,
    상기 제1 배선 영역은,
    메모리 셀 어레이부에 제1 피치로 배치되는 복수의 제1 배선과,
    상기 제1 피치보다도 넓은 제2 피치로 배치되는 복수의 제1 인출 배선과,
    상기 제1 배선과 상기 제1 인출 배선을 접속하고, 상기 제1 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제1 경사 배선을 갖고,
    상기 제2 배선 영역은,
    상기 메모리 셀 어레이부에 상기 제1 피치로 배치되는 복수의 제2 배선과,
    상기 제2 피치로 배치되는 복수의 제2 인출 배선과,
    상기 제2 배선과 상기 제2 인출 배선을 접속하고, 상기 제2 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제2 경사 배선을 가지며,
    상기 제1 및 제2 경사 배선은, 동일 방향으로 연장되는 반도체 메모리.
  2. 제1항에 있어서,
    상기 제1 및 제2 배선 영역은, 동일한 레이아웃인 반도체 메모리.
  3. 제1항에 있어서,
    상기 복수의 제1 인출 배선 중의 절반은, 상기 복수의 제1 배선의 일단측에 접속되고, 상기 복수의 제1 인출 배선 중의 나머지 절반은, 상기 복수의 제1 배선의 타단측에 접속되는 반도체 메모리.
  4. 제1항에 있어서,
    상기 복수의 제1 경사 배선은, 제1 사각형 일렉트론 빔 쇼트로 형성되는 제1 사각형 부분과, 제1 삼각형 일렉트론 빔 쇼트로 형성되는 제1 삼각형 부분으로 구성되고, 상기 제2 경사 배선은, 제2 사각형 일렉트론 빔 쇼트로 형성되는 제2 사각형 부분과, 상기 제1 삼각형 일렉트론 빔 쇼트와 좌우 대칭의 형상의 제2 삼각형 일렉트론 빔 쇼트로 형성되는 제2 삼각형 부분으로 구성되는 반도체 메모리.
  5. 제2항에 있어서,
    상기 복수의 제1 경사 배선은, 제1 사각형 일렉트론 빔 쇼트로 형성되는 제1 사각형 부분과, 제1 삼각형 일렉트론 빔 쇼트로 형성되는 제1 삼각형 부분으로 구성되고, 상기 제2 경사 배선은, 제2 사각형 일렉트론 빔 쇼트로 형성되는 제2 사각형 부분과, 상기 제1 삼각형 일렉트론 빔 쇼트와 동일 형상의 제2 삼각형 일렉트론 빔 쇼트로 형성되는 제2 삼각형 부분으로 구성되는 반도체 메모리.
  6. 제1항에 있어서,
    상기 복수의 제1 및 제2 경사 배선은, 상기 제1 및 제2 배선이 연장되는 방 향에 대하여, 45°의 경사 각도인 반도체 메모리.
  7. 제1항에 있어서,
    상기 복수의 제1 배선과 상기 복수의 제1 인출 배선과 상기 복수의 제1 경사 배선은, 복수의 제1 비트선을 구성하고, 상기 복수의 제2 배선과 상기 복수의 제2 인출 배선과 상기 복수의 제2 경사 배선은, 복수의 제2 비트선을 구성하는 반도체 메모리.
  8. 제7항에 있어서,
    상기 복수의 제1 및 제2 비트선은, 메탈재로 이루어지는 반도체 메모리.
  9. 제1항에 있어서,
    상기 복수의 제1 배선과 상기 복수의 제2 배선에서, 물리 어드레스의 할당의 순서가 동일한 반도체 메모리.
  10. 제1항에 있어서,
    상기 메모리 셀 어레이부는, NAND형 플래시 메모리인 반도체 메모리.
  11. 서로 인접하여 배치되는 제1 및 제2 배선 영역을 포함하며,
    상기 제1 배선 영역은,
    메모리 셀 어레이부에 제1 피치로 배치되는 복수의 제1 배선과,
    상기 제1 피치보다도 넓은 제2 피치로 배치되는 복수의 제1 인출 배선과,
    상기 제1 배선과 상기 제1 인출 배선을 접속하고, 상기 제1 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제1 경사 배선을 갖고,
    상기 제2 배선 영역은,
    상기 메모리 셀 어레이부에 상기 제1 피치로 배치되는 복수의 제2 배선과,
    상기 제2 피치로 배치되는 복수의 제2 인출 배선과,
    상기 제2 배선과 상기 제2 인출 배선을 접속하고, 상기 제2 배선이 연장되는 방향에 대하여 경사 방향으로 연장되는 제2 경사 배선을 가지며,
    상기 제1 및 제2 경사 배선은, 동일 방향으로 연장되는 반도체 메모리.
  12. 제11항에 있어서,
    상기 제1 및 제2 배선 영역은, 동일한 레이아웃인 반도체 메모리.
  13. 제11항에 있어서,
    상기 복수의 제1 인출 배선 중의 절반은, 상기 복수의 제1 배선의 일단측에 접속되고, 상기 복수의 제1 인출 배선 중의 나머지 절반은, 상기 복수의 제1 배선의 타단측에 접속되는 반도체 메모리.
  14. 제11항에 있어서,
    상기 복수의 제1 경사 배선은, 제1 사각형 일렉트론 빔 쇼트로 형성되는 제1 사각형 부분과, 제1 삼각형 일렉트론 빔 쇼트로 형성되는 제1 삼각형 부분으로 구성되고, 상기 제2 경사 배선은, 제2 사각형 일렉트론 빔 쇼트로 형성되는 제2 사각형 부분과, 상기 제1 삼각형 일렉트론 빔 쇼트와 동일 형상의 제2 삼각형 일렉트론 빔 쇼트로 형성되는 제2 삼각형 부분으로 구성되는 반도체 메모리.
  15. 제11항에 있어서,
    상기 복수의 제1 및 제2 경사 배선은, 상기 제1 및 제2 배선이 연장되는 방향에 대하여, 45°의 경사 각도인 반도체 메모리.
  16. 제11항에 있어서,
    상기 복수의 제1 배선과 상기 복수의 제1 인출 배선과 상기 복수의 제1 경사 배선은, 복수의 제1 비트선을 구성하고, 상기 복수의 제2 배선과 상기 복수의 제2 인출 배선과 상기 복수의 제2 경사 배선은, 복수의 제2 비트선을 구성하는 반도체 메모리.
  17. 제16항에 있어서,
    상기 복수의 제1 및 제2 비트선은, 메탈재로 이루어지는 반도체 메모리.
  18. 제11항에 있어서,
    상기 복수의 제1 배선과 상기 복수의 제2 배선에서, 물리 어드레스의 할당의 순서가 동일한 반도체 메모리.
  19. 제11항에 있어서,
    메모리 셀 어레이부는, NAND형 플래시 메모리인 반도체 메모리.
  20. 제11항에 있어서,
    메모리 셀 어레이부에 형성되는 메모리 셀 트랜지스터는, 채널 영역 표면의 게이트 절연막 상에 형성되는 플로팅 게이트 전극과, 상기 플로팅 게이트 전극 상에 형성되는 중간 절연막과, 상기 중간 절연막 상에 형성되는 컨트롤 게이트 전극을 갖는 반도체 메모리.
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