JP4637872B2 - 配線構造およびその製造方法 - Google Patents
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Description
本発明は、配線構造およびその製造方法に関し、詳しくは、配線パターンの形状寸法の管理および測定精度の向上を図ることができる配線構造およびその製造方法に関する。
半導体装置の製造においては、例えばトランジスタのゲート電極パターンや配線パターンの寸法が電気特性に大きく影響するため、トランジスタや配線の品質、性能改善のためには、パターン形成工程における高速、非破壊、高精度な形状管理が非常に重要である。パターンの線幅、膜厚およびピッチ等を含むパターン形状の測定結果に基き、ＡＰＣ（Advanced Process Control）などの高度なプロセス制御によってトランジスタや配線パターンの形状ばらつきを低減することで、これらの品質、性能を大幅に改善することが可能である。
例えば、配線パターンの配線幅、膜厚、配線ピッチ等を測定する方法としては、可視光やＵＶ光を使用して非破壊で測定するエリプソメトリ、電子線を使用し非破壊でパターン寸法を測定する測長ＳＥＭ法、電子線を使用しパターンの断面形状を破壊検査する断面ＳＥＭ法などの光学的形状測定法が挙げられる。
半導体装置の製造においては、生産性の向上等の観点から、配線や素子等のパターン形状を高速かつ非破壊で測定することが求められており、これらの要求に対して、近年、可視光やＵＶ光を使用し、パターン形状が有する配線幅、膜厚、パターン間隔、断面形状等を非破壊で測定するスキャッタロメトリ法が開発されている。スキャッタロメトリ法では、直線偏向を利用し、測定されるパターンのパターン形状、屈折率および誘電率などの各光学特性値から計算した理論波形と、実際の測定波形とをフィッティングすることによって、パターンの３次元形状を測定することができる。
半導体装置製造工程におけるパターンの形状管理方法に関しては様々な提案がされており、例えば特許文献１には、半導体ウェハのデバイス形成領域またはスクライブ領域にＴＥＧ（Test Element Group）と呼ばれる測定用パターンを形成し、このＴＥＧに対して上述のスキャッタロメトリ法、各種ＳＥＭ法などの光学的形状測定法を用いて寸法計測を行うことによってプロセスにおけるパターン形状管理を行う方法が記載されている。
このような測定用パターンを用いたプロセスにおけるパターン形状管理において、上層配線パターンを有する半導体装置の前記上層配線パターンの形状管理は、一般的に図５および図６に示すような製造工程中に行われている。なお、図５および図６は、従来の配線構造の製造工程の一部を示す工程図であって、図５における左側の（Ａ１）〜（Ｃ１）および図６における左側の（Ａ１）〜（Ｂ１）は半導体基板上におけるデバイス形成領域の製造工程を示し、図５における右側の（Ａ２）〜（Ｃ２）および図６における右側の（Ａ２）〜（Ｂ２）は半導体基板上におけるスクライブ領域の製造工程を示している。
図５（Ａ１）および（Ａ２）では、素子分離膜２を有するウェハ状の半導体基板１上に下地デバイス構造２０１および下地スクライブ構造２０２が形成され、下地デバイス構造２０１および下地スクライブ構造２０２の上に下層配線パターン２０８および測定用下層配線パターン２０９が形成されている状態を示している。
下地デバイス構造２０１は、半導体基板１上に形成されたゲート酸化膜、ゲート電極３、サイドウォールスペーサ４、ソース・ドレイン領域５を有するＦＥＴ１３ａと、このＦＥＴ１３ａを覆う層間絶縁膜６と、層間絶縁膜６を貫通してソース・ドレイン領域５と前記下層配線パターン２０８とを電気的に接続するコンタクトプラグ７とを備える。
下地スクライブ構造２０２は、下地デバイス構造２０１のＦＥＴ１３ａと同じ設計寸法で半導体基板１上に形成されたゲート酸化膜、ゲート電極３、サイドウォールスペーサ４、ソース・ドレイン領域５を有する測定用ＦＥＴ１３ｂと、この測定用ＦＥＴ１３ｂを覆う前記層間絶縁膜６と、層間絶縁膜６を貫通して測定用ＦＥＴ１３ｂのソース・ドレイン領域５と測定用下層配線パターン２０９とを接続するコンタクトプラグ７とを備える。なお、測定用ＦＥＴ１３ｂにおけるゲート電極３およびサイドウォールスペーサ４は、下地デバイス構造２０１におけるゲート電極３およびサイドウォールスペーサ４等の形状を前記光学的形状測定法を用いて測定するためのものであり、下地デバイス構造２０１と同じ設計レイアウトに基いて形成されている。
下地スクライブ構造２０２は、下地デバイス構造２０１のＦＥＴ１３ａと同じ設計寸法で半導体基板１上に形成されたゲート酸化膜、ゲート電極３、サイドウォールスペーサ４、ソース・ドレイン領域５を有する測定用ＦＥＴ１３ｂと、この測定用ＦＥＴ１３ｂを覆う前記層間絶縁膜６と、層間絶縁膜６を貫通して測定用ＦＥＴ１３ｂのソース・ドレイン領域５と測定用下層配線パターン２０９とを接続するコンタクトプラグ７とを備える。なお、測定用ＦＥＴ１３ｂにおけるゲート電極３およびサイドウォールスペーサ４は、下地デバイス構造２０１におけるゲート電極３およびサイドウォールスペーサ４等の形状を前記光学的形状測定法を用いて測定するためのものであり、下地デバイス構造２０１と同じ設計レイアウトに基いて形成されている。
下地デバイス構造２０１および下地スクライブ構造２０２の上には第１絶縁膜２０３および第２絶縁膜２０４が形成され、それらの内部に前記下層配線パターン２０８および測定用下層配線パターン２０９が埋め込まれるようにして形成されている。なお、スクライブ領域にある測定用下層配線パターン２０９は、デバイス形成領域にある下層配線パターン２０８の形状を前記光学的形状測定法により測定するためのものであり、下層配線パターン２０８と同じ設計レイアウトに基いて形成されている。
そして、このように形成されたデバイス形成領域の下層配線パターン２０８上に、上層配線パターン２１８を形成する場合（図６（Ｂ１）参照）、先ず、図５（Ａ１）および（Ａ２）に示すように、下層配線パターン２０８および第２絶縁膜２０４上に第３絶縁膜２１０および第４絶縁膜２１１を順に形成する。その後、第４絶縁膜２１１上にレジストパターン２１２を形成するが、このとき、デバイス形成領域のみにマスク開口部を有するパターンを形成する。
次いで、レジストパターン２１２をマスクとしてドライエッチングを行うことにより、図５（Ｂ１）に示すように、デバイス形成領域の第４絶縁膜２１１にビアホール２１３を形成する。このとき、第３絶縁膜２１０がエッチングストッパ層として機能する。一方、図５（Ｂ２）に示すように、スクライブ領域の第４絶縁膜２１１にはビアホールは形成されない。その後、レジストパターン２１２は除去される。
次いで、レジストパターン２１２をマスクとしてドライエッチングを行うことにより、図５（Ｂ１）に示すように、デバイス形成領域の第４絶縁膜２１１にビアホール２１３を形成する。このとき、第３絶縁膜２１０がエッチングストッパ層として機能する。一方、図５（Ｂ２）に示すように、スクライブ領域の第４絶縁膜２１１にはビアホールは形成されない。その後、レジストパターン２１２は除去される。
続いて、図５（Ｃ１）および（Ｃ２）に示すように、ビアホール２１３内を完全に埋め込む膜厚で埋め込み膜２１４を第４絶縁膜２１１上に堆積し、この埋め込み膜２１４上に新たなレジストパターン２１５を形成する。このとき、図５（Ｃ１）に示すように、レジストパターン２１５におけるデバイス形成領域には、上層配線パターン２１８（図６（Ｂ１）参照）の配線幅、膜厚および配線ピッチ（パターン間隔）を有するパターン形状の設計レイアウトに基いてマスク開口部が形成され、これと同様に、レジストパターン２１５におけるスクライブ領域にも、上層配線パターン２１８の前記設計レイアウトに基いてマスク開口部が形成される。そのため、デバイス形成領域におけるレジストパターン２１５のマスク開口部の一部は、ビアホール２１３の位置に配置される。
次に、レジストパターン２１５をマスクとして埋め込み膜２１４および第４絶縁膜２１１をドライエッチングする。このドライエッチングは、図５（Ｃ１）、（Ｃ２）および図６（Ａ１）、（Ａ２）に示すように、デバイス形成領域およびスクライブ領域において、形成しようとする上層配線パターン２１８の膜厚と同じ深さの上層配線用溝パターン２１６および測定用溝パターン２１７が第４絶縁膜２１１に形成されるように制御される。なお、このドライエッチングでは、デバイス形成領域において、ビアホール内の埋め込み膜２１４が第３絶縁膜２１０の保護膜として機能しており、ビアホール内には埋め込み膜２１４が残存している。
その後、酸素等のアッシングガスを用いてプラズマアッシングを行ってレジストパターン２１５および埋め込み膜２１４を除去し、続いて、ドライエッチングを行って第３絶縁膜２１０を除去し、それによって図６（Ａ１）および（Ａ２）に示すように、デバイス形成領域に、下層配線パターン２０８まで到達するビアホール２１３が形成され、かつ上層配線用溝パターン２１６の一部がビアホール２１３と連通する。
次に、ビアホール２１３および上層配線用溝パターン２１６内に完全に埋め込まれる膜厚で導電性金属膜を第４絶縁膜２１１上に堆積し、ＣＭＰ（化学的機械的研磨）を行って表面の金属膜を除去し第４絶縁膜２１１を露出させることにより、デバイス形成領域には、図６（Ｂ１）に示すように、ビアパターン２２０および上層配線パターン２１８が形成され、これと同時に、スクライブ領域には、図６（Ｂ２）に示すように、測定用上層配線パターン２１９が形成される。
次に、ビアホール２１３および上層配線用溝パターン２１６内に完全に埋め込まれる膜厚で導電性金属膜を第４絶縁膜２１１上に堆積し、ＣＭＰ（化学的機械的研磨）を行って表面の金属膜を除去し第４絶縁膜２１１を露出させることにより、デバイス形成領域には、図６（Ｂ１）に示すように、ビアパターン２２０および上層配線パターン２１８が形成され、これと同時に、スクライブ領域には、図６（Ｂ２）に示すように、測定用上層配線パターン２１９が形成される。
このような従来の半導体装置の製造工程において、上層配線パターン２１８の形状管理は、金属膜を堆積する前の段階で、スキャッタロメトリ法、各種ＳＥＭ法などの前記光学的形状測定法を用いて測定用溝パターン２１７の形状を計測することにより行われる。
このとき、例えば、スキャッタロメトリ法による測定用溝パターン２１７の形状計測は、以下のようにして行われる。
（１）測定用溝パターン２１７に直線偏光を入射する。
（２）パターン水平方向、垂直方向の回折光を測定する。
（３）パターン水平方向、垂直方向の回折光と、測定用溝パターン２１７の膜構造から計算される理論波形とを比較してスペクトル解析を行う。この際、測定用溝パターン２１７が形成された層の膜厚、上辺寸法、下辺寸法および側壁角度が必須的パラメータとなり、これら必須的パラメータを調整して理論波形を変化させ、実測波形とのフィッティングを行い、必須的パラメータの最適解を求める。
（４）実測波形と理論波形とのフィッティングが最適となる、必須的パラメータ（層の膜厚、上辺寸法、下辺寸法および側壁角度）の値、フィッティング精度を測定結果として出力する。
（５）フィッティング精度について、設定した基準に対して測定の良否判定を行う。
このとき、例えば、スキャッタロメトリ法による測定用溝パターン２１７の形状計測は、以下のようにして行われる。
（１）測定用溝パターン２１７に直線偏光を入射する。
（２）パターン水平方向、垂直方向の回折光を測定する。
（３）パターン水平方向、垂直方向の回折光と、測定用溝パターン２１７の膜構造から計算される理論波形とを比較してスペクトル解析を行う。この際、測定用溝パターン２１７が形成された層の膜厚、上辺寸法、下辺寸法および側壁角度が必須的パラメータとなり、これら必須的パラメータを調整して理論波形を変化させ、実測波形とのフィッティングを行い、必須的パラメータの最適解を求める。
（４）実測波形と理論波形とのフィッティングが最適となる、必須的パラメータ（層の膜厚、上辺寸法、下辺寸法および側壁角度）の値、フィッティング精度を測定結果として出力する。
（５）フィッティング精度について、設定した基準に対して測定の良否判定を行う。
しかしながら、このような従来の半導体装置の製造工程におけるパターンの形状管理では、前記光学的形状測定法を用いてスクライブ領域にある測定用溝パターン２１７の形状測定を行う場合、測定用溝パターン２１７よりも下には、第３絶縁膜２１０、第２絶縁膜２０４、第１絶縁膜２０３等を含む光透過率の高い積層膜構造およびこの積層膜構造内に形成された測定用下層配線パターン２０９および下地スクライブ構造２０２などの下層構造が存在し、このような下層構造による影響を大きく受ける。その結果、測定時のパラメータ数が増加し、測定精度の低下が生じ、測定用溝パターン２１７の形状測定を高精度に行うことができない。
つまり、前記光学的形状測定法により従来の測定用溝パターン２１７の形状測定を行う場合、第４絶縁膜２１１の膜厚および測定用溝パターン２１７の深さ、上辺寸法、下辺寸法および側壁角度といった必須的パラメータ以外に、第４絶縁膜２１１よりも下の第３絶縁膜２１０の膜厚、第２絶縁膜２０４の膜厚、上辺寸法、下辺寸法および側壁角度、第１絶縁膜２０３の膜厚、上辺寸法、下辺寸法および側壁角度、測定用下層配線２０９の膜厚、上辺寸法、下辺寸法および側壁角度、層間絶縁膜６の膜厚、上辺寸法、下辺寸法および側壁角度等の不要な多数のパラメータまで考慮する必要が生じている。このように、必須的パラメータ以外に考慮しなければならないパラメータ数が多くなる程、実際の寸法と異なるパラメータの組み合わせにより、ある程度のフィッティングができる局所解に陥りやすく、最適解を得難くなるため、測定精度の低下が生じる。
本発明は、このような問題に鑑みなされあものであり、下層構造の影響を抑制して高精度にパターン形状管理を行うことができる配線構造およびその製造方法を提供するものである。
かくして、本発明によれば、複数のデバイス形成領域および該複数のデバイス形成領域を区画するスクライブ領域を有する基板と、該基板上に形成された配線パターンと、前記基板上に形成されて測定光が照射される測定用パターンと、該測定用パターンの真下の領域に形成された光透過抑制膜と、該光透過抑制膜の真下の領域に設けられた配線および素子の少なくとも一方を含む下地スクライブ構造とを備え、
前記デバイス形成領域は、基板表面に形成された下地デバイス構造と、該下地デバイス構造上に形成された第１絶縁膜と、該第１絶縁膜上に形成された第２絶縁膜と、前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた下層配線パターンと、該下層配線パターン上に形成された第３絶縁膜と、該第３絶縁膜上に形成された第４絶縁膜と、前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記配線パターンとを有し、
前記スクライブ領域は、基板表面に形成されて前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むように形成されたテスト用の前記下地スクライブ構造と、該下地スクライブ構造上に形成された前記第１絶縁膜および前記第２絶縁膜と、前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記光透過抑制膜と、該光透過抑制膜上に形成された前記第３絶縁膜および前記第４絶縁膜と、前記測定用パターンとを有し、
前記測定用パターンは、前記配線パターンと同一のパターンであって、第４絶縁膜内に形成した溝パターンに導電性材料が埋め込まれて形成された実パターンであり、
前記下層配線パターンは導電性材料からなり、
前記光透過抑制膜は、前記第４絶縁膜の材料の光透過率よりも小さい光透過率を有する絶縁性材料からなる配線構造が提供される。
前記デバイス形成領域は、基板表面に形成された下地デバイス構造と、該下地デバイス構造上に形成された第１絶縁膜と、該第１絶縁膜上に形成された第２絶縁膜と、前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた下層配線パターンと、該下層配線パターン上に形成された第３絶縁膜と、該第３絶縁膜上に形成された第４絶縁膜と、前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記配線パターンとを有し、
前記スクライブ領域は、基板表面に形成されて前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むように形成されたテスト用の前記下地スクライブ構造と、該下地スクライブ構造上に形成された前記第１絶縁膜および前記第２絶縁膜と、前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記光透過抑制膜と、該光透過抑制膜上に形成された前記第３絶縁膜および前記第４絶縁膜と、前記測定用パターンとを有し、
前記測定用パターンは、前記配線パターンと同一のパターンであって、第４絶縁膜内に形成した溝パターンに導電性材料が埋め込まれて形成された実パターンであり、
前記下層配線パターンは導電性材料からなり、
前記光透過抑制膜は、前記第４絶縁膜の材料の光透過率よりも小さい光透過率を有する絶縁性材料からなる配線構造が提供される。
また、本発明の別の観点によれば、前記配線構造を製造する方法であって、
前記デバイス形成領域において、（ａ１）基板表面に下地デバイス構造を形成し、（ａ２）該下地デバイス構造上に第１絶縁膜および第２絶縁膜を形成し、（ａ３）前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に下層配線パターンを埋め込み状に形成し、（ａ４）該下層配線パターン上に第３絶縁膜および４絶縁膜を形成し、（ａ５）前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して凹部を形成し、その凹部内に配線パターンを埋め込み状に形成する配線パターン形成工程と、
前記スクライブ領域において、（ｂ１）基板表面に前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むようにテスト用の前記下地スクライブ構造を形成し、（ｂ２）該下地スクライブ構造上に前記第１絶縁膜および前記第２絶縁膜を形成し、（ｂ３）前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に前記光透過抑制膜を埋め込み状に形成し、（ｂ４）該光透過抑制膜上に前記第３絶縁膜および前記第４絶縁膜を形成し、（ｂ５）前記測定用パターンを形成する測定用パターン形成工程とを備え、
絶縁性材料にて光透過抑制膜を形成し、
工程（ｂ５）が、
第４絶縁膜上に前記配線パターンと同一のレジストパターンを前記測定用パターンとして形成する工程（ｂ５−１）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを前記測定用パターンとして形成する工程（ｂ５−２）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを形成し、前記溝パターン内に導電性材料を埋め込んで実パターンを前記測定用パターンとして形成する工程（ｂ５−３）を含み、
工程（ａ５）と工程（ｂ５−３）が、同じ導電性材料にて配線パターンと測定用パターンを同時に形成する配線構造の製造方法が提供される。
前記デバイス形成領域において、（ａ１）基板表面に下地デバイス構造を形成し、（ａ２）該下地デバイス構造上に第１絶縁膜および第２絶縁膜を形成し、（ａ３）前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に下層配線パターンを埋め込み状に形成し、（ａ４）該下層配線パターン上に第３絶縁膜および４絶縁膜を形成し、（ａ５）前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して凹部を形成し、その凹部内に配線パターンを埋め込み状に形成する配線パターン形成工程と、
前記スクライブ領域において、（ｂ１）基板表面に前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むようにテスト用の前記下地スクライブ構造を形成し、（ｂ２）該下地スクライブ構造上に前記第１絶縁膜および前記第２絶縁膜を形成し、（ｂ３）前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に前記光透過抑制膜を埋め込み状に形成し、（ｂ４）該光透過抑制膜上に前記第３絶縁膜および前記第４絶縁膜を形成し、（ｂ５）前記測定用パターンを形成する測定用パターン形成工程とを備え、
絶縁性材料にて光透過抑制膜を形成し、
工程（ｂ５）が、
第４絶縁膜上に前記配線パターンと同一のレジストパターンを前記測定用パターンとして形成する工程（ｂ５−１）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを前記測定用パターンとして形成する工程（ｂ５−２）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを形成し、前記溝パターン内に導電性材料を埋め込んで実パターンを前記測定用パターンとして形成する工程（ｂ５−３）を含み、
工程（ａ５）と工程（ｂ５−３）が、同じ導電性材料にて配線パターンと測定用パターンを同時に形成する配線構造の製造方法が提供される。
本発明によれば、測定用パターンの形状測定を光学的形状測定法によって行う際に、測定用パターンに照射する測定光が光透過抑制膜によって測定用パターンを有する層よりも下層へ透過し難くなる。この結果、配線構造が、測定用パターンよりも下層に配線パターンや下地デバイス等を含む下層構造を有するものであっても、測定すべき測定用パターン以外の下層構造の影響を抑制した適確な光学的測定を行うことができ、高精度な測定用パターンの形状測定を行うことが可能となる。したがって、測定用パターンの高精度な形状測定結果をもとに、ＡＰＣなどの高度なプロセス制御によるばらつき低減を実現でき、トランジスタ、メモリ、抵抗、キャパシタ等のデバイスや配線の品質および性能を大幅に改善することが可能である。
また、測定用パターンは、本来動作させるためのものではないため、デバイス形成領域と異なる領域に形成されることにより、デバイス形成領域を必要最小限の面積で形成することが可能となり、必要であれば測定用パターンの領域を切除してデバイス形成領域のみにしたチップをチップ面積を増加させずに作製することも可能である。
また、測定用パターンは、本来動作させるためのものではないため、デバイス形成領域と異なる領域に形成されることにより、デバイス形成領域を必要最小限の面積で形成することが可能となり、必要であれば測定用パターンの領域を切除してデバイス形成領域のみにしたチップをチップ面積を増加させずに作製することも可能である。
本発明の配線構造は、複数のデバイス形成領域および該複数のデバイス形成領域を区画するスクライブ領域を有する基板と、該基板上に形成された配線パターンと、前記基板上に形成されて測定光が照射される測定用パターンと、該測定用パターンの真下の領域に形成された光透過抑制膜と、該光透過抑制膜の真下の領域に設けられた配線および素子の少なくとも一方を含む下地スクライブ構造とを備え、
前記デバイス形成領域は、基板表面に形成された下地デバイス構造と、該下地デバイス構造上に形成された第１絶縁膜と、該第１絶縁膜上に形成された第２絶縁膜と、前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた下層配線パターンと、該下層配線パターン上に形成された第３絶縁膜と、該第３絶縁膜上に形成された第４絶縁膜と、前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記配線パターンとを有し、
前記スクライブ領域は、基板表面に形成されて前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むように形成されたテスト用の前記下地スクライブ構造と、該下地スクライブ構造上に形成された前記第１絶縁膜および前記第２絶縁膜と、前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記光透過抑制膜と、該光透過抑制膜上に形成された前記第３絶縁膜および前記第４絶縁膜と、前記測定用パターンとを有し、
前記測定用パターンは、前記配線パターンと同一のパターンであって、第４絶縁膜内に形成した溝パターンに導電性材料が埋め込まれて形成された実パターンであり、
前記下層配線パターンは導電性材料からなり、
前記光透過抑制膜は、前記第４絶縁膜の材料の光透過率よりも小さい光透過率を有する絶縁性材料からなる。
この配線構造は、前記デバイス形成領域において、（ａ１）基板表面に下地デバイス構造を形成し、（ａ２）該下地デバイス構造上に第１絶縁膜および第２絶縁膜を形成し、（ａ３）前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に下層配線パターンを埋め込み状に形成し、（ａ４）該下層配線パターン上に第３絶縁膜および４絶縁膜を形成し、（ａ５）前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して凹部を形成し、その凹部内に配線パターンを埋め込み状に形成する配線パターン形成工程と、
前記スクライブ領域において、（ｂ１）基板表面に前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むようにテスト用の前記下地スクライブ構造を形成し、（ｂ２）該下地スクライブ構造上に前記第１絶縁膜および前記第２絶縁膜を形成し、（ｂ３）前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に前記光透過抑制膜を埋め込み状に形成し、（ｂ４）該光透過抑制膜上に前記第３絶縁膜および前記第４絶縁膜を形成し、（ｂ５）前記測定用パターンを形成する測定用パターン形成工程とを備え、
絶縁性材料にて光透過抑制膜を形成し、
工程（ｂ５）が、
第４絶縁膜上に前記配線パターンと同一のレジストパターンを前記測定用パターンとして形成する工程（ｂ５−１）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを前記測定用パターンとして形成する工程（ｂ５−２）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを形成し、前記溝パターン内に導電性材料を埋め込んで実パターンを前記測定用パターンとして形成する工程（ｂ５−３）を含み、
工程（ａ５）と工程（ｂ５−３）が、同じ導電性材料にて配線パターンと測定用パターンを同時に形成する配線構造の製造方法によって製造することができる。
このような配線構造は、例えば電界効果トランジスタを有する半導体装置に適用可能である。
前記デバイス形成領域は、基板表面に形成された下地デバイス構造と、該下地デバイス構造上に形成された第１絶縁膜と、該第１絶縁膜上に形成された第２絶縁膜と、前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた下層配線パターンと、該下層配線パターン上に形成された第３絶縁膜と、該第３絶縁膜上に形成された第４絶縁膜と、前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記配線パターンとを有し、
前記スクライブ領域は、基板表面に形成されて前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むように形成されたテスト用の前記下地スクライブ構造と、該下地スクライブ構造上に形成された前記第１絶縁膜および前記第２絶縁膜と、前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記光透過抑制膜と、該光透過抑制膜上に形成された前記第３絶縁膜および前記第４絶縁膜と、前記測定用パターンとを有し、
前記測定用パターンは、前記配線パターンと同一のパターンであって、第４絶縁膜内に形成した溝パターンに導電性材料が埋め込まれて形成された実パターンであり、
前記下層配線パターンは導電性材料からなり、
前記光透過抑制膜は、前記第４絶縁膜の材料の光透過率よりも小さい光透過率を有する絶縁性材料からなる。
この配線構造は、前記デバイス形成領域において、（ａ１）基板表面に下地デバイス構造を形成し、（ａ２）該下地デバイス構造上に第１絶縁膜および第２絶縁膜を形成し、（ａ３）前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に下層配線パターンを埋め込み状に形成し、（ａ４）該下層配線パターン上に第３絶縁膜および４絶縁膜を形成し、（ａ５）前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して凹部を形成し、その凹部内に配線パターンを埋め込み状に形成する配線パターン形成工程と、
前記スクライブ領域において、（ｂ１）基板表面に前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むようにテスト用の前記下地スクライブ構造を形成し、（ｂ２）該下地スクライブ構造上に前記第１絶縁膜および前記第２絶縁膜を形成し、（ｂ３）前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に前記光透過抑制膜を埋め込み状に形成し、（ｂ４）該光透過抑制膜上に前記第３絶縁膜および前記第４絶縁膜を形成し、（ｂ５）前記測定用パターンを形成する測定用パターン形成工程とを備え、
絶縁性材料にて光透過抑制膜を形成し、
工程（ｂ５）が、
第４絶縁膜上に前記配線パターンと同一のレジストパターンを前記測定用パターンとして形成する工程（ｂ５−１）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを前記測定用パターンとして形成する工程（ｂ５−２）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを形成し、前記溝パターン内に導電性材料を埋め込んで実パターンを前記測定用パターンとして形成する工程（ｂ５−３）を含み、
工程（ａ５）と工程（ｂ５−３）が、同じ導電性材料にて配線パターンと測定用パターンを同時に形成する配線構造の製造方法によって製造することができる。
このような配線構造は、例えば電界効果トランジスタを有する半導体装置に適用可能である。
本発明は、測定用パターンの形状測定を光学的形状測定法によって行う場合に、配線パターンが設計レイアウト通りに形成されているか形状管理を行うことができる配線構造およびその製造方法であって、測定用パターンの真下の領域に形成された光透過抑制膜によって、測定用パターンに照射した測定光が光透過抑制膜の下層に透過するのを抑制し、それによって形状測定時に生ずる下層の構造の影響を低減し、高精度な形状測定を行い得るものである。換言すると、測定光は、主として測定用パターンおよび光透過抑制膜で反射して解析されるため、形状測定時の調整すべきパラメータ数を必要最小限に低減でき、高精度にパターン形状を測定することが可能となる。
ここで、本発明において、測定用パターンとは、被測定物とされる配線、電極等の実パターン、この実パターンを形成するための溝パターンおよびこの溝パターンを形成するためのレジストパターンを含むと定義する。
また、本明細書において、光学的形状測定法とは、スキャッタロメトリ法、測長ＳＥＭ法、断面ＳＥＭ法、ＡＦＭ法、エリプソメトリなどの当該分野で通常用いられている光学的測定方法を意味する。また、パターンの形状とは、そのパターンが配線パターンまたは電極パターンである場合は、その配線または電極の幅、膜厚、配線または電極のピッチ等のパラメータを含んだ形状を意味し、そのパターンが例えば溝パターンまたはレジストパターンである場合は、その溝幅、溝深さ、側壁角度、溝ピッチ等のパラメータを含んだ形状を意味する。
また、本明細書において、光学的形状測定法とは、スキャッタロメトリ法、測長ＳＥＭ法、断面ＳＥＭ法、ＡＦＭ法、エリプソメトリなどの当該分野で通常用いられている光学的測定方法を意味する。また、パターンの形状とは、そのパターンが配線パターンまたは電極パターンである場合は、その配線または電極の幅、膜厚、配線または電極のピッチ等のパラメータを含んだ形状を意味し、そのパターンが例えば溝パターンまたはレジストパターンである場合は、その溝幅、溝深さ、側壁角度、溝ピッチ等のパラメータを含んだ形状を意味する。
本発明の配線構造は、光学的形状測定法を用いて測定用パターンに照射した測定光が、光透過抑制膜によって下地デバイス構造へ到達することを抑制できる。したがって、下地デバイス構造として、例えばトランジスタ、メモリ、抵抗、キャパシタ等のデバイスパターンや下層配線パターン、あるいはそれらの形状を測定するための測定用パターン（テスト用パターン）を備えた配線構造を構成することができる。
また、本発明において、基板としては特に限定されず、例えば、半導体基板、ＳＯＩ基板、ガラス基板、プラスチックシート基板等を用いることができる。
また、本発明によれば、半導体ウェハ上の複数のデバイス形成領域に配線構造を形成した後、スクライブ領域を切断して複数のチップを不必要に大きくすることなく形成することができる。この場合、光透過抑制膜の直下に、上述の下地デバイス構造として他の測定用パターンも形成することができる。なお、例えば、デバイス形成領域の面積に余裕をとれる場合は、測定用パターンをデバイス形成領域に設けてもよい。
また、本発明によれば、半導体ウェハ上の複数のデバイス形成領域に配線構造を形成した後、スクライブ領域を切断して複数のチップを不必要に大きくすることなく形成することができる。この場合、光透過抑制膜の直下に、上述の下地デバイス構造として他の測定用パターンも形成することができる。なお、例えば、デバイス形成領域の面積に余裕をとれる場合は、測定用パターンをデバイス形成領域に設けてもよい。
また、前記デバイス形成領域の形状は特に限定されないが、四角形とした場合、測定用パターンは、デバイス形成領域の周囲４辺における各辺に沿って配置されるようにすることができる。この場合、デバイス形成領域の各辺に沿って１つまたは２つ以上の測定用パターンを配置することができる。
このようにすれば、デバイス形成領域内の配線パターンにおける任意の複数箇所を複数の測定用パターンに振り分けて形状測定することができる。つまり、配線パターンにおけるパターン形状が異なる複数箇所の形状管理を行うことができる。また、デバイス形成領域の各辺に配置される複数の測定用パターンの位置を、全デバイス形成領域について統一することにより、基板上の中央部と周辺部とでパターン形状に差が生じているかを観察することができる。
このようにすれば、デバイス形成領域内の配線パターンにおける任意の複数箇所を複数の測定用パターンに振り分けて形状測定することができる。つまり、配線パターンにおけるパターン形状が異なる複数箇所の形状管理を行うことができる。また、デバイス形成領域の各辺に配置される複数の測定用パターンの位置を、全デバイス形成領域について統一することにより、基板上の中央部と周辺部とでパターン形状に差が生じているかを観察することができる。
本発明において、前記測定光は、上述の種々の光学的測定方法を実施可能な光学的形状測定装置によって得ることができ、その波長としては２００ｎｍ〜８００ｎｍが適当であり、好ましくは１００ｎｍ〜１０００ｎｍであり、さらに好ましくは２００ｎｍ〜８００ｎｍである。測定光の波長を２００ｎｍ〜８００ｎｍに設定することにより、高感度かつ低ダメージで測定可能になるという利点がある。なお、２００ｎｍ未満の極紫外領域では、測定光エネルギーが測定する材料の膜質が変化してしまう懸念があり、一方、８００ｎｍを越える赤外領域では、２００ｎｍ〜８００ｎｍの紫外・可視光領域と比較して波長が長いため、物質の検出感度が低くなると考えられる。
本発明において、前記光透過抑制膜の材料は、測定用パターンを構成する材料の光透過率よりも小さい光透過率を有する絶縁性材料からなる。具体的な光透過抑制膜の材料としては、例えば、ＷＮ、ＴａＮ、ＴｉＮ、ＳｉＮまたはＳｉＯＮなどの無機系材料が挙げられ、測定用パターンを構成する絶縁膜の材料としては、例えば酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、多孔質シリカ等の無機系絶縁性材料が挙げられる。
光透過抑制膜および測定用パターンを構成する絶縁膜の波長２００ｎｍ〜８００ｎｍの測定光に対する光透過率は、材料、膜厚等により変化するが、光透過抑制膜の光透過率は、測定用パターンを構成する絶縁膜の光透過率の０〜０．９５倍が好ましく、０〜０．７倍がさらに好ましく、０〜０．５倍が特に好ましい。
光透過抑制膜および測定用パターンを構成する絶縁膜の波長２００ｎｍ〜８００ｎｍの測定光に対する光透過率は、材料、膜厚等により変化するが、光透過抑制膜の光透過率は、測定用パターンを構成する絶縁膜の光透過率の０〜０．９５倍が好ましく、０〜０．７倍がさらに好ましく、０〜０．５倍が特に好ましい。
本発明において、光透過抑制膜は、測定光のビーム径以上の平面的な大きさを有し、測定用パターンは、測定光のビーム径以上の平面的な大きさを有し、かつ測定光の波長の１０分の１以上で１０倍以下の配線幅および配線ピッチを有するようにしてもよい。このようにすれば、光透過抑制膜よりも下層の構造の影響を受けることなく高精度に測定用パターンの形状測定を行うことができるための、測定用パターンの設計寸法の下限値および上限値を設定することができる。
さらに、測定用パターンの平面的な大きさは、１０μｍ角以上で１００μｍ角以下であるようにしてもよい。つまり、測定用パターンの平面的な大きさは、測定光のビーム径に対して下限値を、配線パターンのデザインルールに対して上限値を設定することができる。
また、測定用パターンは、単一の配線幅および配線ピッチを有する繰り返しパターンであるようにしてもよい。このようにすれば、光の干渉を用いるスキャッタロメトリ法での形状測定を行うことができる。
以下、図面を参照しながら本発明の配線構造およびその製造方法の実施形態を説明する。
さらに、測定用パターンの平面的な大きさは、１０μｍ角以上で１００μｍ角以下であるようにしてもよい。つまり、測定用パターンの平面的な大きさは、測定光のビーム径に対して下限値を、配線パターンのデザインルールに対して上限値を設定することができる。
また、測定用パターンは、単一の配線幅および配線ピッチを有する繰り返しパターンであるようにしてもよい。このようにすれば、光の干渉を用いるスキャッタロメトリ法での形状測定を行うことができる。
以下、図面を参照しながら本発明の配線構造およびその製造方法の実施形態を説明する。
（実施形態１：参考例１）
図１〜図３は本発明に係る配線構造の製造方法の実施形態１を説明する工程図である。なお、図１における左側の（Ａ１）〜（Ｃ１）と図２における左側の（Ａ１）〜（Ｃ１）と図３における左側の（Ａ１）〜（Ｂ１）は半導体基板上におけるデバイス形成領域の製造工程を示し、図１における左側の（Ａ２）〜（Ｃ２）と図２における左側の（Ａ２）〜（Ｃ２）と図３における左側の（Ａ２）〜（Ｂ２）は半導体基板上におけるスクライブ領域の製造工程を示している。なお、図１〜図３において、図５および図６に記載された要素と同一の要素には、同一の符号を付している。
図１〜図３は本発明に係る配線構造の製造方法の実施形態１を説明する工程図である。なお、図１における左側の（Ａ１）〜（Ｃ１）と図２における左側の（Ａ１）〜（Ｃ１）と図３における左側の（Ａ１）〜（Ｂ１）は半導体基板上におけるデバイス形成領域の製造工程を示し、図１における左側の（Ａ２）〜（Ｃ２）と図２における左側の（Ａ２）〜（Ｃ２）と図３における左側の（Ａ２）〜（Ｂ２）は半導体基板上におけるスクライブ領域の製造工程を示している。なお、図１〜図３において、図５および図６に記載された要素と同一の要素には、同一の符号を付している。
この実施形態１では、図３（Ｂ１）および（Ｂ２）に示すように、ＦＥＴ（電界効果トランジスタ）を有する半導体装置に適用された配線構造を例示している。
この配線構造の製造に際しては、先ず、図１（Ａ１）および（Ａ２）に示すように、半導体基板１上に、素子分離膜２を形成すると共に、デバイス形成領域およびスクライブ領域にゲート酸化膜、ゲート電極３、サイドウォールスペーサ４、ソース・ドレイン領域５を形成してＦＥＴを形成する。なお、スクライブ領域に形成するＦＥＴは、デバイス形成領域に形成するＦＥＴが所望の形状、寸法およびパターン間隔で形成されているかを前記スキャッタロメトリ法、各種ＳＥＭ法等により測定するためのテスト用デバイスパターンである。
次に、前記ＦＥＴを有する半導体基板１上に層間絶縁膜６を形成すると共に、層間絶縁膜６にソース・ドレイン領域５に連通するコンタクトホールを形成し、コンタクトホール内に導電性材料を埋め込んでコンタクトプラグ７を形成する。このようにして、デバイス形成領域に下地デバイス構造１０１が形成され、スクライブ領域に下地スクライブ構造１０２が形成される。
この配線構造の製造に際しては、先ず、図１（Ａ１）および（Ａ２）に示すように、半導体基板１上に、素子分離膜２を形成すると共に、デバイス形成領域およびスクライブ領域にゲート酸化膜、ゲート電極３、サイドウォールスペーサ４、ソース・ドレイン領域５を形成してＦＥＴを形成する。なお、スクライブ領域に形成するＦＥＴは、デバイス形成領域に形成するＦＥＴが所望の形状、寸法およびパターン間隔で形成されているかを前記スキャッタロメトリ法、各種ＳＥＭ法等により測定するためのテスト用デバイスパターンである。
次に、前記ＦＥＴを有する半導体基板１上に層間絶縁膜６を形成すると共に、層間絶縁膜６にソース・ドレイン領域５に連通するコンタクトホールを形成し、コンタクトホール内に導電性材料を埋め込んでコンタクトプラグ７を形成する。このようにして、デバイス形成領域に下地デバイス構造１０１が形成され、スクライブ領域に下地スクライブ構造１０２が形成される。
この後、本発明の配線構造の製造方法では、基板１上に光透過抑制膜を形成する工程（ａ）と、光透過抑制膜の直上に絶縁膜を形成し、この絶縁膜に前記測定用パターンを形成する工程（ｂ）と、基板１上における光透過抑制膜とは異なる領域に絶縁膜を形成し、この絶縁膜に前記配線パターンを形成する工程（ｃ）とを備え、前記工程（ｂ）と工程（ｃ）とが同時に行われる。
なお、工程（ｂ）で形成される配線パターンとは、本実施形態１では上層配線パターンを意味し、この上層配線パターンと電気的に接続される下層配線パターンが工程（ａ）で形成される。
なお、工程（ｂ）で形成される配線パターンとは、本実施形態１では上層配線パターンを意味し、この上層配線パターンと電気的に接続される下層配線パターンが工程（ａ）で形成される。
まず、前記工程（ａ）では、層間絶縁膜６およびコンタクトプラグ７上に、膜厚１０〜１００ｎｍの第１絶縁膜１０３および膜厚１００〜３００ｎｍの第２絶縁膜１０４を順に形成する。ここで第１絶縁膜１０３は、後述の下層配線パターンが第２絶縁膜１０４に形成される際のエッチングストッパ層であり、例えばSiC、SiCN等からなる無機系絶縁膜を用いることができる。第２絶縁膜１０４は、例えば酸化シリコン、SiOF、SiOC、多孔質シリカ等からなる無機系絶縁膜を用いることができる。
その後、第２絶縁膜１０４上に、第１絶縁膜１０３および第２絶縁膜１０４内に下層配線パターンを形成するための膜厚１００〜１０００ｎｍ程度の第１のレジストパターン１０５を形成する。この第１のレジストパターン１０５において、デバイス形成領域は形成すべき下層配線パターンと同じパターンであるが、スクライブ領域は大きい面積で開口している。
第１のレジストパターン１０５は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
第１のレジストパターン１０５は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
次に、図１（Ａ１）および（Ａ２）と図１（Ｂ１）および（Ｂ２）に示すように、第１のレジストパターン１０５をマスクとして、ＣxＦy、ＣxＨyＦz、Ｏ2、ＣＯ、Ａｒ等のエッチングガスを用いて、第１絶縁膜１０３が露出するまで第２絶縁膜１０４をドライエッチングし、その後連続して第１絶縁膜１０３をＣxＦy、ＣxＨyＦz、Ｏ2、ＣＯ、Ａｒ等のエッチングガスを用いてドライエッチングして、デバイス形成領域における第２絶縁膜１０４および第１絶縁膜１０３内に下層配線用溝パターン１０６を形成すると共に、スクライブ領域における第２絶縁膜１０４および第１絶縁膜１０３を除去して下層大面積溝パターン１０７を形成する。
その後、酸素ガスを含むアッシングガスを用いてプラズマアッシングを行って第１のレジストパターン１０５を除去する。
その後、酸素ガスを含むアッシングガスを用いてプラズマアッシングを行って第１のレジストパターン１０５を除去する。
次に、下層配線用溝パターン１０６および下層大面積溝パターン１０７の内部を含む表面全体に、埋め込み配線用導電性金属、例えば銅（Ｃｕ）をスパッタ法およびメッキ法にて５００〜１０００ｎｍの厚さで堆積し、下層配線用溝パターン１０６および下層大面積溝パターン１０７の内部以外の導電性金属をＣＭＰ（化学的機械的研磨）を行うことにより除去して、図１（Ｃ１）および（Ｃ２）に示すように、デバイス形成領域に下層配線パターン１０８を形成すると共に、スクライブ領域に光透過抑制膜１０９を形成する。
なお、下層配線パターン１０８および光透過抑制膜１０９の材料として、銅に代えて、アルミニウム（Ａｌ）、タングステン（Ｗ）、タンタル（Ｔａ）、チタン（Ｔｉ）等の導電性金属を用いてもよい。
また、図１で説明した工程において、スクライブ領域における光透過抑制膜１０９とは別の領域で、さらに好ましくは下地スクライブ構造１０２とは別の領域（下地スクライブ構造がないスクライブ領域）に、下層配線パターン１０８の形状測定用として、測定用下層配線パターン（図示省略）を形成してもよい。この測定用下層配線パターンの形成時期および形成条件は、下層配線パターン１０８と同様である。
また、図１で説明した工程において、スクライブ領域における光透過抑制膜１０９とは別の領域で、さらに好ましくは下地スクライブ構造１０２とは別の領域（下地スクライブ構造がないスクライブ領域）に、下層配線パターン１０８の形状測定用として、測定用下層配線パターン（図示省略）を形成してもよい。この測定用下層配線パターンの形成時期および形成条件は、下層配線パターン１０８と同様である。
この後、上述した工程（ｂ）と工程（ｃ）が同時に行われる。
工程（ｂ）は、光透過抑制膜１０９上に絶縁膜を形成する工程（ｂ１）と、該絶縁膜上に測定用パターンを形成するためのレジストパターンをフォトリソグラフィー法を用いて形成する工程（ｂ２）と、前記レジストパターンをマスクとして絶縁膜をエッチングして、測定用溝パターンを形成する工程（ｂ３）と、前記測定用溝パターンの内部に導電性材料を埋め込んで前記測定用パターンを形成する工程（ｂ４）とを含む。
また、工程（ｃ）は、基板１上に絶縁膜を形成する工程（ｃ１）と、該絶縁膜上に配線パターンを形成するためのレジストパターンをフォトリソグラフィー法を用いて形成する工程（ｃ２）と、前記レジストパターンをマスクとして絶縁膜をエッチングして、配線用溝パターンを形成する工程（ｃ３）と、前記配線用溝パターンの内部に導電性材料を埋め込んで前記配線パターンを形成する工程（ｃ４）とを含む。
工程（ｂ）は、光透過抑制膜１０９上に絶縁膜を形成する工程（ｂ１）と、該絶縁膜上に測定用パターンを形成するためのレジストパターンをフォトリソグラフィー法を用いて形成する工程（ｂ２）と、前記レジストパターンをマスクとして絶縁膜をエッチングして、測定用溝パターンを形成する工程（ｂ３）と、前記測定用溝パターンの内部に導電性材料を埋め込んで前記測定用パターンを形成する工程（ｂ４）とを含む。
また、工程（ｃ）は、基板１上に絶縁膜を形成する工程（ｃ１）と、該絶縁膜上に配線パターンを形成するためのレジストパターンをフォトリソグラフィー法を用いて形成する工程（ｃ２）と、前記レジストパターンをマスクとして絶縁膜をエッチングして、配線用溝パターンを形成する工程（ｃ３）と、前記配線用溝パターンの内部に導電性材料を埋め込んで前記配線パターンを形成する工程（ｃ４）とを含む。
工程（ｂ１）および（ｃ１）では、前記工程を経て得られた基板１の表面全面に、図２（Ａ１）および（Ａ２）に示すように、膜厚１０〜１００ｎｍの第３絶縁膜１１０および膜厚５００〜１０００ｎｍの第４絶縁膜１１１を順に形成する。ここで、第３絶縁膜１１０は、後述する上層配線パターンが第４絶縁膜１１１に形成される際のエッチングストッパ層であり、例えばＳｉＣ、ＳｉＣＮなどからなる無機系絶縁膜を用いることができる。第４の絶縁膜１１１は、例えば酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、多孔質シリカ等からなる無機系絶縁膜を用いることができる。
次いで、工程（ｂ２）および（ｃ２）において、まず、第４絶縁膜１１１の上に膜厚
１００〜１０００ｎｍ程度の第２のレジストパターン１１２を形成する。この第２のレジストパターン１１２は、ビアホール形成用のレジストパターンであり、デバイス形成領域のみにマスク開口部を有する。第２のレジストパターン１１２は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
１００〜１０００ｎｍ程度の第２のレジストパターン１１２を形成する。この第２のレジストパターン１１２は、ビアホール形成用のレジストパターンであり、デバイス形成領域のみにマスク開口部を有する。第２のレジストパターン１１２は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
次に、第２のレジストパターン１１２をマスクとして、ＣxＦy、ＣxＨyＦz、Ｏ2、ＣＯ、Ａｒ等のエッチングガスを用いてドライエッチングを行うことにより、図２（Ｂ１）に示すように、デバイス形成領域の第４絶縁膜１１１にビアホール１１３を形成する。このとき、第３絶縁膜１１０がエッチングストッパ層として機能する。一方、スクライブ領域においては、第２のレジストパターン１１２が開口部を有していないため、図２（Ｂ２）に示すように、第４絶縁膜１１１にはビアホールは形成されない。
その後、酸素ガスを含むアッシングガスを用いてプラズマアッシングを行って、第２のレジストパターン１１２を除去する。
その後、酸素ガスを含むアッシングガスを用いてプラズマアッシングを行って、第２のレジストパターン１１２を除去する。
続いて、図２（Ｃ１）および（Ｃ２）に示すように、ビアホール１１３内を完全に埋め込む膜厚で埋め込み膜１１４を第４絶縁膜１１１上に堆積する。この埋め込み膜１１４は、第４絶縁膜１１１に上層配線パターンを形成する際の第３絶縁膜１１０の保護膜であり、例えばレジスト材料等からなる有機膜、ＳＯＧなどからなる無機系絶縁膜を用いることができる。
その後、前記埋め込み膜１１４上に膜厚１００〜１０００ｎｍ程度の第３のレジストパターン１１５を形成する。この第３のレジストパターン１１５が、工程（ｂ２）および（ｃ２）で形成する目的となるレジストパターンである。このとき、図２（Ｃ１）に示すように、第３のレジストパターン１１５におけるデバイス形成領域には、上層配線パターン１１８（図３（Ｂ１）参照）の配線幅、膜厚および配線ピッチ（パターン間隔）を有するパターン形状の設計レイアウトに基いてマスク開口部が形成され、これと同様に、第３のレジストパターン１１５におけるスクライブ領域にも、上層配線パターン１１８の前記設計レイアウトに基いてマスク開口部が形成される。そのため、デバイス形成領域における第３のレジストパターン１１５のマスク開口部の一部は、ビアホール１１３の位置に配置される。
第３のレジストパターン１１５は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
第３のレジストパターン１１５は、公知の方法で形成することができ、例えば、フォトレジスト組成物を塗布し、その後、ＫｒＦエキシマレーザースキャナを用いて最適な露光量とフォーカスで露光し、現像を行うことにより形成することができる。フォトレジスト組成物には、例えば、通常のベース樹脂、酸発生剤等を含む化学増幅ポジ型フォトレジスト組成物が用いることができる。
この後、本発明では、第３のレジストパターン１１５における測定用パターン形成部分に測定光を照射してその反射光を解析することにより、第３のレジストパターン１１５の形状を測定し評価し、この評価が基準値外であれば、第３のレンジストパターン１１５を除去した後、前記工程（ｂ２）および（ｃ２）での露光条件を補正した上で基準値内の評価が得られるまで第３のレジストパターン１１５の形成および測定評価を繰り返すことができる。
測定の際、スクライブ領域において、下地スクライブ構造１０２の上には光透過抑制膜１０９が形成され、かつ光透過抑制膜１０９と第３のレジストパターン１１５の間にはパターンは存在しないため、第３のレジストパターン１１５を透過した測定光は、第３のレジストパターン１１５以外のパターンの影響を受けることなく光透過抑制膜１０９でほぼ全反射して、測定装置にて検出される。換言すると、この測定で考慮すべきパラメータは、第３のレジストパターン１１５の深さ、上辺寸法、下辺寸法、側壁角度、埋め込み膜１１４の膜厚、第４絶縁膜１１１の膜厚および第３絶縁膜１１０の膜厚のみと少ないため、実測波形と理論波形とのフィティングが簡素化され、精度よく最適解を得ることができる。
この測定では、例えばスキャッタロメトリ法による測定が好適である。
測定の際、スクライブ領域において、下地スクライブ構造１０２の上には光透過抑制膜１０９が形成され、かつ光透過抑制膜１０９と第３のレジストパターン１１５の間にはパターンは存在しないため、第３のレジストパターン１１５を透過した測定光は、第３のレジストパターン１１５以外のパターンの影響を受けることなく光透過抑制膜１０９でほぼ全反射して、測定装置にて検出される。換言すると、この測定で考慮すべきパラメータは、第３のレジストパターン１１５の深さ、上辺寸法、下辺寸法、側壁角度、埋め込み膜１１４の膜厚、第４絶縁膜１１１の膜厚および第３絶縁膜１１０の膜厚のみと少ないため、実測波形と理論波形とのフィティングが簡素化され、精度よく最適解を得ることができる。
この測定では、例えばスキャッタロメトリ法による測定が好適である。
この工程での評価が基準値外であれば、この第３のレンジストパターン１１５は形状不良であると判断されるため除去され、その後、前記工程（ｂ２）および（ｃ２）での露光条件を補正した上で基準値内の評価が得られるまで第３のレジストパターン１１５の形成および測定評価が繰り返され、評価が基準値内となれば、この第３のレジストパターン１１５は形状が許容範囲内であると判断され、次の工程（ｂ３）および（ｃ３）に移る。
工程（ｂ３）および（ｃ３）では、第３のレジストパターン１１５をマスクとして、ＣxＦy、ＣxＨyＦz、Ｏ2、ＣＯ、Ａｒ等のエッチングガスを用いて、埋め込み膜１１４および第４絶縁膜１１１をドライエッチングして、上層配線用溝パターン１１６および測定用溝パターン１１７を形成する。このドライエッチングは、図３（Ｂ１）および（Ｂ２）に示すように、デバイス形成領域およびスクライブ領域において、形成しようとする上層配線パターン１１８の膜厚と同じ深さ、例えば２００〜８００ｎｍの深さの上層配線用溝パターン１１６および測定用溝パターン１１７が第４絶縁膜１１１に形成されるように制御される。なお、このドライエッチングでは、デバイス形成領域において、ビアホール内の埋め込み膜１１４が第３絶縁膜１１０の保護膜として機能しており、ビアホール内には埋め込み膜１１４が残存している。
その後、酸素ガスを含むアッシングガスを用いてプラズマアッシングを行って第３のレジストパターン１１５および埋め込み絶縁膜１１４を除去し、続いて、ＣxＦy、ＣxＨyＦz、Ｏ2、ＣＯ、Ａｒ等のエッチングガスを用いてドライエッチングを行って第３絶縁膜１１０を除去し、それによって図３（Ａ１）および（Ａ２）に示すように、デバイス形成領域に、下層配線パターン１０８まで到達するビアホール１１３が形成され、かつ上層配線用溝パターン１１６の一部がビアホール１１３と連通する。
次に、前記工程（ｂ４）および（ｃ４）において、ビアホール１１３および上層配線用溝パターン１１６内に完全に埋め込まれる膜厚で導電性金属膜を第４絶縁膜１１１上に堆積し、ＣＭＰ（化学的機械的研磨）を行って表面の金属膜を除去し第４絶縁膜１１１を露出させる。これにより、デバイス形成領域には、図３（Ｂ１）に示すように、ビアパターン１２０および上層配線パターン１１８が形成され、これと同時に、スクライブ領域には、図３（Ｂ２）に示すように、測定用上層配線パターン１１９が形成される。
このようにして形成された上層配線パターン１１８は、形状測定の評価を合格した第３のレジストパターン１１５に基くものであるため、設計レイアウトから逸脱しない形状に形成されたものとなる。なお、測定用上層配線パターン１１９の形状測定および評価は、この実施形態１では行われないが、後述の実施形態のように行うようにしてもよい。
このようにして形成された上層配線パターン１１８は、形状測定の評価を合格した第３のレジストパターン１１５に基くものであるため、設計レイアウトから逸脱しない形状に形成されたものとなる。なお、測定用上層配線パターン１１９の形状測定および評価は、この実施形態１では行われないが、後述の実施形態のように行うようにしてもよい。
図４は、実施形態１におけるデバイス形成領域および測定用上層配線パターンの領域を示す配置図である。
このように形成された実施形態１の配線構造において、測定用上層配線パターン１１９の領域ｔ（以下、テスト領域ｔと称す）は、図４に示すように、デバイス形成領域Ｄの面積を大きく取れるように、スクライブ領域Ｓであって、デバイス形成領域Ｄの周囲４辺の１辺当り１つ配置されている。
さらに詳しくは、テスト領域ｔは、デバイス形成領域Ｄの各辺の長さ方向中間位置に配置されており、この配置は全てのデバイス形成領域Ｄについて統一されている。これにより、基板の中央部と周辺部とでパターン形状に差が生じているかを観察することができる。
また、デバイス形成領域Ｄの大きさとしては１０００〜２００００μｍ角程度であり、スクライブ領域Ｓの幅としては５０〜２００μｍ程度であり、テスト領域ｔの大きさは３０〜７０μｍ角程度である。なお、１つのデバイス形成領域Ｄに沿って配置される４つのテスト領域ｔのそれぞれの大きさは同じでも異なっていてもよく、かつ同じまたは異なる測定用上層配線パターン１１９でもよい。異なる測定用上層配線パターン１１９とすれば、デバイス形成領域Ｄの上層配線パターン１１８における任意の複数箇所を４つのテスト領域ｔの各測定用上層配線パターン１１８に振り分けて形状測定することができる。
一方、光透過抑制膜１０９は、少なくともテスト領域ｔとほぼ一致して重畳する配置、形状および大きさであればよく、隣接する２個のテスト領域ｔに対して１つの光透過抑制膜１０９が重畳するようにしてもよい。
このように形成された実施形態１の配線構造において、測定用上層配線パターン１１９の領域ｔ（以下、テスト領域ｔと称す）は、図４に示すように、デバイス形成領域Ｄの面積を大きく取れるように、スクライブ領域Ｓであって、デバイス形成領域Ｄの周囲４辺の１辺当り１つ配置されている。
さらに詳しくは、テスト領域ｔは、デバイス形成領域Ｄの各辺の長さ方向中間位置に配置されており、この配置は全てのデバイス形成領域Ｄについて統一されている。これにより、基板の中央部と周辺部とでパターン形状に差が生じているかを観察することができる。
また、デバイス形成領域Ｄの大きさとしては１０００〜２００００μｍ角程度であり、スクライブ領域Ｓの幅としては５０〜２００μｍ程度であり、テスト領域ｔの大きさは３０〜７０μｍ角程度である。なお、１つのデバイス形成領域Ｄに沿って配置される４つのテスト領域ｔのそれぞれの大きさは同じでも異なっていてもよく、かつ同じまたは異なる測定用上層配線パターン１１９でもよい。異なる測定用上層配線パターン１１９とすれば、デバイス形成領域Ｄの上層配線パターン１１８における任意の複数箇所を４つのテスト領域ｔの各測定用上層配線パターン１１８に振り分けて形状測定することができる。
一方、光透過抑制膜１０９は、少なくともテスト領域ｔとほぼ一致して重畳する配置、形状および大きさであればよく、隣接する２個のテスト領域ｔに対して１つの光透過抑制膜１０９が重畳するようにしてもよい。
（実施形態２：参考例２）
実施形態２では、実施形態１で行われる第３のレジストパターン１１５の形状測定および評価に加え、第４絶縁膜１１１に形成した測定用溝パターン１１７の形状測定および評価を行う。この場合、光学的形状測定法としては、スキャッタロメトリ法が好適である。
このように、測定用溝パターン１１７の形状測定を行うことで、その測定結果を新たな製造サイクルへフィードバックすることができ、上層配線パターン１１８をより高精度に形状管理することができる。
実施形態２では、実施形態１で行われる第３のレジストパターン１１５の形状測定および評価に加え、第４絶縁膜１１１に形成した測定用溝パターン１１７の形状測定および評価を行う。この場合、光学的形状測定法としては、スキャッタロメトリ法が好適である。
このように、測定用溝パターン１１７の形状測定を行うことで、その測定結果を新たな製造サイクルへフィードバックすることができ、上層配線パターン１１８をより高精度に形状管理することができる。
（実施形態３：参考例４）
実施形態３では、実施形態１で行われる第３のレジストパターン１１５の形状測定および評価に加え、測定用パターン１１９の形状測定および評価を行う。この場合の光学的形状測定法としても、スキャッタロメトリ法が好適である。
このように、測定用パターン１１９の形状測定を行うことによっても、その測定結果を新たな製造サイクルへフィードバックすることができ、上層配線パターン１１８をより高精度に形状管理することができる。なお、測定用溝パターン１１７の形状測定および評価をさらに組み合わせてもよい。
実施形態３では、実施形態１で行われる第３のレジストパターン１１５の形状測定および評価に加え、測定用パターン１１９の形状測定および評価を行う。この場合の光学的形状測定法としても、スキャッタロメトリ法が好適である。
このように、測定用パターン１１９の形状測定を行うことによっても、その測定結果を新たな製造サイクルへフィードバックすることができ、上層配線パターン１１８をより高精度に形状管理することができる。なお、測定用溝パターン１１７の形状測定および評価をさらに組み合わせてもよい。
（実施形態４）
実施形態１では、図１（Ｃ２）で説明した光透過抑制膜１０９は、下層配線パターン１０８と同じ導電性金属材料を用いて同時に形成された場合を例示したが、実施形態４では、光透過抑制膜１０９の材料を窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等の金属化合物や窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）等の絶縁性材料で形成する。この場合、光透過抑制膜１０９は下層配線パターン１０８とは別工程で形成される。
実施形態１では、図１（Ｃ２）で説明した光透過抑制膜１０９は、下層配線パターン１０８と同じ導電性金属材料を用いて同時に形成された場合を例示したが、実施形態４では、光透過抑制膜１０９の材料を窒化タングステン（ＷＮ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）等の金属化合物や窒化シリコン（ＳｉＮ）、窒化酸化シリコン（ＳｉＯＮ）等の絶縁性材料で形成する。この場合、光透過抑制膜１０９は下層配線パターン１０８とは別工程で形成される。
具体的には、図１（Ａ１）、（Ｂ１）および（Ｃ１）で説明した要領で先にデバイス形成領域における第４絶縁膜１０４および第３絶縁膜１０３の内部に下層配線パターン１０８を形成する。なお、図１（Ａ１）に示す工程で形成する１回目の第１のレジストパターン１０５は、スクライブ領域においては開口部を有さないものであるため、第２絶縁膜１０４および第３絶縁膜１０３はエッチングされずそのまま残存している。
その後、図１（Ａ２）、（Ｂ２）および（Ｃ２）で説明した要領でスクライブ領域における第４絶縁膜１０４および第３絶縁膜１０３をエッチングし、絶縁性材料を埋め込んで、光透過抑制膜１０９を形成する。なお、図１（Ａ２）に示す工程で形成する２回目の第１のレジストパターン１０５は、デバイス形成領域においては開口部を有さないものであるため、下層配線パターン１０８は保護される。
その後、図１（Ａ２）、（Ｂ２）および（Ｃ２）で説明した要領でスクライブ領域における第４絶縁膜１０４および第３絶縁膜１０３をエッチングし、絶縁性材料を埋め込んで、光透過抑制膜１０９を形成する。なお、図１（Ａ２）に示す工程で形成する２回目の第１のレジストパターン１０５は、デバイス形成領域においては開口部を有さないものであるため、下層配線パターン１０８は保護される。
ＷＮ、ＴａＮ、ＴｉＮ等の金属化合物やＳｉＮ、ＳｉＯＮ等の絶縁性材料にて光透過抑制膜１０９を形成することにより、Ｃｕ等の配線金属材料の拡散防止効果が期待でき、これらの金属化合物や絶縁性材料にてなる光透過抑制膜１０９が配線金属堆積時の下地膜としての役割も有する。なお、これらの金属化合物や絶縁性材料が金属配線のキャップ膜（第３絶縁膜１１０）として使用されてもよい。
（実施形態５：参考例４）
実施形態１では、１層目の下層配線パターン１０８と２層目の上層配線パターン１１８とを有する２層配線構造の場合を例示したが、本発明は３層以上の配線構造にも適用可能である。
例えば、３層配線構造の場合、デバイス形成領域では、実施形態１と同様の工程を経て１層目の配線パターンと２層目の配線パターンを形成した後、第５絶縁膜および第６絶縁膜を形成し、第６絶縁膜上に３層目の配線パターンを形成するための第４のレジストパターンを形成する。
実施形態１では、１層目の下層配線パターン１０８と２層目の上層配線パターン１１８とを有する２層配線構造の場合を例示したが、本発明は３層以上の配線構造にも適用可能である。
例えば、３層配線構造の場合、デバイス形成領域では、実施形態１と同様の工程を経て１層目の配線パターンと２層目の配線パターンを形成した後、第５絶縁膜および第６絶縁膜を形成し、第６絶縁膜上に３層目の配線パターンを形成するための第４のレジストパターンを形成する。
一方、スクライブ領域では、図２（Ｃ２）の工程において、光透過抑制膜１０９の直上領域およびこの領域以外の領域（以下、他の領域と称する）にそれぞれ開口部を有する第３のレジストパターンが形成される。この第３のレジストパターンにおいて、光透過抑制膜１０９の直上領域には実施形態１と同様の上層配線パターンの形状測定用のパターン開口部が形成され、他の領域には大面積パターン開口部が形成される。次に、第３のレジストパターンをマスクとして第４絶縁膜１１１をドライエッチングすることにより、図３（Ａ２）に示すように、光透過抑制膜１０９の直上領域には実施形態１と同様の測定用上層配線溝パターン１１７が形成され、他の領域には大面積溝パターンが形成される。続いて、導電性金属材料を測定用上層配線溝パターン１１７および大面積溝パターンに埋め込むことにより、測定用上層配線パターン１１９および第２の光透過抑制膜が形成される。その後、前記第５絶縁膜および第６絶縁膜を形成し、第６絶縁膜上に前記第４のレジストパターンを形成する。この第４のレジストパターンにおいて、第２の光透過抑制膜の直上には、前記３層目の配線パターンと同じ形状のパターン開口部が形成される。
その後、第４のレジストパターンにおけるスクライブ領域のパターンを実施形態１と同様に光学的形状測定法によって形状測定し評価する。このとき、このパターンの直下には第２の光透過抑制膜が存在するため、第２の光透過抑制膜の直下に、例えば下層配線パターンと同形状の測定用下層配線パターンや下地スクライブ構造１０２が存在しても、これらの影響を受けずに形状測定を行うことができる。
この形状測定の結果の評価が基準値外であれば、この第４のレジストパターンを除去し、露光条件を補正した上で合格するまで第４のレジストパターンを繰り返し形成する。合格すれば、第４のレジストパターンをマスクとして第６絶縁膜をドライエッチングして、デバイス形成領域およびスクライブ領域に配線溝パターンおよび測定用配線溝パターンを形成し、配線溝パターンおよび測定用配線溝パターンに導電性金属材料を埋め込んで３層目の配線パターンおよび測定用配線パターンを形成する。なお、測定用配線溝パターンおよび測定用配線パターンの少なくとも一方に対してさらに光学的形状測定を行って形状管理することが好ましい。
この形状測定の結果の評価が基準値外であれば、この第４のレジストパターンを除去し、露光条件を補正した上で合格するまで第４のレジストパターンを繰り返し形成する。合格すれば、第４のレジストパターンをマスクとして第６絶縁膜をドライエッチングして、デバイス形成領域およびスクライブ領域に配線溝パターンおよび測定用配線溝パターンを形成し、配線溝パターンおよび測定用配線溝パターンに導電性金属材料を埋め込んで３層目の配線パターンおよび測定用配線パターンを形成する。なお、測定用配線溝パターンおよび測定用配線パターンの少なくとも一方に対してさらに光学的形状測定を行って形状管理することが好ましい。
また、４層配線構造の場合、上述の第４のレジストパターンを形成する際、スクライブ領域における前記第２の光透過抑制膜の直上領域以外の領域に大面積パターン開口部も形成し、この第４のレジストパターンをマスクとして第６絶縁膜をドライエッチングして配線溝パターンおよび大面積溝パターンを形成する。そして、この配線溝パターンおよび大面積溝パターンに導電性金属材料を埋め込んで、３層目の測定用配線パターンおよび第３の光透過抑制膜を形成する。この間、デバイス形成領域は、上述と同様にして３層目の配線パターンが形成される。その後、デバイス形成領域およびスクライブ領域において、第７絶縁膜および第８絶縁膜を形成し、第８絶縁膜上に第５のレジストパターンを形成する。この第５のレジストパターンは、デバイス形成領域に４層目の配線パターンを形成するためのパターン開口部を有し、スクライブ領域における第３の光透過抑制膜の直上に４層目の配線パターンの形状測定用のパターン開口部を有する。そして、第５のレジストパターンにおけるこの形状測定用パターンに対して光学的形状測定を行う。この測定結果が合格であれば、第８絶縁膜をドライエッチングしてデバイス形成領域およびスクライブ領域に
溝パターンおよび測定用溝パターンを形成し、溝パターンおよび測定用溝パターンに導電性金属材料を埋め込んで４層目の配線パターンおよび測定用配線パターンを形成する。なお、測定用溝パターンおよび測定用配線パターンの少なくとも一方に対してさらに光学的形状測定を行って形状管理することが好ましい。
溝パターンおよび測定用溝パターンを形成し、溝パターンおよび測定用溝パターンに導電性金属材料を埋め込んで４層目の配線パターンおよび測定用配線パターンを形成する。なお、測定用溝パターンおよび測定用配線パターンの少なくとも一方に対してさらに光学的形状測定を行って形状管理することが好ましい。
４層配線構造の場合、さらに別の製造方法として、実施形態１と同様に図３（ｂ１）および（ｂ２）に示す２層配線構造を形成した後、この２層配線構造の製造工程に準拠して、デバイス形成領域およびスクライブ領域に、３層目として第２の下層配線パターンおよび第２の光透過抑制膜を形成し、４層目として第２の上層配線パターンおよび第２の測定用上層配線パターンを形成する。この場合、第２の上層配線パターンを形成するためのレジストパターンに対して光学的形状測定を行い、さらには、第２の測定用上層配線溝パターンおよび第２の測定用上層配線パターンの少なくとも一方に対してさらに光学的形状測定を行って形状管理することが好ましい。
（他の実施形態：参考例５）
前記実施形態１では、光透過抑制膜１０９および測定用パターン１１９をスクライブ領域Ｓに形成した場合を例示したが、デバイス形成領域Ｄに形成してもよい。
また、テスト領域ｔは、四角いデバイス領域Ｄの１辺当り２箇所以上に配置してもよい。
前記実施形態１では、光透過抑制膜１０９および測定用パターン１１９をスクライブ領域Ｓに形成した場合を例示したが、デバイス形成領域Ｄに形成してもよい。
また、テスト領域ｔは、四角いデバイス領域Ｄの１辺当り２箇所以上に配置してもよい。
本発明の配線構造およびその製造方法は、システムＬＳＩ、ＣＭＯＳイメージセンサー、フラッシュメモリー等の電子機器に適用可能である。
１ 基板
２ 素子分離膜
３ ゲート電極
４ サイドウォールスペーサ
５ ソース・ドレイン領域
６ 層間絶縁膜
７ コンタクトプラグ
１０１ 下地デバイス構造
１０２ 下地スクライブ構造
１０３ 第１絶縁膜
１０４ 第２絶縁膜
１０５ 第１のレジストパターン
１０６ 下層配線用溝パターン
１０７ 下層大面積溝パターン
１０８ 下層配線パターン
１０９ 光透過抑制膜
１１０ 第３絶縁膜
１１１ 第４絶縁膜（絶縁膜）
１１２ 第２のレジストパターン
１１３ ビアホール
１１４ 埋め込み膜
１１５ 第３のレジストパターン
１１６ 上層配線用溝パターン
１１７ 測定用溝パターン
１１８ 上層配線パターン（配線パターン）
１１９ 測定用上層配線パターン（測定用パターン）
１２０ ビアパターン
２ 素子分離膜
３ ゲート電極
４ サイドウォールスペーサ
５ ソース・ドレイン領域
６ 層間絶縁膜
７ コンタクトプラグ
１０１ 下地デバイス構造
１０２ 下地スクライブ構造
１０３ 第１絶縁膜
１０４ 第２絶縁膜
１０５ 第１のレジストパターン
１０６ 下層配線用溝パターン
１０７ 下層大面積溝パターン
１０８ 下層配線パターン
１０９ 光透過抑制膜
１１０ 第３絶縁膜
１１１ 第４絶縁膜（絶縁膜）
１１２ 第２のレジストパターン
１１３ ビアホール
１１４ 埋め込み膜
１１５ 第３のレジストパターン
１１６ 上層配線用溝パターン
１１７ 測定用溝パターン
１１８ 上層配線パターン（配線パターン）
１１９ 測定用上層配線パターン（測定用パターン）
１２０ ビアパターン
Claims (12)
- 複数のデバイス形成領域および該複数のデバイス形成領域を区画するスクライブ領域を有する基板と、該基板上に形成された配線パターンと、前記基板上に形成されて測定光が照射される測定用パターンと、該測定用パターンの真下の領域に形成された光透過抑制膜と、該光透過抑制膜の真下の領域に設けられた配線および素子の少なくとも一方を含む下地スクライブ構造とを備え、
前記デバイス形成領域は、基板表面に形成された下地デバイス構造と、該下地デバイス構造上に形成された第１絶縁膜と、該第１絶縁膜上に形成された第２絶縁膜と、前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた下層配線パターンと、該下層配線パターン上に形成された第３絶縁膜と、該第３絶縁膜上に形成された第４絶縁膜と、前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記配線パターンとを有し、
前記スクライブ領域は、基板表面に形成されて前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むように形成されたテスト用の前記下地スクライブ構造と、該下地スクライブ構造上に形成された前記第１絶縁膜および前記第２絶縁膜と、前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して形成した凹部内に埋め込まれた前記光透過抑制膜と、該光透過抑制膜上に形成された前記第３絶縁膜および前記第４絶縁膜と、前記測定用パターンとを有し、
前記測定用パターンは、前記配線パターンと同一のパターンであって、第４絶縁膜内に形成した溝パターンに導電性材料が埋め込まれて形成された実パターンであり、
前記下層配線パターンは導電性材料からなり、
前記光透過抑制膜は、前記第４絶縁膜の材料の光透過率よりも小さい光透過率を有する絶縁性材料からなることを特徴とする配線構造。 - 前記デバイス形成領域は四角形であり、
前記測定用パターンは、デバイス形成領域の周囲４辺における各辺に沿って配置されている請求項１に記載の配線構造。 - 前記測定光は、波長が２００ｎｍ〜８００ｎｍである請求項１または２に記載の配線構造。
- 前記測定用パターンを構成する絶縁膜の材料が、酸化シリコン、ＳｉＯＦ、ＳｉＯＣ、ＳｉＣ、ＳｉＣＮ、ＳｉＯＣＨまたは多孔質シリカであり、前記光透過抑制膜の材料が、ＷＮ、ＴａＮ、ＴｉＮ、ＳｉＮまたはＳｉＯＮである請求項１〜３のいずれか１つに記載の配線構造。
- 前記光透過抑制膜の光透過率が、前記測定用パターンを構成する絶縁膜の光透過率の０〜０．９５倍である請求項１〜４のいずれか１つに記載の配線構造。
- 前記光透過抑制膜は、前記測定光のビーム径以上の平面的な大きさを有し、前記測定用パターンは、前記測定光のビーム径以上の平面的な大きさを有し、かつ測定光の波長の１０分の１以上で１０倍以下の配線幅および配線ピッチを有する請求項３〜５のいずれか１つに記載の配線構造。
- 前記測定用パターンの平面的な大きさが、１０μｍ角以上で１００μｍ角以下である請求項６に記載の配線構造。
- 測定用パターンは、単一の配線幅および配線ピッチを有する繰り返しパターンである請求項３〜７のいずれか１つに記載の配線構造。
- 前記請求項１に記載の配線構造を製造する方法であって、
前記デバイス形成領域において、（ａ１）基板表面に下地デバイス構造を形成し、（ａ２）該下地デバイス構造上に第１絶縁膜および第２絶縁膜を形成し、（ａ３）前記下地デバイス構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に下層配線パターンを埋め込み状に形成し、（ａ４）該下層配線パターン上に第３絶縁膜および４絶縁膜を形成し、（ａ５）前記下層配線パターン上の前記第３絶縁膜および第４絶縁膜の一部を除去して凹部を形成し、その凹部内に配線パターンを埋め込み状に形成する配線パターン形成工程と、
前記スクライブ領域において、（ｂ１）基板表面に前記下地デバイス構造の形状、寸法およびパターン間隔を含む構造要素を計測するためにこれらの構造要素と同じ構造要素を含むようにテスト用の前記下地スクライブ構造を形成し、（ｂ２）該下地スクライブ構造上に前記第１絶縁膜および前記第２絶縁膜を形成し、（ｂ３）前記下地スクライブ構造上の前記第１絶縁膜および第２絶縁膜の一部を除去して凹部を形成し、その凹部内に前記光透過抑制膜を埋め込み状に形成し、（ｂ４）該光透過抑制膜上に前記第３絶縁膜および前記第４絶縁膜を形成し、（ｂ５）前記測定用パターンを形成する測定用パターン形成工程とを備え、
絶縁性材料にて光透過抑制膜を形成し、
工程（ｂ５）が、
第４絶縁膜上に前記配線パターンと同一のレジストパターンを前記測定用パターンとして形成する工程（ｂ５−１）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを前記測定用パターンとして形成する工程（ｂ５−２）、または
第４絶縁膜上に前記配線パターンと同一のレジストパターンを形成し、このレジストパターンをマスクとして第４絶縁膜をエッチングして溝パターンを形成し、前記溝パターン内に導電性材料を埋め込んで実パターンを前記測定用パターンとして形成する工程（ｂ５−３）を含み、
工程（ａ５）と工程（ｂ５−３）が、同じ導電性材料にて配線パターンと測定用パターンを同時に形成する配線構造の製造方法。 - 前記レジストパターンに測定光を照射してその反射光を解析することにより、レジストパターンの形状を測定し評価し、この評価が基準値外であれば、レンジストパターンを除去した後、露光条件を補正した上で基準値内の評価が得られるまでレジストパターンの形成および測定評価を繰り返す請求項９に記載の配線構造の製造方法。
- 前記測定用溝パターンに測定光を照射してその反射光を解析することにより、測定用溝パターンの形状を測定し評価する工程をさらに含む請求項９または１０に記載の配線構造の製造方法。
- 前記測定用パターンに測定光を照射してその反射光を解析することにより、測定用パターンの形状を測定し評価する工程（ｂ６）をさらに含む請求項９〜１１のいずれか１つに記載の配線構造の製造方法。
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| JP2004158478A (ja) * | 2002-11-01 | 2004-06-03 | Hitachi High-Technologies Corp | 半導体デバイスの製造方法及びその製造システム |
| JP2005030822A (ja) * | 2003-07-09 | 2005-02-03 | Hitachi Ltd | 膜計測方法及びその装置 |
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