JP2009238801A - 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 - Google Patents
半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 Download PDFInfo
- Publication number
- JP2009238801A JP2009238801A JP2008079671A JP2008079671A JP2009238801A JP 2009238801 A JP2009238801 A JP 2009238801A JP 2008079671 A JP2008079671 A JP 2008079671A JP 2008079671 A JP2008079671 A JP 2008079671A JP 2009238801 A JP2009238801 A JP 2009238801A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- pattern
- insulating film
- alignment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
【解決手段】下層配線用絶縁膜に下層配線膜を設けるA工程と、ビア用絶縁膜および上層配線用絶縁膜を積層して設けるB工程と、該絶縁膜にビアを形成するC工程と、該ビアにビアフィル材を充填するE工程と、レジスト膜に上層配線用のパターンを構成するF工程とを具備する半導体装置の製造方法において、下層配線用絶縁膜に位置整合用メタル膜を設け、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、前記位置整合用ビアにビアフィル材を充填し、前記位置整合用メタル膜およびレジスト膜に位置整合用開口部を構成し、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および/または前記位置整合用ビアに充填されたビアフィル材とを観測し、得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定する。
【選択図】図1
Description
特開2004−247625号公報には、下層(被加工膜)パターンと上層(レジスト)パターンとの論理和になるよう重ね合わせ測定パターンを配置する構造が開示されている。
下層配線用絶縁膜に下層配線膜を設けるA工程と、該A工程後にビア用絶縁膜および上層配線用絶縁膜を積層して設けるB工程と、該B工程で設けられた該絶縁膜にビアを形成するC工程と、該C工程で設けられた該ビアにビアフィル材を充填するE工程と、該E工程後に設けたレジスト膜に上層配線用のパターンを構成するF工程とを具備する半導体装置の製造方法において、
前記A工程に際しては、下層配線用絶縁膜に位置整合用メタル膜を設け、
前記C工程に際しては、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、
前記E工程に際しては、前記位置整合用ビアにビアフィル材を充填し、
前記F工程に際しては、前記位置整合用メタル膜および前記ビアフィル材上のレジスト膜に位置整合用開口部を構成し、
前記F工程の後、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および/または前記位置整合用ビアに充填されたビアフィル材とを観測し、
前記観測工程で得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法によって解決される。
下層配線用絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して上層配線用のパターンを設け、
この位置整合用メタル膜の真上に設けられた上層配線用のパターンを用いて該上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法によって解決される。
最下層配線膜における絶縁膜には位置整合用メタル膜が設けられ、
ビア用絶縁膜および上層配線用絶縁膜に構成されたビアにはビアフィル材が充填されてなり、
前記ビア用絶縁膜および上層配線用絶縁膜に構成されたビアに充填されたビアフィル材は前記位置整合用メタル膜の真上に存する
ことを特徴とする位置整合用パターン構造によって解決される。
下層配線膜における絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して設けられた上層配線用のパターンを有する
ことを特徴とする位置整合用パターン構造によって解決される。
[実施例1]
図1に示される如く、半導体基板1上に第1メタル配線用絶縁膜(ポーラスMSQ 膜厚:100nm)10を塗布(SOD)法により成膜した。そして、ArFリソグラフィ及びドライエッチング(CF系ガス)、アッシング(NH3+H2/Heガス)、洗浄処理(有機酸系薬液)と言った通常の配線加工プロセスを行なった。続いて、メタル(Cu)埋め込み、CMPダマシン法により、大きさが15μm角の重ね合わせ基準となる第1メタル測定パターン2を形成した。
本実施例を図3に準拠して説明する。すなわち、図3は、図2における配線膜が四層の場合である。
先ず、図3に示される通り、メタル測定パターン2が在る第1メタル配線用絶縁膜10上に、第1ビア用絶縁膜(ポーラスMSQ 膜厚:90nm)11、第2メタル配線用絶縁膜(ポーラスMSQ 膜厚:90nm)12を塗布(SOD)法により連続成膜する。そして、ArFレジストを用いてリソグラフィを行いビア加工する。続いて、第2メタル配線用絶縁膜12、第1ビア用絶縁膜11を一括エッチング(CF系ガス)、アッシング(NH3+H2/Heガス)、洗浄処理(有機酸系薬液)し、ビア測定パターンを形成した。続く蓋となる上部メタル測定パターンは、平坦化材料により開口したビア測定パターンを平坦化した後、反射防止膜およびArFレジストを塗布し、露光により上部メタル測定レジストパターンを形成した。
2 メタル測定パターン(第1メタル測定レジストパターン)
3 ビア測定パターン
4 抜きパターン(第2メタル測定レジストパターン)
特許出願人 次世代半導体材料技術研究組合
代 理 人 宇 高 克 己
Claims (6)
- 下層配線用絶縁膜に下層配線膜を設けるA工程と、該A工程後にビア用絶縁膜および上層配線用絶縁膜を積層して設けるB工程と、該B工程で設けられた該絶縁膜にビアを形成するC工程と、該C工程で設けられた該ビアにビアフィル材を充填するE工程と、該E工程後に設けたレジスト膜に上層配線用のパターンを構成するF工程とを具備する半導体装置の製造方法において、
前記A工程に際しては、下層配線用絶縁膜に位置整合用メタル膜を設け、
前記C工程に際しては、前記位置整合用メタル膜上の絶縁膜に位置整合用ビアを形成し、
前記E工程に際しては、前記位置整合用ビアにビアフィル材を充填し、
前記F工程に際しては、前記位置整合用メタル膜および前記ビアフィル材上のレジスト膜に位置整合用開口部を構成し、
前記F工程の後、前記位置整合用開口部と該位置整合用開口部の真下に構成されている前記位置整合用メタル膜および/または前記位置整合用ビアに充填されたビアフィル材とを観測し、
前記観測工程で得られた位置情報を基にして前記上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法。 - 配線層間のパターン位置合わせ工程を有する半導体装置の製造方法であって、
下層配線用絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して上層配線用のパターンを設け、
この位置整合用メタル膜の真上に設けられた上層配線用のパターンを用いて該上層配線用のパターンが正しく形成されているか否かを判定できるようにしたことを特徴とする半導体装置の製造方法。 - 配線膜を三層以上有するものであり、
最上層配線膜以外の配線膜における絶縁膜には位置整合用メタル膜が上下方向において重なるよう、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きなように構成される
ことを特徴とする請求項1又は請求項2の半導体装置の製造方法 - 配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
最下層配線膜における絶縁膜には位置整合用メタル膜が設けられ、
ビア用絶縁膜および上層配線用絶縁膜に構成されたビアにはビアフィル材が充填されてなり、
前記ビア用絶縁膜および上層配線用絶縁膜に構成されたビアに充填されたビアフィル材は前記位置整合用メタル膜の真上に存する
ことを特徴とする位置整合用パターン構造。 - 配線膜が二層以上の半導体装置の製造に際して用いられる位置整合用パターン構造であって、
下層配線膜における絶縁膜に設けられた位置整合用メタル膜の真上に層間絶縁膜を介して設けられた上層配線用のパターンを有する
ことを特徴とする位置整合用パターン構造。 - 配線膜が三層以上有り、
最上層以外の配線膜における絶縁膜には位置整合用メタル膜が設けられてなり、
前記位置整合用メタル膜は上下方向において重なり、かつ、下層側位置整合用メタル膜より上層側位置整合用メタル膜の方が大きい
ことを特徴とする請求項4又は請求項5の位置整合用パターン構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008079671A JP2009238801A (ja) | 2008-03-26 | 2008-03-26 | 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008079671A JP2009238801A (ja) | 2008-03-26 | 2008-03-26 | 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2009238801A true JP2009238801A (ja) | 2009-10-15 |
Family
ID=41252440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008079671A Pending JP2009238801A (ja) | 2008-03-26 | 2008-03-26 | 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2009238801A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010016268A (ja) * | 2008-07-07 | 2010-01-21 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
CN105990180A (zh) * | 2015-03-23 | 2016-10-05 | 瑞萨电子株式会社 | 半导体器件、其制造方法和图案重叠检查方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
JP2003209037A (ja) * | 2002-01-11 | 2003-07-25 | Sony Corp | アライメントマーク及び半導体装置の製造方法 |
JP2005101150A (ja) * | 2003-09-24 | 2005-04-14 | Renesas Technology Corp | アライメントマークの形成方法 |
JP2006049565A (ja) * | 2004-08-04 | 2006-02-16 | Fujitsu Ltd | 半導体装置、半導体基板および半導体装置の製造方法 |
JP2007214399A (ja) * | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | アライメントマークおよびアライメントマークの製造方法 |
-
2008
- 2008-03-26 JP JP2008079671A patent/JP2009238801A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002373936A (ja) * | 2001-06-14 | 2002-12-26 | Nec Corp | デュアルダマシン法による配線形成方法 |
JP2003209037A (ja) * | 2002-01-11 | 2003-07-25 | Sony Corp | アライメントマーク及び半導体装置の製造方法 |
JP2005101150A (ja) * | 2003-09-24 | 2005-04-14 | Renesas Technology Corp | アライメントマークの形成方法 |
JP2006049565A (ja) * | 2004-08-04 | 2006-02-16 | Fujitsu Ltd | 半導体装置、半導体基板および半導体装置の製造方法 |
JP2007214399A (ja) * | 2006-02-10 | 2007-08-23 | Matsushita Electric Ind Co Ltd | アライメントマークおよびアライメントマークの製造方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010016268A (ja) * | 2008-07-07 | 2010-01-21 | Nec Electronics Corp | 半導体装置の製造方法および半導体装置 |
CN105990180A (zh) * | 2015-03-23 | 2016-10-05 | 瑞萨电子株式会社 | 半导体器件、其制造方法和图案重叠检查方法 |
JP2016180783A (ja) * | 2015-03-23 | 2016-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法、パターンの重ね合わせ検査方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100559271B1 (ko) | 반도체 장치의 제조 방법 및 웨이퍼 구조체 | |
KR100901054B1 (ko) | 반도체 소자 및 반도체 소자의 제조 방법 | |
JP2009060074A (ja) | 半導体素子のコンタクト形成方法 | |
KR100546099B1 (ko) | 반도체소자의 금속배선 형성방법 | |
TWI697949B (zh) | 半導體裝置及其形成方法 | |
JP2009238801A (ja) | 半導体装置の製造方法、及び半導体装置の製造に際して用いられる位置整合用パターン構造 | |
JP2003303824A (ja) | 半導体装置の製造方法 | |
US9287162B2 (en) | Forming vias and trenches for self-aligned contacts in a semiconductor structure | |
JP5432481B2 (ja) | 半導体装置の製造方法および半導体装置 | |
US7473631B2 (en) | Method of forming contact holes in a semiconductor device having first and second metal layers | |
US20080150146A1 (en) | Semiconductor device and method of fabricating the same | |
CN105575880A (zh) | 一种半导体器件的制作方法 | |
US6787431B2 (en) | Method and semiconductor wafer configuration for producing an alignment mark for semiconductor wafers | |
JP2006108571A (ja) | 半導体装置 | |
KR20060055862A (ko) | 금속 배선 공정의 정렬 마크 형성 방법 | |
KR100946023B1 (ko) | 반도체 소자의 정렬키 및 이의 형성 방법 | |
JP4961232B2 (ja) | 半導体装置の製造方法 | |
KR20080070215A (ko) | 정렬 마크 및 이의 제조 방법 | |
KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
KR100668960B1 (ko) | 반도체 소자의 금속 배선 및 그의 형성 방법 | |
WO2010143245A1 (ja) | 配線形成方法及び半導体装置 | |
KR100887019B1 (ko) | 다중 오버레이 마크를 갖는 마스크 | |
KR20040031618A (ko) | 레지스트 매립 방법 및 반도체 장치의 제조 방법 | |
JP2007149953A (ja) | 半導体製造方法 | |
US10199232B2 (en) | Conductor line structure |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110315 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120711 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120827 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130206 |