JP2003303824A

JP2003303824A - 半導体装置の製造方法

Info

Publication number: JP2003303824A
Application number: JP2002110584A
Authority: JP
Inventors: Koichi Takeuchi; 幸一竹内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2002-04-12
Filing date: 2002-04-12
Publication date: 2003-10-24

Abstract

(57)【要約】【課題】反射防止膜およびレジストの下地に疎密度が
異なる段差が形成され、これによりレジストに微細パタ
ーンを転写することが困難になる。【解決手段】基板の主面上に積層され表面に段差を有
した膜１２上に、反射防止膜１５を塗布し（Ｂ）、塗布
した反射防止膜１５上に、段差に周囲を囲まれてできた
凹部１２ａに合わせて開口部１６ａが位置するレジスト
パターン１６を形成する工程（Ｃ）を含む。この反射防
止膜１５の塗布時に、凹部１２ａ周囲の段差上部の上か
ら余分な反射防止膜１５の材料を落とし込むための溝１
２ｂを、当該凹部１２ａから所定距離だけ離して予め形
成する工程（Ａ）を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表面段差に囲まれ
た凹部が形成され、その表面に反射防止膜を塗布した
後、凹部に合わせて開口部が位置するレジストパターン
を形成する工程を含む半導体装置の製造方法に関する。

【０００２】

【従来の技術】半導体装置の微細化、高集積化が進み、
配線幅および配線間隔が極めて小さい配線パターンの形
成がますます困難になってきている。それにともなって
フォトリソグラフィ技術に用いるレジスト厚も薄くしな
ければ、微細パターンが解像できなくなってきている。
このため、このレジストを層間絶縁膜等の比較的厚い膜
のエッチングマスクとして用いると、レジストがエッチ
ング途中にエッチオフされ、その役目を果たすことがで
きないという問題が生じている。

【０００３】このため、レジストとは別に、層間絶縁膜
上に当該層間絶縁膜に対してエッチング選択比が高い材
料のマスク層を予め形成しておき、最初にこれをパター
ニングしてから、その下の層間絶縁膜をエッチングする
技術が多用されている。

【０００４】たとえば、デュアルダマシンプロセスにお
いて、比誘電率が低い有機層間絶縁膜を用いるために、
有機層間絶縁膜の上に２層の無機膜（ハードマスク）を
用いる方法が提案されている。すなわち、宮田幸児等が
“ＡｄｖａｎｃｅｄＭｅｔａｌｌｉｚａｔｉｏｎＣ
ｏｎｆｅｒｅｎｃｅ１９９９：ＡｓｉａｎＳｅｓｓ
ｉｏｎ”で“ＡＮｏｂｅｌＩｎｔｅｇｒａｔｉｏｎ
ＡｐｐｒｏａｃｈｔｏＯｒｇａｎｉｃＬｏｗ−ｋ
ＤｕａｌＤａｍａｓｃｅｎｅＰｒｏｃｅｓｓｉｎ
ｇ”という題名で発表している技術がある。

【０００５】図２４（Ａ）〜図２４（Ｃ）は、この２層
ハードマスクを用いた方法によって形成されるデュアル
ダマシン配線構造の断面図である。図２４（Ａ）に示す
ように、図示を省略した配線層が既に形成された下地層
間絶縁膜１０１上に、エッチングストッパ膜１０２、有
機絶縁材料からなる層間絶縁膜１０３、下層のハードマ
スク膜１０４、上層のハードマスク膜１０５を順次積層
する。最初に、リソグラフィ技術およびドライエッチン
グ技術を用いて、図２４（Ａ）に示すように、上層のハ
ードマスク膜１０５に配線溝のパターン１０５ａを刻
む。

【０００６】次に、ヴィアホールのパターンで開口した
レジストをマスクに、下層のハードマスク膜１０４、有
機系層間絶縁膜１０３を順次エッチングする。微細なヴ
ィアホールの形成では、レジストが比較的薄いため、通
常、この有機系層間絶縁膜１０３のエッチング時の途中
でレジストはエッチオフされるが、その後は有機絶縁膜
に対してエッチング選択比が高い上層および下層のハー
ドマスクに保護されるので、図２４（Ａ）に示すよう
に、高アスペクト比のヴィアホールＶＨの形成が可能と
なる。

【０００７】図２４（Ｃ）は、このレジストの位置ずれ
が生じた場合の断面図である。この図２４（Ｃ）のよう
に、レジストの位置ずれが大きい場合は、レジスト１０
６の開口部（ヴィアホールパターン）１０６ａが線幅規
格または位置合わせ規格から外れており、レジスト１０
６を一度剥離して、リソグラフィをやり直す必要があ
る。この構造では、レジスト剥離時に、無機系の下層の
ハードマスク膜１０４でカバーされるので有機系の層間
絶縁膜１０３を損傷することがない。

【０００８】規格に適合したレジストパターンを用いて
ヴィアホールをエッチングした後は、図２４（Ｂ）に示
すように、上層のハードマスク膜１０５をマスクにして
下層のハードマスク膜１０４をエッチングし、続いて、
これらハードマスク膜１０４，１０５をマスクにして有
機系の層間絶縁膜１０３を、その膜厚の途中までエッチ
ングする。これにより、配線溝ＣＧが形成される。以後
は、この配線溝ＣＧおよびヴィアホールＶＨに銅Ｃｕな
どを埋め込んで、余分な表面の銅をＣＭＰ（Ｃｈｅｍｉ
ｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）
法を用いて除去する。以上により、デュアルダマシン構
造が完成する。

【０００９】このデュアルダマシンプロセスにおいて、
図２４（Ｃ）のように規格から外れる場合は前述したよ
うにレジストを剥離してフォトリソグラフィをやり直す
が、ヴィアホール形成用のレジスト開口部が、上層のハ
ードマスク膜の段差側壁に若干かかる程度の場合は、ヴ
ィアホールエッチングの最初の段階で、そのレジスト開
口部内に露出した上層のハードマスク部分を、レジスト
開口部を通してエッチングするステップが挿入される。

【００１０】ところが、このような微細パターンをレジ
ストに露光転写するリソグラフィ工程において、下地の
段差（前記例では、ハードマスク膜の溝配線パターンの
段差）からの反射光の影響により、要求される寸法精度
でパターンを形成することは困難である。そのため、レ
ジストの下に基板反射を防止する有機系の塗布膜（反射
防止膜）を予め塗布しておく方法が広く用いられてい
る。

【００１１】

【発明が解決しようとする課題】この例のように、有機
系反射防止膜を表面に段差がある基板上に塗布した場
合、先にパターンニングした下地パターンの密度によ
り、そのパターン溝中の有機系反射防止の塗布膜厚が変
化するという問題がある。具体的には、下地パターン密
度の小さなところで反射防止膜の膜厚が、下地パターン
密度の大きなところに比べ厚くなる。

【００１２】この反射防止膜の塗布膜厚変化が大きい
と、とくに膜厚が相対的に厚くなる下地パターン密度が
小さい箇所において、レジストとの選択比が取れなくな
り反射防止膜のエッチングが困難になる。また、反射防
止膜の塗布膜厚の違いの分だけ、レジストにパターンを
転写する露光時にデフォーカスしてしまい、パターン寸
法が制御できなくなる。さらに、反射防止膜の下地段差
により、その上のレジスト膜厚も不均一となり、レジス
ト中の定在波効果（干渉効果）が大きくなってしまうた
め、この点でもパターン寸法の制御が困難となる。これ
らは、上述した２層のハードマスクを利用したデュアル
ダマシンプロセスに限らず、下地に段差があるときの微
細パターンの形成において共通する問題である。

【００１３】本発明の目的は、反射防止膜およびレジス
トの下地に疎密度が異なる段差が形成され、これにより
レジストに微細パターンを転写することが困難になるこ
とを防止した半導体装置の製造方法を提供することにあ
る。

【００１４】

【課題を解決するための手段】本発明の第１の観点に係
る半導体装置の製造方法は、基板の主面上に積層され表
面に段差を有した膜上に、反射防止膜を塗布し、塗布し
た反射防止膜上に、前記段差に周囲を囲まれてできた凹
部に合わせて開口部が位置するレジストパターンを形成
する工程を含む半導体装置の製造方法であって、前記反
射防止膜の塗布時に、前記レジストパターンの開口部を
位置合わせする凹部周囲の段差上部の上から余分な反射
防止膜材料を落とし込むための溝を、当該凹部から所定
距離だけ離して予め形成する工程を含む。

【００１５】好適に、前記所定距離が、設計ルールの最
小間隔の１倍以上、２倍未満である。好適に、前記凹部
周囲の前記反射防止膜の塗布膜厚が所定値以上の段差上
部の周囲に前記反射防止膜材料を落とし込む溝を形成
し、当該反射防止膜の塗布膜厚が所定値より薄い段差上
部の周囲には前記反射防止膜材料を落とし込む溝を形成
しない。

【００１６】本発明の第２の観点に係る半導体装置の製
造方法は、半導体基板上に多層配線構造を形成する半導
体装置の製造方法であって、前記多層配線構造の形成途
中で最表面に位置する第１の膜上に、疎密度が異なるパ
ターンの第２の膜を形成する工程と、第２の膜上を含む
全面に反射防止膜とレジストを順次塗布し、当該レジス
トをパターニングして開口部を形成する工程と、前記レ
ジストの開口部を介して反射防止膜と第１の膜をエッチ
ングする工程と、第１の膜のエッチング箇所に導電材料
を埋め込む工程とを有し、前記第２の膜にパターンを形
成する工程では、前記第１の膜に形成する所望のエッチ
ングパターンに対応し疎密度が異なる第１開口部のほか
に、当該第１開口部のそれぞれから所定距離をおいて配
置され、前記反射防止膜の塗布時に第１開口部の周囲か
ら余分な反射防止膜材料を落とし込む第２開口部を予め
形成する。

【００１７】好適に、前記所定距離が、設計ルールの最
小間隔の１倍以上、２倍未満である。好適に、前記第２
の膜にパターンを形成する形成工程では、前記第１開口
部の長辺に対して、それぞれ前記所定距離だけ離れた位
置に、第１開口部より長さが短い複数の前記第２開口部
が離散的に配置されるパターンに第２の膜材料をエッチ
ングする。たとえば、第１開口部の長手方向の端部周囲
や第１の膜をエッチングする箇所周囲にのみ第２開口部
（反射防止膜材料を落としこむ溝）を配置することがで
きる。

【００１８】前述した第１の観点に係る半導体装置の製
造方法では、例えば反射防止膜厚が所定値以上の凹部密
度が低い箇所では、その周囲に余分な反射防止膜材料を
落とし込む溝を予め形成し、反射防止膜厚が所定値未満
の凹部密度が高い箇所には、当該溝を予め形成していな
い。このため、このような表面に反射防止膜を塗布した
ときに、必要な部分に設けられた溝に余分な反射防止膜
材料が溜るため、次にレジストを開口しようとする箇所
間で反射防止膜の塗布膜厚差が縮小される。

【００１９】また、第２の観点に係る半導体装置の製造
方法は、多層配線構造の製造途中の工程であり、まず、
最表面に位置する第１の膜（たとえば、層間絶縁膜）の
上に第２の膜（たとえば、層間絶縁膜よりエッチング速
度が低いマスク層）となる膜材料を形成し、これをパタ
ーニングする。このとき、本発明では、第１の膜に形成
するエッチングパターンに対応した第１開口部のほか
に、その周囲に所定距離、例えば設計ルールの最小間隔
の１倍以上、２倍未満の近距離で配置された第２開口部
（反射防止膜材料を落としこむ溝）を、当該第２の膜材
料にフォトリソグラフィ技術とエッチング技術等を用い
て形成する。つぎに、このようなパターンが形成された
第２の膜上に、反射防止膜とレジストを塗布し、レジス
トを解像して開口部を形成した後、この開口部を通して
下地の反射防止膜および第１の膜をエッチングする。こ
の製造方法では、第２の膜に形成される第２開口部の位
置を最適化した場合、その存在により、第１開口部のパ
ターン疎密度が異なる箇所間で、第２の膜上に塗布され
る反射防止膜やレジストの膜厚差が、第２開口部がない
場合に比べ小さい。また、この膜厚均一性が高いレジス
トをマスクとした第１の膜のエッチング時に、第１開口
部のパターン疎密度が異なる箇所間で反射防止膜が除去
されるまでの時間差が、第２開口部がない場合に比べ小
さい。

【００２０】

【発明の実施の形態】本発明は、反射防止膜を介してレ
ジストの開口部を形成しようとする凹部を有した表面段
差が、反射防止膜を塗布する下地表面に形成されている
場合であれば、種々の半導体装置の種々の工程に適用さ
れる。この場合、開口部を形成する凹部周囲の必要な箇
所に余分な反射防止膜材料を落とし込む溝を有している
ことを特徴とする。下地材料等に限定はない。

【００２１】本発明の製造方法が適用できる、より具体
的な形態としては、たとえば多層配線構造の製造が挙げ
られる。すなわち、第１の膜上に形成された第２の膜に
疎密度が高いパターンが形成され、その第２の膜上に反
射防止膜とレジストを塗布し、レジストをパターニング
して、このパターンを第１の膜にエッチングで転写する
場合に本発明が適用される。第１の膜、第２の膜の材料
およびパターンに限定はない。この場合、第２の膜に、
第１の膜のエッチングパターンに対応した所望の第１開
口部のほかに、いわゆるダミーパターンとしての第２開
口部を有することを特徴とする。この第２開口部は、前
記した反射防止膜材料を落とし込む溝として機能する。
これによって、その上に形成される反射防止膜やレジス
トの膜厚不均一性を是正するものである。

【００２２】ここでは、デュアルダマシン構造を好適な
例として挙げる。デュアルダマシン構造は、半導体回路
の高速化、低消費電力化の要求から、従来、用いられて
きたアルミニウムに代えて用いられるようになった銅が
エッチングしにくいことから銅の埋め込み方法として考
案された。一方、層間絶縁膜の材料に、従来用いられて
いるシリコン酸化膜より誘電率が低い膜を用いることが
提案されている。低比誘電率膜の有力な候補に、ＭＳＱ
（ｍｅｔｈｙｌｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ポリ
イミド系、パリレン系、テフロン（登録商標）系、ポリ
アリルエーテル系などの有機絶縁膜がある。デュアルダ
マシン法は、先にヴィアプラグを彫り込む先ヴィアタイ
プと、先に配線溝を彫り込む先溝タイプに大別される。

【００２３】先ヴィアタイプのデュアルダマシン加工で
は、有機絶縁膜を用いることができない。なぜなら、配
線溝をパターンニングするリソグラフィ工程で用いるレ
ジスト、または有機反射防止膜等と有機絶縁膜が直接接
触してしまい、レジスト、または有機反射防止膜等の除
去のときに、同時に有機絶縁膜が削れてしまうからであ
る。前述した２層ハードマスクを用いた方法は、この問
題を解決する要請から提案された。

【００２４】以下、この先ヴィアタイプの２層ハードマ
スク法により有機系層間絶縁膜に銅配線を埋め込むデュ
アルダマシン構造を例に、本発明の実施形態を、より詳
細に説明する。

【００２５】［第１実施形態］図１は、本実施形態に係
るデュアルダマシン構造の基本的な構成例を示す断面図
である。ここでは、配線層上にさらに、ヴィアホールと
配線層が一体となったディアルダマシン構造の配線層を
形成する場合を例示する。下層の有機層間絶縁膜１と下
層のハードマスク膜２中に銅が埋め込まれて下層配線層
３が形成されている。下層のハードマスク膜２上にキャ
ップ膜４が薄く形成されている。キャップ膜４は、上層
のヴィアホール形成時のエッチングストッパとしても機
能する。

【００２６】このキャップ膜４の上に、無機層間絶縁膜
５、有機層間絶縁膜６、下層のハードマスク膜７および
キャップ膜８が順次積層されている。無機層間絶縁膜５
に、デュアルダマシン構造の金属埋め込み層９のヴィア
プラグ部分が埋め込まれ、有機層間絶縁膜６に当該金属
埋め込み層９の溝配線部分が埋め込まれている。ヴィア
プラグ部分は孤立した略円形あるいは短い溝状の上面視
パターンを有し、長いライン状の溝配線部分に対し適宜
必要な箇所に設けられている。この金属埋め込み層９の
溝配線部分に所定距離をおいて、最終的に除去されるた
め図１には表れていない前記第２の膜のダミーパターン
の形成に起因してできた金属埋め込み層（以下、ダミー
金属埋め込み層という）１０が形成されている。なお、
金属埋め込み層９およびダミー金属埋め込み層１０は、
層間絶縁膜との間に薄いバリアメタル膜１１を介在させ
た状態で形成されている。金属埋め込み層９は、そのヴ
ィアプラグの下面が下層配線層３の上面に接続されてお
り、下層配線層３とともに半導体回路の配線部分として
利用される。一方、ダミー金属埋め込み層１０は、周囲
の導電層と絶縁され、電気的に浮遊状態となっているた
め、半導体回路の配線として用いられない。ダミー金属
埋め込み層１０のパターン形状（長さおよび幅）につい
ては、後述する。

【００２７】図２（Ａ）〜図５（Ｂ）は、このデュアル
ダマシン構造の形成途中の断面図である。素子が形成さ
れた半導体基板（不図示）の上方に、下層の層間絶縁膜
１および下層のハードマスク膜２に埋め込まれた下層配
線層３を形成する。この配線層３は、これから説明する
ディアルダマシンプロセスによって形成してもよいが、
ここでは、本発明の実施形態に製造方法を、その上に形
成される配線層において説明する。下層のハードマスク
膜２上に、エッチングストッパとしての機能を備えるキ
ャップ膜４、無機層間絶縁膜５、有機層間絶縁膜６、下
層のハードマスク膜７および上層のハードマスク膜１２
をＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓ
ｉｔｉｏｎ）法、または回転塗布法により順次形成す
る。

【００２８】低比誘電率の有機層間絶縁膜６として、メ
チル基含有ＳｉＯ_２膜、ポリイミド系高分子膜、パリレ
ン系高分子膜、テフロン（登録商標）系高分子膜、ポリ
アリルエーテル系高分子膜、フッ素をドープしたアモル
ファスカーボン膜のいずれかを用いる。具体的に、メチ
ル基含有ＳｉＯ_２として、ＪＳＲ社製の「ＬＫＤ−Ｔ４
００（製品名）」を用いることができる。ポリアリルエ
ーテル系高分子材料としては、たとえば、ＴｈｅＤｏ
ｗＣｈｅｍｉｃａｌ社製の「ＳｉＬＫ（商標名）」、
あるいは、ＨｏｎｅｙｗｅｌｌＥｌｅｃｔｒｏｎｉｃ
Ｍａｔｅｒｉａｌ社製の「ＦＬＡＲＥ（商標名）」を
用いることができる。キャップ膜４は、その上の無機層
間絶縁膜に対してエッチング選択比が高い材料が用いら
れる。また、下層のハードマスク膜７と上層のハードマ
スク膜７は、互いにエッチング選択比が高い材料が用い
られる。これらは何れも無機絶縁材料からなり、したが
って、その下の有機層間絶縁膜６に対してエッチング選
択比が高い。たとえば、有機層間絶縁膜６の材料として
ポリアリルエーテル系樹脂が選択され、無機層間絶縁膜
５の材料として酸化シリコンが選択された場合、キャッ
プ膜４およびハードマスク膜７、１２の材質としては、
窒化シリコンが好適である。

【００２９】この積層膜形成の具体例は、例えば次のご
とくである。まず、キャップ膜４として、ＳｉＮ膜をＣ
ＶＤ法により７０ｎｍほど形成し、続いて、無機層間絶
縁膜をＣＶＤ法により３５０ｎｍほど形成する。有機層
間絶縁膜６として、比誘電率が２．６のポリアリルエー
テル系樹脂を回転塗布し、所定条件の基板加熱により溶
剤をとばして最終膜厚を１５０ｎｍにする。必要に応じ
て有機層間絶縁膜６をキュアした後、下層のハードマス
ク膜７として、ＳｉＯ膜を２００ｎｍほどＣＶＤ法によ
り形成し、続いて、上層のハードマスク膜１２として、
ＳｉＮ膜をＣＶＤ法により１５０ｎｍほど形成する。こ
の例では、上層のハードマスク膜１２とキャップ膜４は
同じ材質（ＳｉＮ）なので、上層のハードマスク膜１２
の厚さは、ヴィアホール形成時などのエッチングを経た
ときに、キャップ膜４の厚さを差し引いても十分な膜厚
が残るように厚めに設定される。キャップ膜４の厚さが
７０ｎｍの場合、上層のハードマスク膜１２としては１
５０ｎｍ程度あれば十分である。

【００３０】つぎに、図２（Ｂ）に示すように、上層の
ハードマスク膜１２上に反射防止膜１３とレジスト１４
を塗布し、このレジスト１４にリソグラフィ技術により
配線溝パターンを転写し、現像して解像する。具体的に
は、例えば、有機系反射防止膜１３を７０ｎｍほど上層
のハードマスク膜１２上に塗布し、その上にポジ型化学
増幅レジスト１４を所定膜厚塗布し、ベーク後に、配線
溝パターンを、ＫｒＦエキシマレーザー露光技術を用い
てレジスト１４に転写する。現像を施すと、溝配線部分
になるレジスト部分が除去され、溝配線に対応した第１
開口部１４ａと、ダミーパターンとしての第２開口部１
４ｂが形成される。

【００３１】図６および図７に、このリソグラフィに用
いた設計パターンの一部を示す。図６は配線密度が異な
る部分を示し、図７は比較的配線密度が低い部分を示
す。また、図８（Ａ），図８（Ｂ）は、幅広のダミーパ
ターンの形成手順を示す図である。なお、先に示した図
１〜図５（Ｂ）は、図６に示すＡ−Ａ線に沿った箇所に
対応した断面を示すものである。これらの図において、
白抜きの部分が配線パターンＣＰ、斜線部分がダミーパ
ターンＤＰである。なお、図７には参考まで、当該デュ
アルダマシン配線のヴィアホールＶＨの設計データも重
ねられている。配線、配線間スペースおよびヴィアホー
ル寸法の最小値は、設計ルールで予め決められている。

【００３２】本実施形態では、ダミーパターンＤＰの幅
を設計ルールの最小値と同じとする。また、ダミーパタ
ーンＤＰを、配線パターンＣＰの長辺の端部から当該長
辺に沿って、当該長辺と所定距離をおいて平行に配置す
る。このとき、図６に示すように、ダミーパターンＤＰ
を配線パターンＣＰと同じ長さにしてもよいし、図７に
示すように、比較的短いダミーパターンＤＰを、所定間
隔をおいて離散的に配置しても構わない。配線パターン
ＣＰの短辺に関しては、少なくとも、その短辺をカバー
するだけの長さのダミーパターンＤＰを、当該短辺から
所定距離をおいて平行に配置する。この配線パターンＣ
ＰとダミーパターンＤＰとの間の所定距離は、設計ルー
ルの最小値の１倍以上、２倍未満が望ましい。

【００３３】具体的数値を図７の場合で例示すると、設
計ルールの最小値を２００ｎｍとした場合、それぞれの
ダミーパターンＤＰを配線パターンＣＰから２００ｎｍ
離して配置する。ダミーパターンＤＰ同士の最小距離も
２００ｎｍとする。また、図７の場合、ダミーパターン
ＤＰの基本構成要素は、幅２００ｎｍ、長さ８００ｎｍ
の長方形とする。図８（Ａ）に示すように、２本の配線
パターンＣＰ１，ＣＰ２の間隔Ｓ１が６００ｎｍ以上で
１０００ｎｍより小さい場合、それぞれの配線パターン
ＣＰ１，ＣＰ２から所定距離（２００ｎｍ）だけ離して
配置すると、ダミーパターンＤＰ同士の間隔Ｓ２が規定
値の２００ｎｍより小さくなってしまう。この場合、図
８（Ｂ）に示すように、間隔が規定値に満たないダミー
パターン同士をつなげて新たなダミーパターンＤＰをデ
ータ上で合成する。図７に具体例が示されていないが、
このパターン合成の規則は、配線パターンの短辺に対し
配置されるダミーパターンに対しても適用される。

【００３４】なお、ダミーパターンＤＰは半導体回路の
配線として用いられないので、その最小幅、最小長さ、
最小間隔を、ある程度まで寸法精度をもって解像できる
範囲まで小さくでき、必ずしも、上述したように設計ル
ールの最小値と同じにする必要はなく、これより小さく
してもよい。ただし、できるだけ密にダミーパターンＤ
Ｐを配置するためには、ダミーパターンＤＰの最小幅、
最小長さ、最小間隔を、配線パターンＣＰの最小幅、最
小長さより大きくしないことが望ましい。また、特に図
示しないが、ダミーパターンを配線パターンの付属と考
えて、ダミーパターンのさらに外側にＣＭＰ用のダミー
パターンを配置しても構わない。通常、ＣＭＰ用のダミ
ーパターン位置は相対的に離れているので、本発明の適
用の効果に影響を与えない。

【００３５】つぎに、この設計パターンが転写されたレ
ジスト１４（図２（Ｂ））をマスクとしたドライエッチ
ング技術を用いて、反射防止膜１３および上層のハード
マスク膜１２をエッチングし、レジスト１４および反射
防止膜１３を除去する。これにより、図３（Ａ）に示す
ように、前記配線パターンＣＰに対応した第１開口部１
２ａと、ダミーパターンＤＰに対応した第２開口部１２
ｂとが上層のハードマスク膜１２に形成される。

【００３６】図３（Ｂ）に示すように、このハードマス
ク膜１２の表面を覆うように有機系の反射防止膜１５を
塗布する。このときの塗布量は、平坦な基板上に１４０
ｎｍの厚さで塗布する場合に相当する。ダミーパターン
を設けたため、この塗布膜厚が均一化した。この反射防
止膜厚の均一化については後述する。

【００３７】反射防止膜１５の上にレジスト１６を塗布
し、これにフォトリスグラフィ技術を用いて図３（Ｃ）
に示すヴィアパターン形成のための開口部１５ａを形成
する。このときの露光および現像の条件を、次の表１に
示す。

【表１】ヴィアホールの目標径：２００ｎｍヴィアホールの最小ピッチ：４００ｎｍレジスト：アセタール系ポジ型化学増幅レジストレジスト膜厚：４６０ｎｍレチクル：Ｃｒレチクル露光装置および仕様：ＫｒＦエキシマレーザー・スキャ
ナー縮小投影率＝１／４ＮＡ＝０．６３、σ＝０．６５現像液：ＴＭＡＨ２．３８％含有

【００３８】図４（Ａ）に示すように、このレジスト１
６ａの開口部を通して反射防止膜１５、上層のハードマ
スク膜１２のホール内露出端部、および下層のハードマ
スク膜７をエッチングする。このときのエッチング装置
および条件を、次の表２に示す。

【表２】エッチング装置：ＥＣＲプラズマエッチャー反射防止膜および上層のハードマスク膜同時エッチング
条件：ＣＨＦ_３とＡｒとＯ_２の混合ガス、３０％オーバ
ーエッチ下層のハードマスク膜エッチング条件：Ｃ_５Ｆ_８とＡｒ
とＯ_２の混合ガス、３０％オーバーエッチ

【００３９】たとえば、このエッチング後のレジスト１
６の残膜厚は１３０ｎｍであり、ヴィアホールのエッチ
ング孔の径は最大値で２２０ｎｍ、最小値で１８０ｎｍ
程度となる。続いて、無機絶縁材料からなる２つのハー
ドマスク膜７，１２をマスクに用いて、ヴィアホールの
エッチング孔より露出する有機層間絶縁膜６の部分をエ
ッチングする。これにより、図４（Ｂ）に示すように、
ヴィアホールのエッチング孔が無機層間絶縁膜５の上面
まで延長され、このエッチング時に、レジスト１６およ
び反射防止膜１５が除去（エッチオフ）される。続い
て、上層のハードマスク膜１２をマスクに用いて、下層
のハードマスク膜７および無機層間絶縁膜５をエッチン
グする。このとき、図４（Ｃ）に示すように、ダミーパ
ターンの箇所では有機層間絶縁膜６がエッチングストッ
パとして機能し、そのエッチング溝が、それ以上深くな
らない。その一方、ヴィアホールのエッチング孔底面に
は有機層間絶縁膜６が開口していることからエッチング
が進み、当該エッチング孔が、キャップ膜４の上面まで
延長される。続いて、同じ上層のハードマスク膜１２を
マスクに用いた有機系絶縁膜６のエッチングを行う。こ
れにより、図５（Ａ）に示すように、ポリアリルエーテ
ル系の有機高分子膜などからなる有機層間絶縁膜６がエ
ッチングされ、その結果、配線パターン溝と、その両側
のダミーパターンの溝が完全に形成される。続いて、ヴ
ィアホールのエッチング孔底面に露出するキャップ膜４
の部分をエッチングすると、ヴィアホールが完全に形成
され、下層配線層３の上面が露出する。このとき、同じ
膜材料の上層のハードマスク膜１２が膜減りし、図５
（Ｂ）に符号１２’で示す薄いハードマスク膜となる。

【００４０】その後は、基板を洗浄し、ヴィアホール、
配線パターン溝およびダミーパターン溝の内壁にバリア
メタル膜、銅のメッキシード膜を形成し、メッキ技術を
用いて銅をヴィアホールおよび各溝内に一括して埋め込
む。そして、ＣＭＰ技術を用いて、上面の余分な銅、上
層のハードマスク膜１２’、さらには下層のハードマス
ク膜７の上層部分を除去する。その後、図１に示すキャ
ップ膜８として、例えばＳｉＮ膜を７０ｎｍほどＣＶＤ
法により形成する。以上により、図１に示すデュアルダ
マシン構造の金属埋め込み配線層９が完成する。

【００４１】［第２実施形態］図９および図１０に、第
２実施形態に係る半導体装置の製造において、上層のハ
ードマスク膜のリソグラフィに用いた設計パターンの一
部を示す。図９は配線密度が異なる部分を示し、図１０
は比較的配線密度が低い部分を示す。第１実施形態と同
様、白抜きの部分が配線パターンＣＰ、斜線部分がダミ
ーパターンＤＰである。なお、図１０には参考まで、当
該デュアルダマシン配線のヴィアホールＶＨの設計デー
タも重ねられている。配線、配線間スペースおよびヴィ
アホール寸法の最小値は、設計ルールで予め決められて
いる。

【００４２】本実施形態では、配線パターンＣＰの端部
の周辺だけに、ダミーパターンＤＰを配置させる。ダミ
ーパターンＤＰの長さ、幅の規定は、例えば第１実施形
態で示した基本構成要素が採用できる。また、ダミーパ
ターンＤＰの配線パターンＣＰからの距離は、第１実施
形態と同様とする。すなわち、図１０の場合で例示する
と、設計ルールの最小値を２００ｎｍとした場合、ダミ
ーパターンＤＰの基本構成要素は、幅２００ｎｍ、長さ
８００ｎｍの長方形とする。また、それぞれのダミーパ
ターンＤＰを配線パターンＣＰから２００ｎｍ離して配
置し、ダミーパターンＤＰ同士の最小距離も２００ｎｍ
とする。ダミーパターンＤＰを合成する場合、図８
（Ａ），図８（Ｂ）に示す方法で行うものとする。な
お、ダミーパターンＤＰは、第１実施形態と同様、その
最小幅、最小長さ、最小間隔を、ある程度まで寸法精度
をもって解像できる範囲まで小さくできる。

【００４３】この上層のハードマスク膜のパターンが異
なるのみで、デュアルダマシン構造を有する半導体装置
の基本断面構造および製造方法は、第１実施形態と同じ
である。

【００４４】［第３実施形態］図１１および図１２に、
第３実施形態に係る半導体装置の製造において、上層の
ハードマスク膜のリソグラフィに用いた設計パターンの
一部を示す。図１１は配線密度が異なる部分を示し、図
１２は比較的配線密度が低い部分を示す。第１実施形態
と同様、白抜きの部分が配線パターンＣＰ、斜線部分が
ダミーパターンＤＰ、“×”印の正方形がヴィアホール
ＶＨの形成箇所である。配線、配線間スペースおよびヴ
ィアホール寸法の最小値は、設計ルールで予め決められ
ている。

【００４５】本実施形態では、ヴィアホールＶＨの形成
箇所の配線パターン部分の周辺だけに、ダミーパターン
ＤＰを配置させる。ダミーパターンＤＰの長さ、幅の規
定は、例えば第１実施形態で示した基本構成要素が採用
できる。また、ダミーパターンＤＰの配線パターンＣＰ
からの距離は、第１実施形態と同様とする。すなわち、
図１２の場合で例示すると、設計ルールの最小値を２０
０ｎｍとした場合、ダミーパターンＤＰの基本構成要素
は、幅２００ｎｍ、長さ８００ｎｍの長方形とする。ま
た、それぞれのダミーパターンＤＰを配線パターンＣＰ
から２００ｎｍ離して配置し、ダミーパターンＤＰ同士
の最小距離も２００ｎｍとする。ダミーパターンＤＰを
合成する場合、図８（Ａ），図８（Ｂ）に示す方法で行
う。なお、ダミーパターンＤＰは、第１実施形態と同
様、その最小幅、最小長さ、最小間隔を、ある程度まで
寸法精度をもって解像できる範囲まで小さくできる。

【００４６】この上層のハードマスク膜のパターンが異
なるのみで、デュアルダマシン構造を有する半導体装置
の基本断面構造および製造方法は、第１実施形態と同じ
である。

【００４７】以下、このようなダミーパターンを近接配
置しない場合（比較例）を述べ、この比較例との対比に
おいて、上述した第１〜第３実施形態の利点（効果）を
説明する。

【００４８】［比較例１］比較例１は、前述した図６，
図９，図１１と同じ配線パターンを有する設計データ上
で、ダミーパターンを省略した場合である。図１３は、
この比較例１の設計データのパターン図、図１４は、そ
の一部の拡大図である。図１５は図１３のＢ−Ｂ線に沿
った半導体装置上層部分の断面図であり、図１６は図１
４のＣ−Ｃ線に沿った半導体装置上層部分の断面図であ
る。この比較例１に係る半導体装置は、図１３および図
１４に示すパターンが異なるのみで、半導体装置の基本
断面構造および製造方法は、第１〜第３実施形態と同じ
である。また、図１３および図１４に示す配線パターン
ＣＰの仕様は、上述した第１〜第２実施形態と同じであ
る。

【００４９】下層のハードマスク膜７上に、上層のハー
ドマスク膜１２となるＳｉＮ膜をＣＶＤ法により１５０
ｎｍほど形成し、このＳｉＮ膜に、図１３および図１４
に示す設計データを基に作成されたフォトマスクを用い
たリソグラフィ技術とエッチング技術により、設計値の
幅が２００ｎｍの配線パターン溝（第１開口部１２ａ）
を形成した。この上層のハードマスク膜１２の表面を覆
うように有機系の反射防止膜１５を塗布した。この状態
での断面図が図１５と図１６であり、これらは第１実施
形態における図３（Ｂ）に相当する。このように、比較
例１では、上層のハードマスク膜１２のパターンが異な
るが、下層のハードマスク膜７、上層のハードマスク膜
１２および反射防止膜１５の材料、膜厚および形成方法
は、前述した第１実施形態と同じである。この比較例１
の下層のハードマスク膜７より下の構成は、前述した第
１〜第３実施形態とパターンも含め同じである。

【００５０】この比較例１の製造に用いた設計パターン
は、図１３に示すパターン密集部と孤立パターンを有
し、さらに配線間隔が異なるパターン密集部を幾つも有
している。このパターンを用いて作製した比較例１の半
導体装置に対し、図１４に示す配線パターンＣＰ間の距
離Ｓ３と、反射防止膜１５の厚さＴとの関係を調べた。
図１７は、このときの測定結果を示すグラフである。塗
布膜厚Ｔの測定は、図１６に示すように、溝内で反射防
止膜１５が最も厚くなる配線端で測定した。このときの
反射防止膜１５の塗布量は、平坦な基板上に１４０ｎｍ
の厚さで塗布する場合に相当し、塗布後に２１５℃で９
０分間のベークを施した。測定点は、図１４に示す配線
端と配線中央部である。配線端では３方をハードマスク
に囲まれているので、図１７のグラフに示すように、配
線中央部に比べて塗布膜厚が厚くなる。配線間隔Ｓ３が
２００ｎｍと最も小さいパターン密集部での塗布膜厚
は、配線中央部で１８０ｎｍ、配線端ではそれより８ｎ
ｍ厚い１８８ｎｍになる。配線間隔が大きくなるだけそ
の差が拡がり、孤立パターンでの膜厚は、配線中央部で
２３０ｎｍ、配線端ではそれより４０ｎｍ厚い２７０ｎ
ｍになる。

【００５１】図１８（Ａ）および図１８（Ｂ）は、この
反射防止膜を用いたフォトリスグラフィにおけるレジス
トパターニング時と、エッチング後の断面図である。こ
れらの図は、第１実施形態では図３（Ｃ）と図４（Ａ）
に相当する。図１８（Ａ）に示すように、その後、この
反射防止膜１５上にレジストを塗布し、このレジスト１
６にフォトリソグラフィ技術を用いてヴィアホールの開
口部１６ａを形成した。このときの露光および現像の条
件は、前記表１と同じである。つぎに、図１８（Ｂ）に
示すように、このレジスト１６の開口部を通して反射防
止膜１５、上層のハードマスク膜１２のホール内露出端
部、および下層のハードマスク膜７をエッチングした。
このときのエッチング装置および条件は、前記表２と同
じである。そして、このレジスト開口部１６ａを通して
下層のハードマスク膜７に形成したヴィアホールＶＨの
ボトム側径Ｓ４を配線間隔Ｓ３の異なる箇所で測定し
た。

【００５２】図１９は、このときの測定結果を示すグラ
フである。このグラフより、反射防止膜１５の塗布膜厚
が薄くなるほどヴィアホール径Ｓ４が大きくなり、反射
防止膜厚のバラツキがそのままホール径に反映され、ホ
ール寸法の制御が困難であることがわかる。

【００５３】［比較例２］特開平１０−２７７９９号公
報には、埋め込み配線構造でＣＭＰ法による層間絶縁膜
の平坦化を補助するために、配線と配線との間にダミー
配線を配置した半導体装置が開示されている。ＣＰＭ法
での平坦化を補助するには、一辺が数１０μｍの面積で
配線密度が均一化されていればよい。したがって、ダミ
ー配線は、半導体回路の配線として用いられる本来の配
線から１μｍ以上離れて、その大きさも一辺が１μｍ角
以上としたものが多い。また、特開２０００−２８６２
６３号公報には、ダミー配線を配置したことによる配線
容量の増大を抑制するために、配線の側端からその配線
幅の２〜４倍の距離だけ離してダミー配線を配置した半
導体装置が開示されている。

【００５４】［比較例１と実施形態の対比］前述した比
較例１では、前述した図１７のグラフに示すように、反
射防止膜１５の配線間隔依存性が大きく、また、配線中
央部と配線端との塗布膜厚格差が大きい。とくに、配線
のパターン密度が大きな箇所でレジストとの選択比が取
れずに、図１８（Ｂ）の工程で反射防止膜１５のエッチ
ングが困難になる。反射防止膜１５の塗布膜厚の違いの
分だけ、図１８（Ａ）の工程でヴィアホールを露光転写
するときにデフォーカスしてしまい、ヴィアホールパタ
ーン寸法を制御できない。また、反射防止膜１５の段差
により、その上のレジスト膜厚が変動し、レジスト中の
定在波効果（干渉効果）が大きくなり、ヴィアホールパ
ターンの寸法が制御できない。図１９のグラフは、この
ことを如実に示している。

【００５５】この反射防止膜厚変動が生じると、次の図
１８（Ｂ）のエッチング工程で、反射防止膜厚の最大値
２７０ｎｍを基準として、その３０％のオーバーエッチ
ング量を考慮すると、３５０ｎｍ相当の反射防止膜のエ
ッチングができるようなエッチング条件の設定が必要と
なる。図１８（Ｂ）の断面で観察すると、位置ずれした
ときのために上層のハードマスク膜１２のエッチングを
行った段階でレジスト１６が、残膜厚で８０ｎｍしか残
っていなかった。また、そのとき、反射防止膜１５が薄
い箇所では、かなりのオーバーエッチングがかかってい
た。レジスト１６を厚膜化したいが、リソグラフィの解
像性、フォーカス深度が足りなくなるので、できない。
これらの影響で、図１８（Ｂ）に示すように、下層のハ
ードマスク膜１２のエッチング段階で反射防止膜１５が
薄い箇所のヴィアホール径が拡がってしまい、隣接する
パターンとの電気的耐圧が確保できなくなる。あるい
は、反射防止膜１５が厚い箇所ではヴィアホール径が小
さくなりすぎて、後で銅を埋め込むことが困難となる。

【００５６】この問題を解決するために、本発明の第１
〜第３実施形態では、本来の配線パターンＣＰに対し、
例えば設計ルールの最小値程度の近距離をおいてダミー
パターンＤＰを配置している。図２０（Ｂ）は、第１実
施形態に係る図６のＡ−Ａ線に沿った断面図において、
反射防止膜１５を塗布した段階の半導体装置上層部分の
断面図である。また、図２０（Ａ）に、これと対応する
比較例１に係る断面図であって、図１３のＢ−Ｂ線に沿
った断面のうち孤立パターン周囲の半導体上層部分を示
す。これらの図から、中央の配線パターンの測定点（配
線側端）の反射防止膜１５の塗布膜厚を比較すると、図
２０（Ａ）の比較例１における塗布膜厚Ｔａに比べ、ダ
ミーパターンを両側に配置した図２０（Ｂ）の第１実施
形態における塗布膜厚Ｔｂが明らかに薄くなっているこ
とが分る。図１７から分かるように、比較例１では、配
線間隔が約１２００ｎｍ以上のときの配線端で反射防止
膜１５が最大になり、その最大膜厚は２７０ｎｍであっ
た。これに対し、例えば第１実施形態を例にとると、配
線間隔が５９５ｎｍ以上のときの配線端で反射防止膜１
５が最大になり、その最大膜厚は２２３ｎｍであった。
この場合、反射防止膜１５の塗布膜厚の最大値が４７ｎ
ｍ減少したことになる。

【００５７】このように、ダミーパターンの近接配置に
よる反射防止膜１５の塗布膜厚の調整によって、配線の
粗密があるパターン全体で塗布膜厚を揃える方向に変化
させることが可能となる。その結果、ヴィアホールの径
が半導体装置を構成するチップ内あるいはウェハ内で均
一にできる。図２１は、第２実施形態におけるダミーパ
ターンの配置方法を用いて形成した半導体装置におい
て、配線間隔Ｓ３とヴィアホール径Ｓ４の関係を示すグ
ラフである。図２２は、第３実施形態におけるダミーパ
ターンの配置方法を用いて形成した半導体装置におい
て、配線間隔Ｓ３とヴィアホール径Ｓ４の関係を示すグ
ラフである。これらのグラフを、図１９と比較すると明
らかなように、反射防止膜１５の均一化がヴィアホール
径Ｓ４を揃えることに有効なことが分る。とくに、第２
実施形態では配線端周囲にダミーパターンを配置し、第
３実施形態ではヴィアホール形成箇所の周囲にダミーパ
ターンを配置し、そのホール形成箇所が配線端であるこ
とから、配線端のヴィアホール径Ｓ４は約５〜７ｎｍ程
度の非常に狭い範囲内に揃えることができた。なお、図
２２の配線中央部のヴィアホール径Ｓ４は変動している
が、これは、たまたまヴィアホールの形成箇所が配線端
付近であるためであり、このヴィアホール形成箇所が配
線中央部の場合はその周囲にダミーパターンを設けるこ
とにより、同様にヴィアホール径を揃えることが可能と
なる。以上のように、ヴィアホール径が均一化されるこ
とによって、銅の埋め込みが容易となり、またヴィアホ
ールの電気的耐圧を向上させることが可能となる。

【００５８】［比較例２と実施形態との対比］比較例２
では、配線の周囲にダミーパターンを設ける点で、本発
明の実施形態と共通する。しかし、比較例２のダミー配
線は、ＣＭＰ法による層間絶縁膜の平坦化を補助するこ
とを目的としていて、本実施形態が反射防止膜の膜厚変
動を抑制することによってヴィアホール径の均一化を図
ることを目的としている点で異なる。

【００５９】この目的が異なると、本来の配線とダミー
配線との最適な距離が異なる。たとえば、特開２０００
−２８６２６３号公報では、配線の側端からその配線幅
の２〜４倍の距離を離してダミー配線を配置している。
これに対し、本発明の実施形態では、好ましくは、配線
パターンＣＰとダミーパターンＤＰとの距離を設計ルー
ルの最小値の２倍未満とする。配線パターンＣＰとダミ
ーパターンＤＰとの距離を最も近づけた場合、設計ルー
ルの最小値の１倍としてもよいし、さらに、ダミーパタ
ーン寸法の均一性を損なわない範囲で、設計ルールの最
小値より近づけてもよい。

【００６０】また、特開２０００−２８６２６３号公報
に記載した本来の配線とダミー配線との距離の規定で
は、配線間隔が小さい場合に、ダミー配線を配置できな
い場合がある。図２３（Ａ）および図２３（Ｂ）は、こ
のダミー配線を配置できない場合を説明するためのパタ
ーン平面図である。図２３（Ａ）に示すように、本来の
配線２０１と２０２の間に、それぞれの配線から配線幅
Ｗの２倍（２Ｗ）の距離をおいてダミー配線２０３を配
置する場合、本来の配線同士の間隔Ｄが、（ダミー配線
の最小値Ｗｄ）＋２×（配線とダミー配線との最小間
隔）＝Ｗｄ＋２Ｗ（Ｗ：最小配線幅）より小さい箇所に
は、ダミー配線２０３を配置できない。ここで、ＣＭＰ
用のダミー配線の幅は、特開２０００−２８６２６３号
公報の請求項７に記載されているように最小配線幅Ｗよ
り大きなものを用いる。この場合、図２３（Ｂ）に示す
ように、配線同士の間隔Ｄが５Ｗより小さい箇所にはダ
ミー配線を配置できない。いま、仮に、このようなＣＭ
Ｐ用のルールを適用してダミー配線を本実施形態で配置
しようとすると、最小配線幅Ｗが２００ｎｍの場合の図
１７において、５Ｗ＝１０００ｎｍより大きな配線間隔
では反射防止膜１５の塗布膜厚が最大値に近くになって
しまい、このダミー配線を配置できない箇所で反射防止
膜が薄くできず、本実施形態と同様な効果が全く得られ
ない。

【００６１】これに対し、本発明の実施形態では、配線
パターンＣＰとダミーパターンＤＰとの間隔が設計ルー
ルの最小値（例えば、最小配線幅Ｗ）の２倍未満、例え
ば設計ルールの最小値の１倍以上、２倍未満あればダミ
ーパターンＤＰを配置できる。したがって、配線同士の
間隔が設計ルールの最小値の３倍程度あれば十分にダミ
ーパターンＤＰの配置が可能である。したがって、本実
施形態に係るダミーパターンの配置規定に従うほうが、
ＣＭＰ用のダミー配線の配置規定に従うより大幅に反射
防止膜厚を均一化できる。また、第２実施形態では反射
防止膜１５が厚くなる配線端周囲にダミーパターンを配
置し、第３実施形態では反射防止膜の均一化の最終目的
であるヴィアホール径の均一化に有効な箇所のみにダミ
ーパターンを配置することによって、ダミーパターンの
面積を極力減らし、配線間容量の低減を図っている。

【００６２】

【発明の効果】本発明の第１の観点に係る半導体装置の
製造方法によれば、レジスト開口部の一合わせ対象であ
る凹部周囲に余分な反射防止膜を落とし込む溝を形成す
ることにより、反射防止膜やレジストの膜厚のばらつき
を抑制できる。同様に、本発明の第２の観点に係る半導
体装置の製造方法によれば、第２の膜に、配線パターン
となる第１開口部と、この第１開口部に対し所定距離を
おいて、余分な反射防止膜材料を落としこむ第２開口部
とが配置されることによって、反射防止膜やレジストの
膜厚のばらつきを第１開口部の密度差がある箇所で抑制
できる。また、これによって、第２の膜をマスクとした
第１の膜のエッチング形状が均一化できる。そのため、
このエッチング箇所に導電材料を埋め込む工程で、この
導電材料を均一に埋め込むことができる。その結果、多
層配線構造における第１の膜に埋め込む導電部分をさら
に小さくし、あるいは導電部分をさらに近づけるなどし
て、高密度に集積した多層配線構造が実現できる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る半導体装置のデュアル
ダマシン構造の基本的な構成例を示す断面図である。

【図２】（Ａ）および（Ｂ）は、図１の半導体装置の製
造において、上層のハードマスク膜のパターニング用の
レジスト形成工程までを示す断面図である。

【図３】（Ａ）〜（Ｃ）は、図２に続く工程において、
ヴィアホール形成用レジストのパターニング工程までを
示す断面図である。

【図４】（Ａ）〜（Ｃ）は、図３に続く工程において、
ヴィアホールを無機層間絶縁膜まで延長したエッチング
工程までを示す断面図である。

【図５】（Ａ）および（Ｂ）は、図４に続く工程におい
て、ヴィアホール底面のキャップ膜をエッチングにより
除去する工程までを示す断面図である。

【図６】本発明の第１実施形態で上層のハードマスク膜
のパターニングに用いた設計パターンの、配線密度が異
なる部分を示す平面図である。

【図７】本発明の第１実施形態で上層のハードマスク膜
のパターニングに用いた設計パターンの、配線密度が比
較的に低い部分を示す平面図である。

【図８】（Ａ）および（Ｂ）は、本発明の第１実施形態
のパターン設計において、幅広のダミーパターンの形成
手順を示す平面図である。

【図９】本発明の第２実施形態で上層のハードマスク膜
のパターニングに用いた設計パターンの、配線密度が異
なる部分を示す平面図である。

【図１０】本発明の第２実施形態で上層のハードマスク
膜のパターニングに用いた設計パターンの、配線密度が
比較的に低い部分を示す平面図である。

【図１１】本発明の第３実施形態で上層のハードマスク
膜のパターニングに用いた設計パターンの、配線密度が
異なる部分を示す平面図である。

【図１２】本発明の第３実施形態で上層のハードマスク
膜のパターニングに用いた設計パターンの、配線密度が
比較的に低い部分を示す平面図である。

【図１３】本発明の実施形態に対する比較例１で上層の
ハードマスク膜のパターニングに用いた設計パターン
の、配線密度が異なる部分を示す平面図である。

【図１４】図１３に示す平面図の一部を拡大した図であ
る。

【図１５】図１３のＢ−Ｂ線に沿った比較例１の半導体
装置の上層部分の断面図である。

【図１６】図１４のＣ−Ｃ線に沿った比較例１の半導体
装置の上層部分の断面図である。

【図１７】比較例１の半導体装置で、配線間隔と反射防
止膜の塗布膜厚との関係を示すグラフである。

【図１８】（Ａ）および（Ｂ）は、比較例１の半導体装
置で、反射防止膜を用いたフォトリスグラフィにおける
レジストパターニング時と、エッチング後の断面図であ
る。

【図１９】比較例１の半導体装置で、配線間隔とヴィア
ホール径との関係を示すグラフである。

【図２０】（Ａ）は、比較例１係る図１３のＢ−Ｂ線に
沿った孤立パターンの箇所で、反射防止膜の塗布膜厚の
測定箇所を示す断面図である。（Ｂ）は、第１実施形態
に係る図６のＡ−Ａ線に沿った箇所で、反射防止膜の塗
布膜厚の測定箇所を示す断面図である。

【図２１】第２実施形態におけるダミーパターンの配置
方法を用いて形成した半導体装置において、溝配線間隔
とヴィアホール径の関係を示すグラフである。

【図２２】第３実施形態におけるダミーパターンの配置
方法を用いて形成した半導体装置において、配線間隔と
ヴィアホール径の関係を示すグラフである。

【図２３】（Ａ）および（Ｂ）は、本発明の実施形態に
対する比較例２において、ダミー配線を配置できない場
合を説明するためのパターン平面図である。

【図２４】（Ａ）〜（Ｃ）は、２層ハードマスクを用い
た従来のデュアルダマシン配線構造の製造過程を示す断
面図である。

【符号の説明】

１…下層の層間絶縁膜、２…下層のハードマスク膜、３
…下層配線層、４…キャップ膜、５…無機層間絶縁膜
（第１の膜）、６…有機層間絶縁膜（第１の膜）、７…
下層のハードマスク膜、８…キャップ膜、９…金属埋め
込み配線層、１０…ダミー金属埋め込み配線層、１１…
バリアメタル膜、１２…上層のハードマスク膜（第２の
膜）、１２ａ…第１開口部（段差凹部）、１２ｂ…第２
開口部（反射防止膜材料を落とし込む溝）、１３…反射
防止膜、１４…（ポジ型化学増幅）レジスト、１４ａ，
１４ｂ…レジストの開口部、１５…反射防止膜、１６…
レジスト、ＣＰ，ＣＰ１，ＣＰ２…配線パターン、ＤＰ
…ダミーパターン、ＶＨ…ヴィアホール

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/04 Ｆターム(参考） 5F033 HH11 JJ11 KK11 MM02 MM12 MM13 NN06 NN07 PP27 QQ04 QQ09 QQ10 QQ12 QQ25 QQ28 QQ37 QQ48 QQ91 RR04 RR06 RR21 RR22 RR23 RR24 RR25 SS11 SS22 UU03 VV01 WW01 XX03 XX15 5F038 CA18 CD18 CD20 EZ11 EZ20 5F046 PA01 5F064 DD26 EE32 EE42 GG03 GG10

Claims

【特許請求の範囲】

【請求項１】基板の主面上に積層され表面に段差を有し
た膜上に、反射防止膜を塗布し、塗布した反射防止膜上
に、前記段差に周囲を囲まれてできた凹部に合わせて開
口部が位置するレジストパターンを形成する工程を含む
半導体装置の製造方法であって、前記反射防止膜の塗布時に、前記レジストパターンの開
口部を位置合わせする凹部周囲の段差上部の上から余分
な反射防止膜材料を落とし込むための溝を、当該凹部か
ら所定距離だけ離して予め形成する工程を含む半導体装
置の製造方法。
【請求項２】前記所定距離が、設計ルールの最小間隔の
１倍以上、２倍未満である請求項１記載の半導体装置の
製造方法。
【請求項３】前記凹部周囲の前記反射防止膜の塗布膜厚
が所定値以上の段差上部の周囲に前記反射防止膜材料を
落とし込む溝を形成し、当該反射防止膜の塗布膜厚が所
定値より薄い段差上部の周囲には前記反射防止膜材料を
落とし込む溝を形成しない請求項１記載の半導体装置の
製造方法。
【請求項４】半導体基板上に多層配線構造を形成する半
導体装置の製造方法であって、前記多層配線構造の形成途中で最表面に位置する第１の
膜上に、疎密度が異なるパターンの第２の膜を形成する
工程と、第２の膜上を含む全面に反射防止膜とレジストを順次塗
布し、当該レジストをパターニングして開口部を形成す
る工程と、前記レジストの開口部を介して反射防止膜と第１の膜を
エッチングする工程と、第１の膜のエッチング箇所に導電材料を埋め込む工程と
を有し、前記第２の膜にパターンを形成する工程では、前記第１
の膜に形成する所望のエッチングパターンに対応し疎密
度が異なる第１開口部のほかに、当該第１開口部のそれ
ぞれから所定距離をおいて配置され、前記反射防止膜の
塗布時に第１開口部の周囲から余分な反射防止膜材料を
落とし込む第２開口部を予め形成する半導体装置の製造
方法。
【請求項５】前記所定距離が、設計ルールの最小間隔の
１倍以上、２倍未満である請求項４記載の半導体装置の
製造方法。
【請求項６】前記第２の膜にパターンを形成する形成工
程では、前記第１開口部の長辺に対して、それぞれ前記所定距離
だけ離れた位置に、第１開口部より長さが短い複数の前
記第２開口部が離散的に配置されるパターンに第２の膜
材料をエッチングする請求項４記載の半導体装置の製造
方法。
【請求項７】前記第２の膜にパターンを形成する工程で
は、前記第１開口部より長さが短い第２開口部が、前記
第１開口部の長手方向の両端部周辺に配置されるパター
ンに第２の膜材料をエッチングする請求項６記載の半導
体装置の製造方法。
【請求項８】前記第２の膜にパターンを形成する工程で
は、前記レジストの開口部が形成される位置周囲に、前
記第１開口部より長さが短い第２開口部が予め配置され
るように第２の膜材料をエッチングする請求項６記載の
半導体装置の製造方法。
【請求項９】前記第１の膜は層間絶縁膜であり、前記第２の膜は当該層間絶縁膜よりエッチング速度が低
い、層間絶縁膜のエッチング時のマスク層である請求項
４記載の半導体装置の製造方法。
【請求項１０】前記第１の膜は有機系の層間絶縁膜であ
り、前記第２の膜は、前記レジストと反射防止膜のパターン
ニング時に未だパターンが形成されていない下層の無機
マスク層と、前記第１の開口部および第２の開口部が形
成された上層の無機マスク層とからなり、前記第１の膜をエッチングする工程では、レジストの開
口部を通して反射防止膜部分と下層の無機マスク層を含
む第２の膜部分を除去してから、その下の第１の膜をエ
ッチングする請求項９記載の半導体装置の製造方法。
【請求項１１】前記第１の膜は、前記第１の膜のエッチ
ングによりヴィアホールが形成される下層の層間絶縁膜
と、ヴィアホールに連通した配線溝が形成される上層の
層間絶縁膜とから構成され、前記第１の膜のエッチングによりヴィアホールが形成さ
れた上層の層間絶縁膜に、第２の膜の第１開口部を介し
て行うエッチングにより配線溝を形成する工程をさらに
含む請求項９記載の半導体装置の製造方法。