JP2010016268A - 半導体装置の製造方法および半導体装置 - Google Patents
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Abstract
【課題】製造効率を高めることができる半導体装置の製造方法等を提供する。
【解決手段】半導体装置１の製造方法は、絶縁層１２のダイシング領域に溝部１２０を形成し、内部回路形成領域にビアホール１２６を形成する工程、絶縁層１２上に第一のレジスト膜１３を設ける工程、第一のレジスト膜１３を覆う第二のレジスト膜１４を設ける工程、第二のレジスト膜１４の内部回路形成領域を覆う領域に配線用開口１４１を形成し第二のレジスト膜１４のダイシング領域を覆う領域に位置合わせ用開口１４２を形成する工程、溝部１２０と位置合わせ用開口１４２との位置関係を検出し第二のレジスト膜１４の配線用開口１４１が絶縁層１２のビアホール１２６に対し所定の位置にあるかどうか検出する工程を含む。第二のレジスト膜１４を選択的に除去する工程では、位置合わせ用開口１４２の領域が絶縁層１２中の溝部１２０を覆うように位置合わせ用開口１４２を形成する。
【選択図】図２
Description
本発明は、半導体装置の製造方法および半導体装置に関する。
近年、半導体集積回路の高集積化に伴い、多層配線構造を有する半導体装置が開発されている。このような多層配線構造を有する半導体装置の場合では、異なる配線層に形成された配線同士を接続するために、ビアを形成している。
近年、このような半導体装置を製造する際には、配線と、ビアとを同時に作りこむ、いわゆるデュアルダマシン法が広く使用されている。
具体的には、図６（Ａ）に示すように、下層の絶縁層８０１中に配線８０２を形成した後、層間絶縁膜８０３を形成し、この層間絶縁膜８０３中にビアホール８０３Ａを形成する。その後、図６（Ｂ）に示すように、層間絶縁膜８０３上に第一のレジスト膜８０４を形成し、図６（Ｃ）に示すように、第一のレジスト膜８０４上に、上層の配線溝に応じた開口８０５Ａが形成された第二のレジスト膜８０５を設ける。
開口８０５Ａに応じて、第一のレジスト膜８０４および層間絶縁膜８０３をエッチングし、配線溝８０３Ｄを形成する。この配線溝８０３Ｄは、ビアホール８０３Ａにつながるものである。
第一のレジスト膜８０４および第二のレジスト膜８０５は、配線溝８０３Ｄを形成する過程において、エッチングにより除去される。
その後、層間絶縁膜８０３のビアホール８０３Ａの底部を除去する。その後、図６（Ｄ）に示すように、ビアホール８０３Ａおよび配線溝８０３Ｄを導体で埋め込むことで、上層配線８０６と、ビア８０７とを同時に作りこむ。
近年、このような半導体装置を製造する際には、配線と、ビアとを同時に作りこむ、いわゆるデュアルダマシン法が広く使用されている。
具体的には、図６（Ａ）に示すように、下層の絶縁層８０１中に配線８０２を形成した後、層間絶縁膜８０３を形成し、この層間絶縁膜８０３中にビアホール８０３Ａを形成する。その後、図６（Ｂ）に示すように、層間絶縁膜８０３上に第一のレジスト膜８０４を形成し、図６（Ｃ）に示すように、第一のレジスト膜８０４上に、上層の配線溝に応じた開口８０５Ａが形成された第二のレジスト膜８０５を設ける。
開口８０５Ａに応じて、第一のレジスト膜８０４および層間絶縁膜８０３をエッチングし、配線溝８０３Ｄを形成する。この配線溝８０３Ｄは、ビアホール８０３Ａにつながるものである。
第一のレジスト膜８０４および第二のレジスト膜８０５は、配線溝８０３Ｄを形成する過程において、エッチングにより除去される。
その後、層間絶縁膜８０３のビアホール８０３Ａの底部を除去する。その後、図６（Ｄ）に示すように、ビアホール８０３Ａおよび配線溝８０３Ｄを導体で埋め込むことで、上層配線８０６と、ビア８０７とを同時に作りこむ。
このような製造方法では、ビア８０７と、上層配線８０６とのずれ、すなわち、上層の配線溝８０３Ｄとビアホール８０３Ａとの位置ずれが問題となる。
そこで、図７に示すように、層間絶縁膜８０３中に、ビアホール８０３Ａとは別に、位置合わせ用の溝８０３Ｂを形成するとともに、配線溝８０３Ｄを形成するための第二のレジスト膜８０５に位置合わせ用の開口８０５Ｂを形成しておく。
層間絶縁膜８０３中の位置合わせ用の溝８０３Ｂと、ビアホール８０３Ａのとの位置関係、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂと、配線溝のパターンに応じた開口８０５Ａとの位置関係は予め把握されている。
そのため、層間絶縁膜８０３中の位置合わせ用の溝８０３Ｂと、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂとの位置関係を把握することで、ビアホール８０３Ａと配線溝８０３Ｄのパターンに応じた開口８０５Ａとが所定の位置にあるかどうかを検出することができる。
これにより、ビア８０７と、上層配線８０６とのずれを防止することができる。
そこで、図７に示すように、層間絶縁膜８０３中に、ビアホール８０３Ａとは別に、位置合わせ用の溝８０３Ｂを形成するとともに、配線溝８０３Ｄを形成するための第二のレジスト膜８０５に位置合わせ用の開口８０５Ｂを形成しておく。
層間絶縁膜８０３中の位置合わせ用の溝８０３Ｂと、ビアホール８０３Ａのとの位置関係、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂと、配線溝のパターンに応じた開口８０５Ａとの位置関係は予め把握されている。
そのため、層間絶縁膜８０３中の位置合わせ用の溝８０３Ｂと、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂとの位置関係を把握することで、ビアホール８０３Ａと配線溝８０３Ｄのパターンに応じた開口８０５Ａとが所定の位置にあるかどうかを検出することができる。
これにより、ビア８０７と、上層配線８０６とのずれを防止することができる。
しかしながら、特許文献１では、以下のような課題がある。
図７（Ｂ）に示すように、従来の製造方法では、第二のレジスト膜８０５および第一のレジスト膜８０４が除去された後、位置合わせ用の溝８０３Ｂ中に第一のレジスト膜８０４が残留してしまうことがある。
このように、残留した第一のレジスト膜８０４は、パーティクル発生の原因となり、半導体装置の製造効率を低下させる要因となる。
なお、図７（Ｂ）中の符号８０３Ｃは、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂに応じて形成される開口である。
図７（Ｂ）に示すように、従来の製造方法では、第二のレジスト膜８０５および第一のレジスト膜８０４が除去された後、位置合わせ用の溝８０３Ｂ中に第一のレジスト膜８０４が残留してしまうことがある。
このように、残留した第一のレジスト膜８０４は、パーティクル発生の原因となり、半導体装置の製造効率を低下させる要因となる。
なお、図７（Ｂ）中の符号８０３Ｃは、第二のレジスト膜８０５の位置合わせ用の開口８０５Ｂに応じて形成される開口である。
本発明によれば、半導体基板上に絶縁層を設ける工程と、前記絶縁層のダイシング領域に溝部を形成するとともに、前記絶縁層の内部回路形成領域にビアホールを形成する工程と、前記絶縁層上に第一のレジスト膜を設ける工程と、前記第一のレジスト膜を覆う第二のレジスト膜を設ける工程と、前記第二のレジスト膜を選択的に除去し、前記第二のレジスト膜の内部回路形成領域を覆う領域に配線溝に応じた配線用開口を形成するとともに、前記第二のレジスト膜の前記ダイシング領域を覆う領域に位置合わせ用開口を形成する工程と、前記絶縁層に形成された前記溝部と、前記第二のレジスト膜の前記位置合わせ用開口との位置関係を検出し、前記第二のレジスト膜の前記配線用開口が、前記絶縁層の前記ビアホールに対し、所定の位置にあるかどうかを検出する工程と、前記第二のレジスト膜の前記配線用開口が前記所定の位置にあると検出された場合に、前記第二のレジスト膜の前記配線用開口および前記位置合わせ用開口に応じて、前記第一のレジスト膜および前記絶縁層を選択的に除去し、前記絶縁層に前記第二のレジスト膜の前記配線用開口に応じた配線溝、および前記第二のレジスト膜の前記位置合わせ用開口に応じた開口を形成する工程とを含み、前記第二のレジスト膜を選択的に除去する前記工程では、前記半導体基板の基板面側から平面視した際に、前記位置合わせ用開口の領域が、前記溝部を覆うように形成する半導体装置の製造方法が提供される。
本発明では、第二のレジスト膜に形成する位置合わせ用開口の領域が絶縁層に形成された溝部を覆っている。これにより、溝部上部において第一のレジスト膜が選択的に除去され、さらに絶縁層には、溝部に連通する開口が形成されるため、この開口を形成する工程において溝部内に充填されていた第一のレジストが溝部内から除去されやすくなる。
これにより、パーティクル発生を防止することができ、半導体装置の製造効率を高めることができる。
さらに、本発明によれは、上述した製造方法により製造された半導体装置を提供することができる。具体的には、半導体基板と、この半導体基板上に設けられた絶縁層とを有し、前記絶縁層の内部回路形成領域には、ビアホールと、このビアホール上に形成され、前記ビアホールに連通する配線溝とが設けられ、前記ビアホールおよび配線溝には、前記ビアホールおよび配線溝を一体的に埋め込むように導電体が設けられ、前記絶縁層のダイシング領域には、溝部と、この溝部に連通し、前記半導体基板の基板面側から平面視した際に、前記溝部を覆うように形成された開口とが形成され、前記溝部および前記開口には、前記溝部および前記開口を一体的に埋め込むように導電体が設けられている半導体装置が提供される。
このような半導体装置は、製造安定性に優れたものとなる。
これにより、パーティクル発生を防止することができ、半導体装置の製造効率を高めることができる。
さらに、本発明によれは、上述した製造方法により製造された半導体装置を提供することができる。具体的には、半導体基板と、この半導体基板上に設けられた絶縁層とを有し、前記絶縁層の内部回路形成領域には、ビアホールと、このビアホール上に形成され、前記ビアホールに連通する配線溝とが設けられ、前記ビアホールおよび配線溝には、前記ビアホールおよび配線溝を一体的に埋め込むように導電体が設けられ、前記絶縁層のダイシング領域には、溝部と、この溝部に連通し、前記半導体基板の基板面側から平面視した際に、前記溝部を覆うように形成された開口とが形成され、前記溝部および前記開口には、前記溝部および前記開口を一体的に埋め込むように導電体が設けられている半導体装置が提供される。
このような半導体装置は、製造安定性に優れたものとなる。
本発明によれば、半導体装置の製造効率を高めることができる半導体装置の製造方法および半導体装置が提供される。
以下、図１〜図５を参照し、本発明の実施形態を図面に基づいて説明する。
はじめに、本実施形態の半導体装置１の製造方法の概略について説明する。
図１から図３には、本実施形態の半導体装置１の製造工程が示されている。
本実施形態の半導体装置１の製造方法は、半導体基板（図示略）上に絶縁層１２を設ける工程と、
絶縁層１２のダイシング領域に溝部１２０を形成するとともに、絶縁層１２の内部回路形成領域にビアホール１２６を形成する工程と、
絶縁層１２上に第一のレジスト膜１３を設ける工程と、
第一のレジスト膜１３を覆う第二のレジスト膜１４を設ける工程と、
第二のレジスト膜１４を選択的に除去し、第二のレジスト膜１４の内部回路形成領域を覆う領域に配線溝に応じた配線用開口１４１を形成するとともに、第二のレジスト膜１４のダイシング領域を覆う領域に位置合わせ用開口１４２を形成する工程と、
絶縁層１２に形成された溝部１２０と、第二のレジスト膜１４の位置合わせ用開口１４２との位置関係を検出し、第二のレジスト膜１４の配線用開口１４１が、絶縁層１２のビアホール１２６に対し、所定の位置にあるかどうかを検出する工程と、
第二のレジスト膜１４の前記配線用開口１４１が前記所定の位置にあると検出された場合に、第二のレジスト膜１４の配線用開口１４１および前記位置合わせ用開口１４２に応じて、第一のレジスト膜１３および絶縁層１２を選択的に除去する工程とを含む。
第二のレジスト膜１４を選択的に除去する前記工程では、半導体基板の基板面側から平面視した際に、前記位置合わせ用開口１４２を、絶縁層１２中の溝部１２０を覆うように形成する。
はじめに、本実施形態の半導体装置１の製造方法の概略について説明する。
図１から図３には、本実施形態の半導体装置１の製造工程が示されている。
本実施形態の半導体装置１の製造方法は、半導体基板（図示略）上に絶縁層１２を設ける工程と、
絶縁層１２のダイシング領域に溝部１２０を形成するとともに、絶縁層１２の内部回路形成領域にビアホール１２６を形成する工程と、
絶縁層１２上に第一のレジスト膜１３を設ける工程と、
第一のレジスト膜１３を覆う第二のレジスト膜１４を設ける工程と、
第二のレジスト膜１４を選択的に除去し、第二のレジスト膜１４の内部回路形成領域を覆う領域に配線溝に応じた配線用開口１４１を形成するとともに、第二のレジスト膜１４のダイシング領域を覆う領域に位置合わせ用開口１４２を形成する工程と、
絶縁層１２に形成された溝部１２０と、第二のレジスト膜１４の位置合わせ用開口１４２との位置関係を検出し、第二のレジスト膜１４の配線用開口１４１が、絶縁層１２のビアホール１２６に対し、所定の位置にあるかどうかを検出する工程と、
第二のレジスト膜１４の前記配線用開口１４１が前記所定の位置にあると検出された場合に、第二のレジスト膜１４の配線用開口１４１および前記位置合わせ用開口１４２に応じて、第一のレジスト膜１３および絶縁層１２を選択的に除去する工程とを含む。
第二のレジスト膜１４を選択的に除去する前記工程では、半導体基板の基板面側から平面視した際に、前記位置合わせ用開口１４２を、絶縁層１２中の溝部１２０を覆うように形成する。
次に、本実施形態の半導体装置１の製造工程について詳細に説明する。
なお、各工程断面図において、図面右側が内部回路形成領域、図面左側がダイシング領域を示している。
はじめに、図１（Ａ）に示すように、半導体基板（図示略）上に、絶縁層１５を形成し、この絶縁層１５中に下層配線Ｍ１を形成する。下層配線Ｍ１の幅は、たとえば、１μｍ程度である。
次に、下層配線Ｍ１が形成された絶縁層１５上に絶縁層１２を設ける。
この絶縁層１２は、絶縁層１５側から、エッチングストッパ膜１２１、第一の低誘電率膜１２２、ＳｉＯ２膜１２３、第二の低誘電率膜１２４、ＳｉＯ２膜１２５の順に積層されたものである。
エッチングストッパ膜１２１は、たとえば、ＳｉＣＮ膜であり、第一の低誘電率膜１２２、第二の低誘電率膜１２４は、たとえば、Ｌｏｗ−Ｋ膜である。
なお、各工程断面図において、図面右側が内部回路形成領域、図面左側がダイシング領域を示している。
はじめに、図１（Ａ）に示すように、半導体基板（図示略）上に、絶縁層１５を形成し、この絶縁層１５中に下層配線Ｍ１を形成する。下層配線Ｍ１の幅は、たとえば、１μｍ程度である。
次に、下層配線Ｍ１が形成された絶縁層１５上に絶縁層１２を設ける。
この絶縁層１２は、絶縁層１５側から、エッチングストッパ膜１２１、第一の低誘電率膜１２２、ＳｉＯ２膜１２３、第二の低誘電率膜１２４、ＳｉＯ２膜１２５の順に積層されたものである。
エッチングストッパ膜１２１は、たとえば、ＳｉＣＮ膜であり、第一の低誘電率膜１２２、第二の低誘電率膜１２４は、たとえば、Ｌｏｗ−Ｋ膜である。
次に、図１（Ｂ）に示すように、絶縁層１２上に、レジスト膜１６を形成する。このレジスト膜１６は、絶縁層１２側から、有機膜１６１，低温ＳｉＯ２膜１６２，反射防止膜１６３が積層されたものである。有機膜１６１は、たとえば、i線露光等で使用され、ドライエッチング耐性に富むレジスト膜である。
その後、レジスト膜１６上に、レジスト膜１７を塗布する。
このレジスト膜１７は、感光性の有機膜である。
このレジスト膜１７の所定の領域に光を照射し、現像露光することで、レジスト膜１７を選択的に除去する。これにより、レジスト膜１７にビアホール１２６用の開口１７１および、溝部１２０用の開口１７２が形成されることとなる。
レジスト膜１７をマスクとして、まず、レジスト膜１６をエッチングする。これにより、レジスト膜１６にビアホール１２６用の開口、溝部１２０用の開口が形成されることとなる。次に、レジスト膜１６をマスクとして、絶縁層１２をエッチングする。
これにより、絶縁層１２に、ビアホール１２６，溝部１２０が形成されることとなる（図２（Ａ））。
なお、レジスト膜１６，１７は、ビアホール１２６，溝部１２０を形成する過程において、ビアホール１２６，溝部１２０のエッチングを行う際に徐々に除去される。
その後、レジスト膜１６上に、レジスト膜１７を塗布する。
このレジスト膜１７は、感光性の有機膜である。
このレジスト膜１７の所定の領域に光を照射し、現像露光することで、レジスト膜１７を選択的に除去する。これにより、レジスト膜１７にビアホール１２６用の開口１７１および、溝部１２０用の開口１７２が形成されることとなる。
レジスト膜１７をマスクとして、まず、レジスト膜１６をエッチングする。これにより、レジスト膜１６にビアホール１２６用の開口、溝部１２０用の開口が形成されることとなる。次に、レジスト膜１６をマスクとして、絶縁層１２をエッチングする。
これにより、絶縁層１２に、ビアホール１２６，溝部１２０が形成されることとなる（図２（Ａ））。
なお、レジスト膜１６，１７は、ビアホール１２６，溝部１２０を形成する過程において、ビアホール１２６，溝部１２０のエッチングを行う際に徐々に除去される。
ここで、絶縁層１２に形成されたビアホール１２６の直径Ｄ１は、たとえば、０．１μｍである。溝部１２０は、スリット状に形成され、溝部１２０の短辺方向の幅Ｄ２（後述する光の走査方向の幅）は、たとえば、０．２μｍ以上、５μｍ以下である。溝部１２０の短辺方向の幅寸法Ｄ２は、ビアホール１２６の直径Ｄ１よりも太くなっている。
また、溝部１２０は、複数本形成され、図４に示すように、たとえば、４本形成される。４本の溝部１２０のうち、一対の溝部１２０は対向配置され、他の一対の溝部１２０も対向配置されている。すなわち、各溝部１２０は、四角の辺を構成するように、配置される。
また、溝部１２０は、複数本形成され、図４に示すように、たとえば、４本形成される。４本の溝部１２０のうち、一対の溝部１２０は対向配置され、他の一対の溝部１２０も対向配置されている。すなわち、各溝部１２０は、四角の辺を構成するように、配置される。
次に、図２（Ｂ）に示すように、絶縁層１２上にレジスト膜１３（第一のレジスト膜）を形成する。
このレジスト膜１３は、絶縁層１２側から、有機膜１３１，低温ＳｉＯ２膜１３２（耐アッシング膜）が積層されたものである。レジスト膜１３のうち、有機膜１３１は、ビアホール１２６および溝部１２０を埋め込むように設けられる。
有機膜１３１としては、たとえば、有機膜１６１と同様のものを使用することができる。
このレジスト膜１３は、絶縁層１２側から、有機膜１３１，低温ＳｉＯ２膜１３２（耐アッシング膜）が積層されたものである。レジスト膜１３のうち、有機膜１３１は、ビアホール１２６および溝部１２０を埋め込むように設けられる。
有機膜１３１としては、たとえば、有機膜１６１と同様のものを使用することができる。
次に、レジスト膜１３上に、レジスト膜１４（第二のレジスト膜）を形成する。このレジスト膜１４は、反射防止膜１４Ａと、この反射防止膜１４Ａ上に積層された感光性の有機膜１４Ｂとを有する。
このレジスト膜１４の所定の領域に光を照射し、現像露光することで、レジスト膜１４を選択的に除去する。これにより、レジスト膜１４に配線用開口１４１および位置合わせ用開口１４２が形成されることとなる。ここでは、有機膜１４Ｂに配線用開口１４１および位置合わせ用開口１４２が形成される。配線用開口１４１の幅寸法Ｄ３は、たとえば、１μｍ程度である。
このレジスト膜１４の所定の領域に光を照射し、現像露光することで、レジスト膜１４を選択的に除去する。これにより、レジスト膜１４に配線用開口１４１および位置合わせ用開口１４２が形成されることとなる。ここでは、有機膜１４Ｂに配線用開口１４１および位置合わせ用開口１４２が形成される。配線用開口１４１の幅寸法Ｄ３は、たとえば、１μｍ程度である。
位置合わせ用開口１４２は、図４に示すように、半導体基板の基板面側からの平面視において、矩形枠状に形成される。
位置合わせ用開口１４２の領域を形成する矩形枠の各辺は、絶縁層１２に形成された各溝部１２０をそれぞれ被覆しており、半導体基板の基板面側から平面視した際に、溝部１２０全面を完全に覆っている。
位置合わせ用開口１４２の領域を形成する矩形枠の各辺は、絶縁層１２に形成された各溝部１２０をそれぞれ被覆しており、半導体基板の基板面側から平面視した際に、溝部１２０全面を完全に覆っている。
また、半導体基板の基板面側から平面視した際に、位置合わせ用開口１４２の側壁は、溝部１２０の側壁から離間している。
具体的には、位置合わせ用開口１４２の各辺の短辺方向の側壁と、この側壁に隣接し、位置合わせ用開口１４２の各辺に覆われる溝部１２０の短辺方向の側壁との距離Ｌは、３μｍ以上であることが好ましい。
さらに、図２（Ｂ）に示すように、位置合わせ用開口１４２の各辺の短辺方向の幅寸法（光の走査方向に沿うとともに、溝部１２０を覆う領域の幅寸法）Ｄ４は、溝部１２０の短辺方向の幅寸法Ｄ２の７倍以上、１００倍以下であることが好ましく、たとえば、位置合わせ用開口１４２の各辺の短辺方向の幅寸法Ｄ４は、７μｍ以上、２０μｍ以下である。
具体的には、位置合わせ用開口１４２の各辺の短辺方向の側壁と、この側壁に隣接し、位置合わせ用開口１４２の各辺に覆われる溝部１２０の短辺方向の側壁との距離Ｌは、３μｍ以上であることが好ましい。
さらに、図２（Ｂ）に示すように、位置合わせ用開口１４２の各辺の短辺方向の幅寸法（光の走査方向に沿うとともに、溝部１２０を覆う領域の幅寸法）Ｄ４は、溝部１２０の短辺方向の幅寸法Ｄ２の７倍以上、１００倍以下であることが好ましく、たとえば、位置合わせ用開口１４２の各辺の短辺方向の幅寸法Ｄ４は、７μｍ以上、２０μｍ以下である。
その後、絶縁層１２に形成された前記溝部１２０と、レジスト膜１４の前記位置合わせ用開口１４２との位置関係を検出し、レジスト膜１４の配線用開口１４１が、前記絶縁層１２のビアホール１２６に対し、所定の位置にあるかどうか検出する。
絶縁層１２の溝部１２０の位置と、ビアホール１２６の位置とは予め把握されている。同様にレジスト膜１４の配線用開口１４１の位置と、位置合わせ用開口１４２の位置とはあらかじめ把握されている。
従って、溝部１２０と、位置合わせ用開口１４２との位置関係を検出し、溝部１２０と位置合わせ用開口１４２の位置関係が所定の位置関係にあるかどうかを把握することで、レジスト膜１４の配線用開口１４１が、絶縁層１２のビアホール１２６に対し、所定の位置にあるかどうかが把握できる。
絶縁層１２の溝部１２０の位置と、ビアホール１２６の位置とは予め把握されている。同様にレジスト膜１４の配線用開口１４１の位置と、位置合わせ用開口１４２の位置とはあらかじめ把握されている。
従って、溝部１２０と、位置合わせ用開口１４２との位置関係を検出し、溝部１２０と位置合わせ用開口１４２の位置関係が所定の位置関係にあるかどうかを把握することで、レジスト膜１４の配線用開口１４１が、絶縁層１２のビアホール１２６に対し、所定の位置にあるかどうかが把握できる。
ここで、溝部１２０と、位置合わせ用開口１４２との位置関係を検出する方法について説明する。
半導体基板の基板面側から、レジスト膜１４等が積層された半導体基板に対し、可視光領域付近の光、たとえば、４００ｎｍ以上、７００ｎｍ以下の光を照射する。
光を半導体基板表面に沿うとともに、溝部１２０の長手方向および、位置合わせ用開口１４２の各辺の長手方向に直交するように、光を走査させる。そして、溝部１２０と、位置合わせ用開口１４２とにより、反射あるいは、回折した光を検出する。図４に示すように、溝部１２０からの光の信号のピーク位置Ｐ１と、位置合わせ用開口１４２を構成する側壁からの光の信号のピーク位置Ｐ２とを検出し、ピーク位置Ｐ１，Ｐ２間の距離を取得する。ここでは、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側に位置する側壁１４２Ａからの光の信号のピーク位置を検出している。
ピーク位置Ｐ１，Ｐ２間の距離に基づいて、位置合わせ用開口１４２と、溝部１２０とが所定の位置関係にあるかどうか把握する。
半導体基板の基板面側から、レジスト膜１４等が積層された半導体基板に対し、可視光領域付近の光、たとえば、４００ｎｍ以上、７００ｎｍ以下の光を照射する。
光を半導体基板表面に沿うとともに、溝部１２０の長手方向および、位置合わせ用開口１４２の各辺の長手方向に直交するように、光を走査させる。そして、溝部１２０と、位置合わせ用開口１４２とにより、反射あるいは、回折した光を検出する。図４に示すように、溝部１２０からの光の信号のピーク位置Ｐ１と、位置合わせ用開口１４２を構成する側壁からの光の信号のピーク位置Ｐ２とを検出し、ピーク位置Ｐ１，Ｐ２間の距離を取得する。ここでは、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側に位置する側壁１４２Ａからの光の信号のピーク位置を検出している。
ピーク位置Ｐ１，Ｐ２間の距離に基づいて、位置合わせ用開口１４２と、溝部１２０とが所定の位置関係にあるかどうか把握する。
たとえば、図５に示すように、溝部１２０からの光の信号のピーク位置Ｐ１と、位置合わせ用開口１４２の側壁部分からの光の信号のピーク位置Ｐ２との間隔が所定の間隔でない場合には、ピーク位置Ｐ１，Ｐ２間のずれから、位置合わせ用開口１４２と、溝部１２０とのずれを検出する。
その後、レジスト膜１４を剥離し、再度、レジスト膜１４を形成する。
次に、検出したずれ量に基づいて、露光装置のマスクと、レジスト膜１４の位置とを調整し、レジスト膜１４を再度露光、現像する。これにより、前記ずれ量に基づいた位置に、配線用開口１４１と、位置合わせ用開口１４２とが形成されることとなる。
その後、再度、溝部１２０と、位置合わせ用開口１４２との位置関係を検出し、溝部１２０と位置合わせ用開口１４２の位置関係が所定の位置関係になるまで、上述した工程を繰り返す。
次に、検出したずれ量に基づいて、露光装置のマスクと、レジスト膜１４の位置とを調整し、レジスト膜１４を再度露光、現像する。これにより、前記ずれ量に基づいた位置に、配線用開口１４１と、位置合わせ用開口１４２とが形成されることとなる。
その後、再度、溝部１２０と、位置合わせ用開口１４２との位置関係を検出し、溝部１２０と位置合わせ用開口１４２の位置関係が所定の位置関係になるまで、上述した工程を繰り返す。
溝部１２０と、位置合わせ用開口１４２とが所定の位置関係になった場合には、レジスト膜１４をマスクとして、レジスト膜１３をエッチングする。レジスト膜１３には、位置合わせ用開口１４２に応じた開口と、配線用開口１４１に応じたパターンが形成される。その後、レジスト膜１３をマスクとして、絶縁層１２をエッチングする。これにより、図３（Ａ）に示すように、絶縁層１２の内部回路領域には、ビアホール１２６に連通した配線溝１２７が形成されることとなる。
一方、絶縁層１２のダイシング領域には、溝部１２０上に、この溝部１２０に連通した開口１２８が形成されることとなる。
この開口１２８の領域は、溝部１２０を完全に覆っており、開口１２８は、位置合わせ用開口１４２に応じた形状となる。すなわち、開口１２８の溝部１２０を覆う領域の幅寸法は、溝部１２０の幅寸法よりも大きく、開口１２８は、平面矩形枠形状となっている。
一方、絶縁層１２のダイシング領域には、溝部１２０上に、この溝部１２０に連通した開口１２８が形成されることとなる。
この開口１２８の領域は、溝部１２０を完全に覆っており、開口１２８は、位置合わせ用開口１４２に応じた形状となる。すなわち、開口１２８の溝部１２０を覆う領域の幅寸法は、溝部１２０の幅寸法よりも大きく、開口１２８は、平面矩形枠形状となっている。
なお、レジスト膜１３をエッチングする過程において、レジスト膜１４は除去されることとなる。また、絶縁層１２をエッチングする過程においてレジスト膜１３は除去されることとなる。
このとき、開口１２８が溝部１２０上に設けられているため、溝部１２０内に充填されていた有機膜１３１は、開口１２８、配線溝１２７を形成する過程において溝部１２０内から除去されることとなる。
このとき、開口１２８が溝部１２０上に設けられているため、溝部１２０内に充填されていた有機膜１３１は、開口１２８、配線溝１２７を形成する過程において溝部１２０内から除去されることとなる。
また、絶縁層１２のエッチングが終了した段階においては、溝部１２０、ビアホール１２６の底部にエッチングストッパ膜１２１が残る。このエッチングストッパ膜１２１は、ドライエッチングによるエッチバックにより除去される。
その後、図３（Ｂ）に示すようにビアホール１２６，配線溝１２７，溝部１２０，開口１２８内に金属等の導電体を埋設する。ここでは、デュアルダマシン法により形成される。
これにより、上層配線Ｍ２、ビアＶ、さらには、第一の導電体Ｍ３，第二の導電体Ｍ４が形成されることとなる。
このようにして得られる半導体装置１は、ダイシング領域に、第一の導電体Ｍ３と、この第一の導電体Ｍ３を被覆するように設けられた第二の導電体Ｍ４とを有するものとなる。
すなわち、半導体装置１は、半導体基板と、この半導体基板上に設けられた絶縁層１２とを有し、絶縁層１２の内部回路形成領域には、ビアホール１２６と、このビアホール１２６上に形成され、ビアホール１２６に連通する配線溝１２７とが設けられ、ビアホール１２６および配線溝１２７には、ビアホール１２６および配線溝１２７を一体的に埋め込むように導電体Ｖ，Ｍ２が設けられ、絶縁層１２のダイシング領域には、溝部１２０と、この溝部１２０に連通し、前記半導体基板の基板面側から平面視した際に、溝部１２０を覆うように形成された開口１２８とが形成され、溝部１２０および開口１２８には、前記溝部１２０および前記開口１２８を一体的に埋め込むように導電体Ｍ３，Ｍ４が設けられている半導体装置となる。
このような半導体装置１は製造安定性に優れたものとなる。
その後、図３（Ｂ）に示すようにビアホール１２６，配線溝１２７，溝部１２０，開口１２８内に金属等の導電体を埋設する。ここでは、デュアルダマシン法により形成される。
これにより、上層配線Ｍ２、ビアＶ、さらには、第一の導電体Ｍ３，第二の導電体Ｍ４が形成されることとなる。
このようにして得られる半導体装置１は、ダイシング領域に、第一の導電体Ｍ３と、この第一の導電体Ｍ３を被覆するように設けられた第二の導電体Ｍ４とを有するものとなる。
すなわち、半導体装置１は、半導体基板と、この半導体基板上に設けられた絶縁層１２とを有し、絶縁層１２の内部回路形成領域には、ビアホール１２６と、このビアホール１２６上に形成され、ビアホール１２６に連通する配線溝１２７とが設けられ、ビアホール１２６および配線溝１２７には、ビアホール１２６および配線溝１２７を一体的に埋め込むように導電体Ｖ，Ｍ２が設けられ、絶縁層１２のダイシング領域には、溝部１２０と、この溝部１２０に連通し、前記半導体基板の基板面側から平面視した際に、溝部１２０を覆うように形成された開口１２８とが形成され、溝部１２０および開口１２８には、前記溝部１２０および前記開口１２８を一体的に埋め込むように導電体Ｍ３，Ｍ４が設けられている半導体装置となる。
このような半導体装置１は製造安定性に優れたものとなる。
次に、本実施形態の作用効果について説明する。
従来の製造方法においては、第二のレジスト膜８０５のうち、層間絶縁膜８０３の位置合わせ用の溝８０３Ｂの上方に位置する部分には、開口が形成されていない。従って、位置あわせ用の溝８０３Ｂの上部には、第一のレジスト８０４および第二のレジスト８０５を含む厚いレジストが存在することとなる。第一のレジスト膜８０４、第二のレジスト膜８０５は、開口８０３Ｃを形成する過程において、除去されるが、位置あわせ用の溝８０３Ｂ上のレジスト膜８０５，８０４は除去されにくく、位置あわせ用の溝８０３Ｂ内には、第一のレジスト８０４が残りやすくなる。
これに対し、本実施形態では、レジスト膜１４に形成する位置合わせ用開口１４２の領域が絶縁層１２に形成された溝部１２０を覆っている。従って、溝部１２０上のレジスト膜の厚みは、従来に比べれば薄いものとなる。そのため、溝部１２０上部においてレジスト膜１３が除去されやすくなっているといえる。
さらに溝部１２０に連通し、溝部１２０を覆う領域が溝部１２０よりも幅広である開口１２８が形成されるため、開口１２８を形成する工程において溝部１２０内に充填されていた有機膜１３１を溝部１２０内から除去することが可能となる。
これにより、パーティクル発生を防止することができ、半導体装置１の製造効率を高めることができる。
従来の製造方法においては、第二のレジスト膜８０５のうち、層間絶縁膜８０３の位置合わせ用の溝８０３Ｂの上方に位置する部分には、開口が形成されていない。従って、位置あわせ用の溝８０３Ｂの上部には、第一のレジスト８０４および第二のレジスト８０５を含む厚いレジストが存在することとなる。第一のレジスト膜８０４、第二のレジスト膜８０５は、開口８０３Ｃを形成する過程において、除去されるが、位置あわせ用の溝８０３Ｂ上のレジスト膜８０５，８０４は除去されにくく、位置あわせ用の溝８０３Ｂ内には、第一のレジスト８０４が残りやすくなる。
これに対し、本実施形態では、レジスト膜１４に形成する位置合わせ用開口１４２の領域が絶縁層１２に形成された溝部１２０を覆っている。従って、溝部１２０上のレジスト膜の厚みは、従来に比べれば薄いものとなる。そのため、溝部１２０上部においてレジスト膜１３が除去されやすくなっているといえる。
さらに溝部１２０に連通し、溝部１２０を覆う領域が溝部１２０よりも幅広である開口１２８が形成されるため、開口１２８を形成する工程において溝部１２０内に充填されていた有機膜１３１を溝部１２０内から除去することが可能となる。
これにより、パーティクル発生を防止することができ、半導体装置１の製造効率を高めることができる。
また、本実施形態では、絶縁層１２に形成された溝部１２０と、レジスト膜１４の位置合わせ用開口１４２との位置関係を検出し、溝部１２０と位置合わせ用開口１４２とが所定の位置関係にない場合には、レジスト膜１４を剥離し、再度レジスト膜１４を形成し、溝部１２０と位置合わせ用開口１４２とのずれ量に基づいて、レジスト膜１４に形成する配線用開口１４１および位置合わせ用開口１４２の位置を調整している。
このようにすることで、ビアホール１２６と配線溝１２７とのずれ（すなわち、ビアＶと上層配線Ｍ２との位置ずれ）が生じてしまうことを確実に防止できる。
このようにすることで、ビアホール１２６と配線溝１２７とのずれ（すなわち、ビアＶと上層配線Ｍ２との位置ずれ）が生じてしまうことを確実に防止できる。
さらに、本実施形態では、レジスト膜１３を低温ＳｉＯ２膜１３２（耐アッシング膜）を含んで構成している。このような低温ＳｉＯ２膜１３２を含むことで、溝部１２０と位置合わせ用開口１４２とが所定の位置関係になく、レジスト膜１４をアッシングにより剥離する際に、有機膜１３１や、絶縁層１２がアッシングされてしまうことを防止できる。
さらに、溝部１２０の光の走査方向の幅寸法を、５μｍ以下としている。このような幅寸法とすることで、光を走査した際に、溝部１２０で反射あるいは回折する光の波形が、図４に示すように、一つのピークを有する波形となる。
すなわち、溝部１２０に照射した光は、溝部１２０の側壁部分で反射あるいは回折するため、溝部１２０の幅寸法が広い場合には、一つの溝部１２０から２つのピークを有する波形や、ブロードな波形が得られることとなってしまう。
これに対し、溝部１２０の光の走査方向の幅寸法を、５μｍ以下とすることで、一つの比較的鋭いピークを有する波形の光を検出することができ、溝部１２０と、位置合わせ用開口１４２との位置関係を検出する際に、溝部１２０の位置を簡単に把握することができる。
また、溝部１２０の光の走査方向の幅寸法を、０．２μｍ以上とすることで、溝部１２０の幅寸法を確保することができ、溝部１２０を容易なものとすることができる。
すなわち、溝部１２０に照射した光は、溝部１２０の側壁部分で反射あるいは回折するため、溝部１２０の幅寸法が広い場合には、一つの溝部１２０から２つのピークを有する波形や、ブロードな波形が得られることとなってしまう。
これに対し、溝部１２０の光の走査方向の幅寸法を、５μｍ以下とすることで、一つの比較的鋭いピークを有する波形の光を検出することができ、溝部１２０と、位置合わせ用開口１４２との位置関係を検出する際に、溝部１２０の位置を簡単に把握することができる。
また、溝部１２０の光の走査方向の幅寸法を、０．２μｍ以上とすることで、溝部１２０の幅寸法を確保することができ、溝部１２０を容易なものとすることができる。
また、本実施形態では、位置合わせ用開口１４２の光の走査方向に沿うとともに、溝部１２０を覆う領域の幅寸法を、７μｍ以上、２０μｍ以下としている。
位置合わせ用開口１４２の溝部１２０を覆う領域の幅寸法を、７μｍ以上とすることで、位置合わせ用開口１４２を構成し、光の走査方向と直交する一対の側壁のそれぞれからの比較的鋭いピークを有する波形の光を検出することができる。これにより、位置合わせ用開口１４２の位置を正確に把握することができる。
また、位置合わせ用開口１４２の溝部１２０を覆う領域の幅寸法を、２０μｍ以下とすることで、位置合わせ用開口１４２が大面積化してしまうことを防止できる。
位置合わせ用開口１４２の溝部１２０を覆う領域の幅寸法を、７μｍ以上とすることで、位置合わせ用開口１４２を構成し、光の走査方向と直交する一対の側壁のそれぞれからの比較的鋭いピークを有する波形の光を検出することができる。これにより、位置合わせ用開口１４２の位置を正確に把握することができる。
また、位置合わせ用開口１４２の溝部１２０を覆う領域の幅寸法を、２０μｍ以下とすることで、位置合わせ用開口１４２が大面積化してしまうことを防止できる。
さらに、位置合わせ用開口１４２の光の走査方向の側壁と、溝部１２０の前記光の走査方向の側壁との距離を３μｍ以上としている。
このようにすることで、位置合わせ用開口１４２からの光のピークと、溝部１２０からの光のピークを確実に分離して検出することができる。
このようにすることで、位置合わせ用開口１４２からの光のピークと、溝部１２０からの光のピークを確実に分離して検出することができる。
また、本実施形態では、半導体基板の基板面側からの平面視において、位置合わせ用開口１４２は、矩形枠状に形成されており、溝部１２０は、前記位置合わせ用開口１４２の各辺にそれぞれ被覆される４本のスリットとなっている。
溝部１２０および位置合わせ用開口１４２をこのような形状とすることで、位置合わせ用開口１４２および４本の溝部１２０を用いて、２方向における溝部１２０と位置合わせ用開口１４２のずれを検出することができる。すなわち、位置合わせ用開口１４２の対向する一対の辺と直交する方向に光を走査し、図４に示すＸ方向における位置合わせ用開口１４２と、溝部１２０とのずれを検出することができる。
さらに、位置合わせ用開口１４２の対向する他の一対の辺と直交する方向に光を走査し、図４に示すＹ方向における位置合わせ用開口１４２と、溝部１２０とのずれを検出することができる。
溝部１２０および位置合わせ用開口１４２をこのような形状とすることで、位置合わせ用開口１４２および４本の溝部１２０を用いて、２方向における溝部１２０と位置合わせ用開口１４２のずれを検出することができる。すなわち、位置合わせ用開口１４２の対向する一対の辺と直交する方向に光を走査し、図４に示すＸ方向における位置合わせ用開口１４２と、溝部１２０とのずれを検出することができる。
さらに、位置合わせ用開口１４２の対向する他の一対の辺と直交する方向に光を走査し、図４に示すＹ方向における位置合わせ用開口１４２と、溝部１２０とのずれを検出することができる。
なお、本発明は前述の実施形態に限定されるものではなく、本発明の目的を達成できる範囲での変形、改良等は本発明に含まれるものである。
たとえば、前記実施形態では、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側に位置する側壁１４２Ａにより反射等した光を検出し、位置合わせ用開口１４２と、溝部１２０とのずれを検出していたが、これに限らず、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の外側に位置する側壁１４２Ｂ（図４参照）により反射等した光を検出し、位置合わせ用開口１４２と、溝部１２０とのずれを検出してもよい。
さらには、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側および外側に位置する側壁１４２Ａ，１４２Ｂにより反射等した光を検出して、位置合わせ用開口１４２と、溝部１２０とのずれを検出してもよい。
このようにすれば、より正確に位置合わせ用開口１４２と、溝部１２０とのずれを検出することが可能となる。
たとえば、前記実施形態では、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側に位置する側壁１４２Ａにより反射等した光を検出し、位置合わせ用開口１４２と、溝部１２０とのずれを検出していたが、これに限らず、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の外側に位置する側壁１４２Ｂ（図４参照）により反射等した光を検出し、位置合わせ用開口１４２と、溝部１２０とのずれを検出してもよい。
さらには、位置合わせ用開口１４２を構成する側壁のうち、矩形枠の内側および外側に位置する側壁１４２Ａ，１４２Ｂにより反射等した光を検出して、位置合わせ用開口１４２と、溝部１２０とのずれを検出してもよい。
このようにすれば、より正確に位置合わせ用開口１４２と、溝部１２０とのずれを検出することが可能となる。
前記実施形態では、半導体基板の基板面側からの平面視において、位置合わせ用開口１４２は、矩形枠状に形成されており、溝部１２０は、前記位置合わせ用開口１４２の各辺にそれぞれ被覆される４本のスリットとなっているとしたが、これに限られるものでない。
さらに、前記実施形態では、溝部１２０および位置合わせ用開口１４２の検出に、可視光領域付近の４００ｎｍ以上、７００ｎｍ以下の光を使用したが、これに限らず、赤外光等を使用して検出を行ってもよい。
また、前記実施形態では、位置合わせ用開口１４２と、溝部１２０とのずれ量に基づいて、再度、レジスト膜１４を露光する際に、露光装置のマスクと、レジスト膜１４との位置を調整していたが、これに限らず、ずれ量に再現性がないような場合には、ずれ量に基づいて露光装置のマスクの位置と、レジスト膜１４との位置を調整しなくてもよい。
さらに、前記実施形態では、溝部１２０の幅寸法よりも、位置合わせ用開口１４２の各溝部１２０を覆う辺の幅寸法を広くしていたが、これに限らず、溝部１２０の幅寸法と、位置合わせ用開口１４２の各溝部１２０を覆う辺の幅寸法が等しくてもよい。
また、前記実施形態では、位置合わせ用開口１４２と、溝部１２０とのずれ量に基づいて、再度、レジスト膜１４を露光する際に、露光装置のマスクと、レジスト膜１４との位置を調整していたが、これに限らず、ずれ量に再現性がないような場合には、ずれ量に基づいて露光装置のマスクの位置と、レジスト膜１４との位置を調整しなくてもよい。
さらに、前記実施形態では、溝部１２０の幅寸法よりも、位置合わせ用開口１４２の各溝部１２０を覆う辺の幅寸法を広くしていたが、これに限らず、溝部１２０の幅寸法と、位置合わせ用開口１４２の各溝部１２０を覆う辺の幅寸法が等しくてもよい。
１ 半導体装置
１２ 絶縁層
１３ レジスト膜（第一のレジスト膜）
１４ レジスト膜（第二のレジスト膜）
１４Ａ 反射防止膜
１４Ｂ 有機膜
１５ 絶縁層
１６ レジスト膜
１７ レジスト膜
１２０ 溝部
１２１ エッチングストッパ膜
１２２ 第一の低誘電率膜
１２３ ＳｉＯ２膜
１２４ 第二の低誘電率膜
１２５ ＳｉＯ２膜
１２６ ビアホール
１２７ 配線溝
１２８ 開口
１３１ 有機膜
１３２ 低温ＳｉＯ２膜
１３３ 反射防止膜
１４１ 配線用開口
１４２ 位置合わせ用開口
１４２Ａ 側壁
１４２Ｂ 側壁
１６１ 有機膜
１６２ 低温ＳｉＯ２膜
１６３ 反射防止膜
１７１ 開口
１７２ 開口
８０１ 絶縁層
８０２ 配線
８０３ 層間絶縁膜
８０３Ａ ビアホール
８０３Ｂ 位置合わせ用の溝
８０３Ｃ 開口
８０３Ｄ 配線溝
８０４ 第一のレジスト膜
８０５ 第二のレジスト膜
８０５Ａ 開口
８０５Ｂ 開口
８０６ 上層配線
８０７ ビア
Ｄ１、Ｄ２，Ｄ３ 幅
Ｍ１ 下層配線
Ｍ２ 上層配線
Ｍ３ 導電体
Ｍ４ 導電体
Ｖ ビア
１２ 絶縁層
１３ レジスト膜（第一のレジスト膜）
１４ レジスト膜（第二のレジスト膜）
１４Ａ 反射防止膜
１４Ｂ 有機膜
１５ 絶縁層
１６ レジスト膜
１７ レジスト膜
１２０ 溝部
１２１ エッチングストッパ膜
１２２ 第一の低誘電率膜
１２３ ＳｉＯ２膜
１２４ 第二の低誘電率膜
１２５ ＳｉＯ２膜
１２６ ビアホール
１２７ 配線溝
１２８ 開口
１３１ 有機膜
１３２ 低温ＳｉＯ２膜
１３３ 反射防止膜
１４１ 配線用開口
１４２ 位置合わせ用開口
１４２Ａ 側壁
１４２Ｂ 側壁
１６１ 有機膜
１６２ 低温ＳｉＯ２膜
１６３ 反射防止膜
１７１ 開口
１７２ 開口
８０１ 絶縁層
８０２ 配線
８０３ 層間絶縁膜
８０３Ａ ビアホール
８０３Ｂ 位置合わせ用の溝
８０３Ｃ 開口
８０３Ｄ 配線溝
８０４ 第一のレジスト膜
８０５ 第二のレジスト膜
８０５Ａ 開口
８０５Ｂ 開口
８０６ 上層配線
８０７ ビア
Ｄ１、Ｄ２，Ｄ３ 幅
Ｍ１ 下層配線
Ｍ２ 上層配線
Ｍ３ 導電体
Ｍ４ 導電体
Ｖ ビア
Claims (10)
- 半導体基板上に絶縁層を設ける工程と、
前記絶縁層のダイシング領域に溝部を形成するとともに、前記絶縁層の内部回路形成領域にビアホールを形成する工程と、
前記絶縁層上に第一のレジスト膜を設ける工程と、
前記第一のレジスト膜を覆う第二のレジスト膜を設ける工程と、
前記第二のレジスト膜を選択的に除去し、前記第二のレジスト膜の内部回路形成領域を覆う領域に配線溝に応じた配線用開口を形成するとともに、前記第二のレジスト膜の前記ダイシング領域を覆う領域に位置合わせ用開口を形成する工程と、
前記絶縁層に形成された前記溝部と、前記第二のレジスト膜の前記位置合わせ用開口との位置関係を検出し、前記第二のレジスト膜の前記配線用開口が、前記絶縁層の前記ビアホールに対し、所定の位置にあるかどうかを検出する工程と、
前記第二のレジスト膜の前記配線用開口が前記所定の位置にあると検出された場合に、前記第二のレジスト膜の前記配線用開口および前記位置合わせ用開口に応じて、前記第一のレジスト膜および前記絶縁層を選択的に除去し、前記絶縁層に前記第二のレジスト膜の前記配線用開口に応じた配線溝、および前記第二のレジスト膜の前記位置合わせ用開口に応じた開口を形成する工程とを含み、
前記第二のレジスト膜を選択的に除去する前記工程では、前記半導体基板の基板面側から平面視した際に、前記位置合わせ用開口の領域が、前記溝部を覆うように形成する半導体装置の製造方法。 - 請求項１に記載の半導体装置の製造方法において、
前記第二のレジスト膜の前記配線用開口が、前記絶縁層の前記ビアホールに対し、所定の位置にあるかどうか検出する前記工程において、前記第二のレジスト膜の前記配線用開口が、前記絶縁層の前記ビアホールに対し、所定の位置にないと検出された場合には、
前記第二のレジスト膜の前記配線用開口と、前記絶縁層の前記ビアホールとのずれ量を検出するとともに、前記第二のレジスト膜を除去する工程と、
前記第一のレジスト膜上に再度、第二のレジスト膜を設ける工程と、
前記第二のレジスト膜を選択的に除去し、前記ずれ量に基づいて、前記第二のレジスト膜の内部回路形成領域を覆う領域に、配線溝に応じた配線用開口を形成するとともに、前記第二のレジスト膜の前記ダイシング領域を覆う領域に位置合わせ用開口を形成する工程と、
前記絶縁層に形成された前記溝部と、前記第二のレジスト膜の前記位置合わせ用開口との位置関係を検出し、前記第二のレジスト膜の前記配線用開口が、前記絶縁層の前記ビアホールに対し、所定の位置にあるかどうか検出する工程とを行う半導体装置の製造方法。 - 請求項１または２に記載の半導体装置の製造方法において、
前記第二のレジスト膜の配線用開口が、前記絶縁層のビアホールに対し、所定の位置にあるかどうか検出する前記工程では、
所定の波長の光を、前記半導体基板表面に沿って走査させながら、前記絶縁層に形成された前記溝部と、前記第二のレジスト膜の前記位置合わせ用開口とに照射し、前記溝部および前記位置合わせ用開口により、反射あるいは回折した光を検出し、前記溝部からの光のピーク位置と、前記位置合わせ用開口からの光のピーク位置との位置関係を検出することで、前記第二のレジスト膜の配線用開口が、前記絶縁層のビアホールに対し、所定の位置にあるかどうか検出する半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記絶縁層のダイシング領域に溝部を形成するとともに、前記絶縁層の内部回路形成領域にビアホールを形成する前記工程では、
前記光の走査方向の幅寸法が０．２μｍ以上、５μｍ以下の前記溝部を形成する半導体装置の製造方法。 - 請求項３または４に記載の半導体装置の製造方法において、
前記第二のレジスト膜を選択的に除去する前記工程では、
前記光の走査方向に沿った幅寸法が７μｍ以上、２０μｍ以下の前記位置合わせ用開口を形成する半導体装置の製造方法。 - 請求項３乃至５のいずれかに記載の半導体装置の製造方法において、
前記第二のレジスト膜に形成された前記位置合わせ用開口を構成する側壁のうち、前記光の走査方向に交差する側壁と、
前記半導体基板の基板面側からの平面視において、前記位置合わせ用開口を構成する前記側壁に隣接し、前記光の走査方向に交差する前記溝部の側壁との距離は、３μｍ以上である半導体装置の製造方法。 - 請求項３乃至６のいずれかに記載の半導体装置の製造方法において、
前記光の波長は、４００ｎｍ以上、７００ｎｍ以下である半導体装置の製造方法。 - 請求項３乃至７のいずれかに記載の半導体装置の製造方法において、
前記半導体基板の基板面側からの平面視において、前記位置合わせ用開口の領域は、矩形枠状に形成されており、
前記溝部は、前記位置合わせ用開口の領域の各辺にそれぞれ被覆される４本のスリットである半導体装置の製造方法。 - 請求項１乃至８のいずれかに記載の半導体装置の製造方法において、
前記第一のレジスト膜は、耐アッシング膜を含んで構成される半導体装置の製造方法。 - 半導体基板と、
この半導体基板上に設けられた絶縁層とを有し、
前記絶縁層の内部回路形成領域には、ビアホールと、このビアホール上に形成され、前記ビアホールに連通する配線溝とが設けられ、前記ビアホールおよび配線溝には、前記ビアホールおよび配線溝を一体的に埋め込むように導電体が設けられ、
前記絶縁層のダイシング領域には、溝部と、
この溝部に連通し、前記半導体基板の基板面側から平面視した際に、前記溝部を覆うように形成された開口とが形成され、
前記溝部および前記開口には、前記溝部および前記開口を一体的に埋め込むように導電体が設けられている半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008176521A JP5432481B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体装置の製造方法および半導体装置 |
| US12/458,224 US8158446B2 (en) | 2008-07-07 | 2009-07-06 | Semiconductor device and method of manufacturing the same |
| US13/414,397 US8487305B2 (en) | 2008-07-07 | 2012-03-07 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008176521A JP5432481B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体装置の製造方法および半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010016268A true JP2010016268A (ja) | 2010-01-21 |
| JP5432481B2 JP5432481B2 (ja) | 2014-03-05 |
Family
ID=41463728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008176521A Expired - Fee Related JP5432481B2 (ja) | 2008-07-07 | 2008-07-07 | 半導体装置の製造方法および半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US8158446B2 (ja) |
| JP (1) | JP5432481B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5432481B2 (ja) * | 2008-07-07 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| KR20180036879A (ko) | 2016-09-30 | 2018-04-10 | 삼성전자주식회사 | 정렬 키를 포함하는 반도체 소자 |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6200882B1 (en) * | 1998-06-10 | 2001-03-13 | Seagate Technology, Inc. | Method for processing a plurality of micro-machined mirror assemblies |
| JP2001160591A (ja) | 1999-12-01 | 2001-06-12 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
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| JP2006108571A (ja) | 2004-10-08 | 2006-04-20 | Nec Electronics Corp | 半導体装置 |
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| JP5064157B2 (ja) * | 2007-09-18 | 2012-10-31 | 新光電気工業株式会社 | 半導体装置の製造方法 |
| JP5583320B2 (ja) * | 2007-12-05 | 2014-09-03 | ピーエスフォー ルクスコ エスエイアールエル | 半導体ウエハ及びその製造方法 |
| JP5432481B2 (ja) * | 2008-07-07 | 2014-03-05 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
-
2008
- 2008-07-07 JP JP2008176521A patent/JP5432481B2/ja not_active Expired - Fee Related
-
2009
- 2009-07-06 US US12/458,224 patent/US8158446B2/en active Active
-
2012
- 2012-03-07 US US13/414,397 patent/US8487305B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP5432481B2 (ja) | 2014-03-05 |
| US20120161335A1 (en) | 2012-06-28 |
| US8487305B2 (en) | 2013-07-16 |
| US20100001380A1 (en) | 2010-01-07 |
| US8158446B2 (en) | 2012-04-17 |
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|
| A131 | Notification of reasons for refusal |
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