KR100596609B1 - 레지스트 매립 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

기판 위의 층간막에 개구를 형성하는 공정을 포함하는 디바이스에 대하여, 개구부의 패턴 구조에 상관없이 개구 바닥부를 다음 공정의 처리에 대하여 보호하고, 양산 관리에 적합한 신뢰성이 높은 수율이 안정된 디바이스를 얻는다. 레지스트막을 전면에 도포하고, 개구부와 대략 동일한 형상 및 크기로 패터닝하여, 개구 내부에 레지스트막을 매립한다. 포지티브형 레지스트를 이용하는 경우에는 개구부보다 작은 영역의 차광부를 갖는 포토마스크를 이용하고, 네가티브형 레지스트를 이용하는 경우에는 개구부보다 작은 영역의 투과광부를 갖는 포토마스크를 이용한다.
층간막, 개구, 포토레지스트, 절연막

Description

레지스트 매립 방법 및 반도체 장치의 제조 방법{METHOD FOR BURYING RESIST AND METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시 형태1에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 단면도.
도 2는 본 발명의 실시 형태1에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 상면도.
도 3은 본 발명의 실시 형태1에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 단면도.
도 4는 본 발명의 실시 형태1에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 단면도.
도 5는 본 발명의 실시 형태1에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 단면도.
도 6은 본 발명의 실시 형태2에 따른 반도체 장치의 캐패시터 형성 프로세스를 도시하는 단면도.
도 7은 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 8은 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명 하기 위한 단면 모식도.
도 9는 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 10은 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 11은 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 12는 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 13은 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 14는 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 15는 본 발명의 실시 형태3에 따른 반도체 기억 장치의 제조 공정을 설명하기 위한 단면 모식도.
도 16은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 17은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 18은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 19는 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 20은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 21은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 22는 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 23은 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 24는 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
도 25는 본 발명의 실시 형태4에 따른 전계 효과 트랜지스터의 제조 공정을 설명하기 위한 단면 모식도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
3 : 제1 절연막
9 : 제2 절연막
11 : 제3 절연막
13 : 개구
15 : Poly-Si막
117 : 포토레지스트
19 : 포토마스크
19a : 포토 마스크의 차광부
217 : 포토레지스트
333 : 제3 절연막
335 : 개구
337 : Poly-Si막
339 : 포토레지스트
341 : 포토마스크
429 : 제4 절연막
431 : 제5 절연막
433 : 제6 절연막
439 : 제2 접속 구멍
441 : 포토레지스트
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더 상세하게는, 캐패시 터 형성이나 듀얼 다마신 프로세스에서, 개구 부분의 바닥을 다음 공정의 처리에 대하여 보호하는 방법에 관한 것이다.
종래, 개구부의 바닥을 보호하는 방법으로서, 예를 들면 반도체 장치의 원통형 캐패시터 형성을 행하는 경우에는, 산화막을 개구한 후 Poly-Si 등의 막의 전면 성막을 행하고, 그 후 레지스트 등의 유기막을 도포법으로 형성하며, 노광량을 조정하여 전면 노광을 행하여, 레지스트막을 개구부의 바닥만 에칭용 마스크로서 잔존시켜 Poly-Si막을 보호하고, 드라이 에치백에 의해, 개구 내부의 Poly-Si 이외의 부분을 제거하는 방법을 채용하였다(예를 들면, 일본 특개평8-204150호 공보(제4 페이지, 도 1) 참조).
종래의 반도체 장치의 개구부의 바닥을 보호하는 방법에서는, 보호 재료로서 이용하는 유기막으로서, 포지티브형 포토레지스트를 이용하여 전면 노광을 행함으로써, 개구부 상부의 레지스트는 노광, 현상에 의해 완전하게 제거되지만, 개구 바닥부에는 노광광이 도달하지 않기 때문에 레지스트가 잔존하는 것을 이용하여, 개구부 바닥의 Poly-Si막의 보호를 실현할 수 있었다. 또한, 다른 방법으로서, 레지스트 등의 유기막을 도포한 후, 레지스트를 에치백하는 방법에서도 마찬가지의 효과가 얻어졌다.
그러나, 이들 방법에서는 개구부의 어스펙트비가 작은 경우, 즉 개구부 깊이가 얕은 경우나 개구부 면적이 큰 경우에, 개구부 바닥의 레지스트를 남긴 경우에는, 개구 주변의 절연막 상부의 레지스트도 남아 있거나, 절연막 상부의 레지스트 를 제거할 수 있으면 개구부 바닥의 레지스트도 제거되게 되는 문제가 발생한다.
본 발명은, 상기한 바와 같은 문제를 해소하기 위해 이루어진 것으로, 홈 패턴이나 홀 패턴의 구조에 상관없이, 그 바닥부에만 레지스트의 매립을 가능하게 하여, 다음 공정을 위한 보호막을 형성할 수 있는 레지스트 매립 방법 및 반도체 장치의 제조 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 제1 양태에 따른 레지스트 매립 방법은, 기판 위에 층간막을 형성하는 공정과, 층간막에 개구를 형성하는 공정과, 개구를 포함하는 층간막 상에 레지스트막을 도포하는 공정과, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구 내부에 레지스트막을 매립하는 공정을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 제2 양태에 따른 레지스트 매립 방법은, 기판 위에 층간막을 형성하는 공정과, 층간막에 개구를 형성하는 공정과, 개구를 포함하는 층간막 상에 막을 형성하는 공정과, 막 상에 레지스트막을 도포하는 공정과, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구 내부에 레지스트막을 매립하는 공정을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 제3 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 층간막을 형성하는 공정과, 층간막에 개구를 형성하는 공정과, 개구를 포함하는 층간막 상에 레지스트막을 도포하는 공정과, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구 내부에 레지스트막을 매립하는 공정과, 개구부에 매립된 레지스트막으로 개구의 바닥부를 마스크하여 층간막을 에칭하는 공정을 구비한다.
상기한 목적을 달성하기 위한 본 발명의 제4 양태에 따른 반도체 장치의 제조 방법은, 반도체 기판 상에 층간막을 형성하는 공정과, 층간막에 개구를 형성하는 공정과, 개구를 포함하는 층간막 상에 막을 형성하는 공정과, 막 상에 레지스트막을 도포하는 공정과, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구 내부에 레지스트막을 매립하는 공정과, 개구부에 매립된 레지스트막으로 개구의 바닥부를 마스크하여 막을 에칭하는 공정을 구비한다.
(실시 형태1)
도 1 내지 도 5는 본원 발명의 실시 형태1에 따른 반도체 장치 제조 공정을 도시하는 개략적인 공정 단면도이다. 또한, 이하에 설명하는 각 실시 형태에서 이용되는 설명도에서, 동일 또는 상당 부분에는 동일한 부호를 붙이고 그 설명을 생략한다.
도 1을 참조하면, 종래 기술과 마찬가지로, 반도체 기판(1) 상에, 제1 절연막(3), 접속 구멍(5), Poly-Si 플러그(7), 제2 절연막(9), 제3 절연막(11), 개구(13), Poly-Si막(15)을 형성하고, Poly-Si막(15)의 표면을 조면화한 후, 개구(13)를 포함하는 Poly-Si막(15) 상에 포지티브형 포토레지스트(117)를 도포하고, 개구(13) 내부에 포토레지스트막(117)이 잔존하며, 개구부(13)를 제외한 부분의 포토레지스트막(117)이 제거되도록, 차광부가 개구부(13)보다 작은 포토마스크(19)를 이용하여 포토레지스트막(117)을 노광하여, 현상을 행하다. 본 발명에서, 「레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝한다」는 것은 포토레지스트막(117)의 개구부를 개구부(13)와 동일한 형상 및 크기로 현상하는 것을 말한다.
도 2는 도 1을 상면으로부터 보았을 때의 모식도이다. 포토마스크(19)의 차광부(19a)는 개구부(13)보다 작은 영역으로 되어 있다. 축소 투영 노광의 경우에는 차광부(19a)는 웨이퍼 상에 투영된 차광 부분이다.
다음으로, 도 3을 참조하면, 개구부(13)의 레지스트막(117)은 현상 후, 제거되지 않고서 잔존한다.
다음으로, 도 4를 참조하면, 염소계 가스를 이용하여 Poly-Si막(15)을 에치백한다.
다음으로, 도 5를 참조하면, 개구(13) 내 이외의 제3 절연막(11) 상의 Poly-Si막(15)이 에칭으로 제거된 후, 레지스트를 제거하고, 개구(13) 내에만 캐패시터 전극으로서의 Poly-Si막(15)을 형성한다.
이후, 소정의 프로세스를 거쳐 반도체 장치가 완성된다.
이상과 같이, 본 실시 형태1에 따른 발명에 따르면, 개구부 깊이가 얕은 경우나 개구부 면적이 큰 경우에도, 포지티브형 포토레지스트를 이용하여 개구부 내의 폴리실리콘막 상의 레지스트를 남기고, 개구 주변의 폴리실리콘막 상부의 레지스트를 제거할 수 있어, 개구부의 구조에 상관없이, 캐패시터 전극 형성 프로세스의 신뢰성, 반도체 장치의 제품 수율의 안정성을 개선하는 것이 가능해진다.
(실시 형태2)
실시 형태1에서는, 차광부가 개구부보다 작은 포토마스크를 이용하여 포지티브형 포토레지스트막을 노광하여, 개구부의 레지스트막이 현상 후에 제거되지 않고 잔존하도록 하여, 개구 내에만 캐패시터 전극으로서의 Poly-Si막을 형성하였다. 이에 대하여, 본 실시 형태에서는, 투과광부가 개구부보다 작은 포토마스크를 이용하여 네가티브형 포토레지스트막을 노광하여, 개구부의 레지스트막이 현상 후에 제거되지 않고 잔존하도록 하고, 개구부 이외의 레지스트막이 현상 후에 제거되어, 개구 내에만 캐패시터 전극으로서의 Poly-Si막을 형성하는 것이다. 축소 투영 노광의 경우에는 차광부는 웨이퍼 상에 투영된 부분이다.
도 6은 본원 발명의 실시 형태2에 따른 반도체 장치의 제조 공정을 도시하는 개략적인 공정 단면도이다.
도 6을 참조하면, 실시 형태1과 마찬가지로, 반도체 기판(1) 상에, 제1 절연막(3), 제1 접속 구멍(5), Poly-Si 플러그(7), 제2 절연막(9), 제3 절연막(11), 개구부(13), Poly-Si막(15)을 형성하고, Poly-Si막(15)의 표면을 조면화한 후, 개구(13)를 포함하는 Poly-Si막(15) 상에 네가티브형 포토레지스트(217)를 도포하고, 개구부(13)에 포토레지스트막(217)이 잔존하며, 개구부(13)를 제외한 부분의 포토레지스트막(217)이 제거되도록, 투과광부가 개구부(13)보다 작은 포토마스크(19)를 이용하여 포토레지스트막(217)을 노광하여, 현상을 행한다.
이후, 실시 형태1과 마찬가지로, 개구(13) 내를 제외한 제3 절연막(11) 상의 Poly-Si막(15)이 제거되어, 개구(13) 내에만 캐패시터 전극으로서의 Poly-Si막(15)을 형성한 후, 소정의 프로세스를 거쳐 반도체 장치가 완성된다.
이상과 같이, 본 실시 형태2에 따른 발명에 따르면, 개구부 깊이가 얕은 경우나 개구부 면적이 큰 경우에도, 네가티브형 포토레지스트를 이용하여 개구부 내의 폴리실리콘막 상의 레지스트를 남기고, 개구 주변의 폴리실리콘막 상부의 레지스트를 제거할 수 있어, 개구부의 구조에 상관없이, 캐패시터 전극 형성 프로세스의 신뢰성, 반도체 장치의 제품 수율의 안정성을 개선하는 것이 가능해진다.
(실시 형태3)
본 실시 형태는, 본 발명의 반도체 장치의 제조 방법을, 캐패시터를 갖는 반도체 기억 장치에 적용한 것이다.
도 7 내지 도 15는 본원 발명의 실시 형태3에 따른 반도체 장치의 제조 공정을 도시하는 개략적인 공정 단면도이다.
도 7을 참조하면, 단결정 실리콘 기판(1) 상에 전계 효과 트랜지스터(311)를 형성한다.
다음으로, 도 8을 참조하면, 전계 효과 트랜지스터(311) 상에 층간 절연막(313)을 CVD법 등에 의해 형성하고, 레지스트 도포, 노광, 현상 후, 드라이 에칭 기술에 의해 제1 접속 구멍(315)을 형성하며, CVD법으로 층간 절연막(313) 위에 W 박막을 형성하고, 에치백에 의해, 제1 접속 구멍(315) 내에 W 플러그(317)를 형성한다. 또한, 레지스트 도포, 노광, 현상 후, 드라이 에칭 기술에 의해 제1 배선용의 제1 홈(319)을 형성하고, CVD법 및 CMP법에 의해 Poly-Si막으로 이루어지는 제1 배선(325)을 형성한다.
다음으로, 도 9를 참조하면, 제1 배선(325)을 포함하는 층간 절연막(313) 상 에 레지스트 도포하고, 노광, 현상 후, 드라이 에칭 기술에 의해 제2 접속 구멍(327)을 형성하며, CVD법에 의해 Poly-Si막을 형성하고, 에치백에 의해 제2 접속 구멍(327) 내에 Poly-Si를 매립하여 Poly-Si 플러그(329)를 형성한다. 또한 poly-Si 플러그(329)를 포함하는 층간 절연막(313) 위에 막 두께 90㎚의 실리콘 질화막으로 이루어지는 제2 절연막(331)을 CVD법 등에 의해 형성하고, 제2 절연막(331) 위에 막 두께 300㎚의 실리콘 산화막으로 이루어지는 제3 절연막(333)을 CVD법 등에 의해 형성하며, 레지스트 도포, 노광, 현상 후, 드라이 에칭 기술에 의해 개구(335)를 형성한다.
다음으로, 도 10을 참조하면, 개구(335)를 포함하는 제3 절연막(333) 위에 막 두께 90㎚의 Poly-Si막(337)을 CVD법 등에 의해 형성하고, 또한 표면적을 크게 하기 위해 선택 CVD법을 이용하여 Poly-Si막(337)의 표면을 조면화한다.
다음으로, 도 11을 참조하면, 개구(335)를 포함하는 Poly-Si막(337) 위에 포지티브형 포토레지스트(339)를 도포하고, 개구(335) 내부에 포토레지스트막(339)이 잔존하며, 개구(335)를 제외한 부분의 포토레지스트막(339)이 제거되도록, 차광부가 개구(335)보다 작은 포토마스크(341)를 이용하여 포토레지스트막(339)을 노광하여, 현상을 행한다.
본 실시예에서는, 포지티브형 포토레지스트를 이용하였지만, 네가티브형 포토레지스트를 도포하고, 투과광부가 개구보다 작은 포토마스크를 이용하여 네가티브형 포토레지스트를 노광, 현상해도 된다.
다음으로, 도 12를 참조하면, 개구(335) 내부의 레지스트막(339)은 현상 후, 제거되지 않고서 잔존한다.
다음으로, 도 13을 참조하면, 염소계 가스를 이용하여 Poly-Si막(337)을 에치백한다.
다음으로, 도 14를 참조하면, 개구(335) 내를 제외한 제3 절연막(333) 상의 Poly-Si막(337)이 에칭으로 제거된 후, 개구(335) 내부에 잔존하는 레지스트(339)를 제거하고, 개구(335) 내에만 캐패시터 전극으로서의 Poly-Si막(337)을 형성한다.
다음으로, 도 15를 참조하면, 캐패시터 형성을 위한 유전체막(343), 셀 플레이트(345)를 형성한다.
이후, 소정의 프로세스를 거쳐 반도체 기억 장치가 완성된다.
이상과 같이, 본 실시 형태3에 따른 발명에 따르면, 실제의 디바이스에서의 캐패시터 전극 형성에서, 개구부의 어스펙트비가 작은 경우에도 개구부 내의 폴리실리콘막 상의 레지스트를 남기고, 폴리실리콘막 상부의 레지스트를 제거할 수 있어, 개구부의 구조에 상관없이, 캐패시터 전극 형성 프로세스의 신뢰성, 반도체 장치의 제품 수율의 안정성을 개선하는 것이 가능해진다.
(실시 형태4)
본 실시 형태는, 본 발명의 반도체 장치의 제조 방법을, 다층 배선 구조를 갖는 반도체 장치에 적용한 것이다.
도 16 내지 도 25는 본원 발명의 실시 형태4에 따른 반도체 장치의 제조 공정을 도시하는 개략적인 공정 단면도이다.
도 16을 참조하면, 단결정 실리콘 기판(1) 상에 전계 효과 트랜지스터(311)를 형성한다.
다음으로, 도 17을 참조하면, 전계 효과 트랜지스터(311) 위에 층간 절연막(313)을 CVD법 등에 의해 형성하고, 레지스트 도포, 노광, 현상 후, 드라이 에칭 기술에 의해 제1 접속 구멍(315)을 형성하며, 선택 CVD법에 의해, 제1 접속 구멍(315) 내에 W 플러그(317)를 형성한다. 또한, 층간 절연막(313) 위에 제2 절연막(331)을 형성하고, 레지스트 도포, 노광, 현상 후, 드라이 에칭 기술에 의해 제1 배선용의 제1 홈(319)을 형성하고, 스퍼터링법에 의해 제1 홈(319)의 바닥부 및 측벽, 층간 절연막 위에 TaN 박막(321)을 형성하며, TaN 박막(321) 위에 CVD법 또는 도금법에 의해 구리 박막(323)을 형성한 후, CMP법에 의해 구리 박막(323), TaN 박막(321)을 연마하여, 제1 홈(319)의 내부에 TaN 박막(321)을 하층에 구리 박막(323)을 상층에 갖는 적층 배선으로 이루어지는 제1 배선(325)을 형성한다.
다음으로, 도 18을 참조하면, 제1 배선(325)을 포함하는 층간 절연막(313) 위에 막 두께 60㎚의 실리콘 질화막으로 이루어지는 제3 절연막(427)을 CVD법 등에 의해 형성하고, 제3 절연막(427) 위에, 막 두께 400㎚의 실리콘 산화막으로 이루어지는 제4 절연막(429)을 CVD법 등에 의해 형성하며, 제4 절연막(429) 위에 막 두께 60㎚의 실리콘 질화막으로 이루어지는 제5 절연막(431)을 CVD법 등에 의해 형성한다. 또한, 이 제5 절연막(431) 위에 막 두께 300㎚의 실리콘 산화막으로 이루어지는 제6 절연막(433)을 CVD법 등에 의해 형성하고, 제6 절연막(433) 위에 막 두께 90㎚의 실리콘 질화 산화막을 패터닝용의 반사 방지막(435)으로서 CVD법 등에 의해 형성한다.
다음으로, 도 19를 참조하면, 반사 방지막(435) 위에 제1 레지스트막(437)을 도포하고, 노광, 현상에 의해 제2 접속 구멍(439)을 형성한다.
다음으로, 도 20을 참조하면, 반사 방지막(435) 위에, 막 두께 800㎚의 포지티브형 포토레지스트막을 도포하고, 제2 접속 구멍(439)의 내부를 포토레지스트막(20)으로 매립한다. 제2 접속 구멍(439)의 개구부보다 작은 차광부를 갖는 포토마스크(341)를 이용하여 노광, 현상한다.
본 실시예에서는, 포지티브형 포토레지스트를 이용하였지만, 네가티브형 포토레지스트를 도포하고, 투과광부가 개구보다 작은 포토마스크를 이용하여 네가티브형 포토레지스트를 노광, 현상해도 된다.
다음으로, 도 21을 참조하면, 제2 접속 구멍(439) 내부에 잔존하는 레지스트를 경화 처리하여, 레지스트 플러그(441)가 형성된다.
다음으로, 도 22를 참조하면, 반사 방지막(435) 위에 제2 레지스트막(443)을 도포하고, 노광, 현상에 의해 제2 홈 및 제2 접속 구멍(439)을 포함하는 제3 홈을 형성하기 위한 패터닝을 실시한다.
다음으로, 도 23을 참조하면, 제2 레지스트막(443)을 마스크로 하여, 드라이 에칭 기술에 의해, 반사 방지막(435)을 에칭하고, 제5 절연막(431)을 스토퍼로 하여 제6 절연막(433)을 에칭하며, 애싱 기술, 웨트 기술에 의해 남은 제2 레지스트막(443)을 제거함으로써, 제2 홈(445)을 형성한다. 또한, 동시에 레지스트 플러그(441)가 매립된 상태의 제2 접속 구멍(439) 상에 제3 홈(447)을 형성한다.
다음으로, 도 24를 참조하면, 제2 접속 구멍(439) 내부의 레지스트 플러그(441)와 제2 레지스트막(443)을 드라이 기술에 의해 제거하고, 반사 방지막(435)을 에칭하며, 제2 홈(445)의 바닥부의 제5 절연막(431) 및 제3 홈(447)의 바닥부의 제2 접속 구멍(439) 주위의 제5 절연막(431)을 에칭하고, 또한 제2 접속 구멍(439)의 바닥부의 스토퍼의 제3 절연막(427)을 에칭하며, 제2 홈(445)과, 제2 접속 구멍(439)을 포함하는 제3 홈(447)으로 이루어지는 듀얼 다마신 배선 형성용의 홈을 형성하다.
다음으로, 도 25를 참조하면, 스퍼터링법에 의해 제2 홈(445)과, 제2 접속 구멍(439)을 포함하는 제3 홈(447)의 바닥부 및 측벽 및 제6 절연막(433) 위에 막 두께 60㎚의 TaN 박막(449)을 형성하고, TaN 박막(449) 위에 CVD법 또는 도금법에 의해 막 두께 1㎛의 구리 박막(451)을 형성한 후, CMP법에 의해 구리 박막(451)을 연마하고, 또한 TaN 박막(449)을 연마하여, 제2 홈(445)과, 제2 접속 구멍(439)을 포함하는 제3 홈(447)의 내부에 TaN 박막(449)을 하층에 구리 박막(451)을 상층에 갖는 적층 배선으로 이루어지는, 듀얼 다마신 배선에 의한 제2 배선(453)을 형성한다.
이후, 소정의 프로세스를 거쳐 반도체 장치가 완성된다.
이상과 같이, 본 실시 형태4에 따른 발명에 따르면, 실제의 디바이스에서의 제2 배선의 형성에서, 제2 접속 구멍을 포함하는 제3 홈을 형성할 때에, 제2 접속 구멍 내부에 포토마스크를 이용하여 레지스트 플러그를 형성하기 때문에, 개구부의 어스펙트비가 작은 경우에도 제2 접속 구멍 바닥에 보호막으로서의 레지스트 플러 그를 형성하는 것이 가능해진다.
또한 본 발명은, 반도체 장치의 제조 방법에 한정되지 않고, 기판 위의 층간막에 개구를 형성하는 공정을 포함하는 디바이스의 제조 방법에 응용 가능하며, 예를 들면 액정 표시 장치의 제조 방법에도 응용 가능하다.
본 발명은, 이상과 같이 구성되어 있기 때문에 이하에 도시한 바와 같은 효과를 발휘한다.
본 발명에 따르면, 레지스트막을 층간막의 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구부 내에 레지스트막을 매립함으로써, 개구부의 어스펙트비가 작은 경우에도 개구부 바닥에, 다음 공정을 위한 보호막을 형성하는 것이 가능해진다.
또한, 본 발명에 따르면, 개구를 포함하는 층간막 상에 막을 형성하고, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구부 내의 막 상에 레지스트막을 매립함으로써, 개구부의 어스펙트비가 작은 경우에도, 개구부 바닥의 막을 보호하기 위한 보호막을 형성하는 것이 가능해진다.
또한, 본 발명에 따르면, 레지스트막을 층간 절연막의 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구부 내에 레지스트막을 매립함으로써, 개구부의 어스펙트비가 작은 경우에도 개구부 바닥에, 다음 공정을 위한 보호막을 형성하고, 개구부 바닥의 층간막만을 남기고 층간막을 에칭하는 것이 가능해져, 반도체 장치의 제품 수율의 안정성을 개선하는 것이 가능해진다.
또한, 본 발명에 따르면, 개구를 포함하는 층간막 상에 막을 형성하고, 레지스트막을 개구부와 대략 동일한 형상 및 크기로 패터닝하여 개구부 내의 막 상에 레지스트막을 매립함으로써, 개구부의 어스펙트비가 작은 경우에도, 개구부 바닥의 막을 보호하기 위한 보호막을 형성하고, 개구부 바닥의 막만을 남기고 막을 에칭하는 것이 가능해져, 반도체 장치의 제품 수율의 안정성을 개선하는 것이 가능해진다.

Claims (10)

  1. 기판 상에 층간막을 형성하는 공정과,
    상기 층간막에 개구를 형성하는 공정과,
    상기 개구를 포함하는 상기 층간막 상에 레지스트막을 도포하는 공정과,
    차광부를 갖는 마스크를 이용하여 노광하고 현상을 행하는 것에 의해 상기 레지스트막을 상기 개구부와 대략 동일한 형상 및 크기로 패터닝하여 상기 개구 내부에 상기 레지스트막을 매립하는 공정
    을 포함하는 레지스트 매립 방법.
  2. 기판 상에 층간막을 형성하는 공정과,
    상기 층간막에 개구를 형성하는 공정과,
    상기 개구를 포함하는 상기 층간막 상에 막을 형성하는 공정과,
    상기 막 상에 레지스트막을 도포하는 공정과,
    차광부를 갖는 마스크를 이용하여 노광하고 현상을 행하는 것에 의해 상기 레지스트막을 상기 개구부와 대략 동일한 형상 및 크기로 패터닝하여 상기 개구 내부에 상기 레지스트막을 매립하는 공정
    을 포함하는 레지스트 매립 방법.
  3. 기판 상에 층간막을 형성하는 공정과,
    상기 층간막에 개구를 형성하는 공정과,
    상기 개구를 포함하는 상기 층간막 상에 레지스트막을 도포하는 공정과,
    차광부를 갖는 마스크를 이용하여 노광하고 현상을 행하는 것에 의해 상기 레지스트막을 상기 개구부와 대략 동일한 형상 및 크기로 패터닝하여 상기 개구 내부에 상기 레지스트막을 매립하는 공정과,
    상기 개구부에 매립된 상기 레지스트막으로 상기 개구의 바닥부를 마스크하여 상기 층간막을 에칭하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  4. 기판 상에 층간막을 형성하는 공정과,
    상기 층간막에 개구를 형성하는 공정과,
    상기 개구를 포함하는 상기 층간막 상에 막을 형성하는 공정과,
    상기 막 상에 레지스트막을 형성하는 공정과,
    차광부를 갖는 마스크를 이용하여 노광하고 현상을 행하는 것에 의해 상기 레지스트막을 상기 개구부와 대략 동일한 형상 및 크기로 패터닝하여 상기 개구 내부에 상기 레지스트막을 매립하는 공정과,
    상기 개구부에 매립된 상기 레지스트막으로 상기 개구의 바닥부를 마스크하여 상기 막을 에칭하는 공정
    을 포함하는 반도체 장치의 제조 방법.
  5. 삭제
  6. 제1항 또는 제2항에 있어서,
    상기 레지스트가 포지티브형 레지스트로서, 상기 개구부보다 작은 영역의 차광부를 갖는 포토마스크를 이용하여 상기 레지스트를 패터닝하는 레지스트 매립 방법.
  7. 삭제
  8. 제1항 또는 제2항에 있어서,
    상기 레지스트가 네가티브형 레지스트로서, 상기 개구부보다 작은 영역의 투과광부를 갖는 포토마스크를 이용하여 상기 레지스트를 패터닝하는 레지스트 매립 방법.
  9. 삭제
  10. 삭제
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