KR20030058635A - 반도체소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 비트라인 콘택홀 형성 후 상기 비트라인 콘택홀 측벽에 산화막 스페이서를 추가로 형성함으로써 비트라인 콘택홀 형성 시 게이트전극과 질화막 스페이서 사이의 산화막패턴이 손실되어 형성된 틈을 통해 게이트전극과 비트라인 콘택 플러그 간에 브리지가 발생하는 것을 방지하여 소자의 공정 수율 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체소자의 제조방법에 관한 것으로, 보다 상세하게 비트라인 콘택홀 측벽에 산화막 스페이서를 추가로 형성함으로써 게이트전극과 비트라인 콘택 플러그 간의 절연 특성을 향상시키는 반도체소자의 제조방법에 관한 것이다.

최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.

상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.

[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]

여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두 층의 감광막 사이에에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.

또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 제조방법을 설명한다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정단면도이다.

먼저, 반도체기판(11)에 활성영역을 정의하는 소자분리절연막(13)을 형성한다. 이때, 상기 소자분리절연막(13)은 STI(shallow tranch isolation) 방법으로 형성된 것이다.

다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막으로 형성된다.

그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴(도시안됨)을 형성한다.

다음, 전체표면 상부에 제1절연막(19)과 제2절연막(21)을 순차적으로 형성한다. 이때, 상기 제1절연막(19)은 상기 제2절연막(21)과 게이트전극(15) 간의 스트레스를 감소시키기 위해 산화막으로 형성되고, 상기 제2절연막(21)은 질화막으로 형성된다. (도 1a 참조)

그 다음, 상기 제2절연막(21)과 제1절연막(19)을 전면식각하여 상기 마스크절연막패턴(17), 게이트전극(15) 및 게이트절연막패턴의 적층구조 측벽에 제2절연막 스페이서(22)와 제1절연막패턴(20)을 형성한다. 이때, 상기 제1절연막패턴(20)은 상기 적층구조 측벽 및 제2절연막 스페이서(22) 하부에 'L' 자 형으로 형성된다.

다음, 전체표면 상부에 제1층간절연막(23)을 형성한다.

그 다음, 상기 반도체기판(11)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막(23)을 식각하여 콘택홀(도시안됨)을 형성한다.

다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성한 후, 화학적 기계적 연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 상기 다결정실리콘층 및 제1층간절연막(23)을 제거하여 상기 콘택홀에 매립되는 콘택플러그(25)를 형성한다. 이때, 상기 CMP공정 시 상기 제2절연막 스페이서(22) 및 제1절연막패턴(20)의 상부가 소정 두께 제거된다.

그 다음, 전체표면 상부에 제2층간절연막(27)을 형성한다. 이때, 상기 제2층간절연막(27)은 산화막 계열의 박막으로 형성된다. (도 1b 참조)

다음, 비트라인 콘택 마스크를 식각마스크로 상기 제2층간절연막(27)을 식각하여 상기 콘택플러그(25) 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다. 이때, 상기 제2층간절연막(27)은 산화막에 대하여 고선택비를 갖는 식각공정에 의해 제거되기 때문에 마스크절연막패턴(17)과 제2절연막 스페이서(22) 간에 형성되어 있는 제1절연막패턴(20)이 소정 두께 제거되어 틈이 형성된다.

그 다음, 전체표면 상부에 확산방지막(29) 및 비트라인용 도전층(31)을 형성한다. (도 1c 참조)

그 후, 비트라인 마스크를 식각마스크로 상기 비트라인용 도전층(31)과 확산방지막(29)을 식각하여 비트라인(도시안됨)을 형성한다.

상기와 같은 반도체소자의 제조방법은, 비트라인 콘택홀 형성공정 시 콘택 저항이 증가하는 것을 방지하기 위하여 게이트전극 상부의 마스크절연막패턴과의 공정마진을 확보하는 동시에 콘택플러그와의 접촉면적을 확보해야한다.

그러나, 비트라인 콘택홀을 형성하는 식각공정에서 산화막에 대하여 고선택비를 갖는 레시피(recipe)를 이용하여 식각공정을 진행하는 동안에 게이트전극과 제2절연막 스페이서 간에 형성되어 있는 제1절연막패턴이 손실되어 틈이 형성된다. 상기 제1절연막패턴이 손실되어 형성된 틈에서는 식각률이 빠르기 때문에 비트라인 콘택홀을 형성하는 식각공정이 과도식각공정으로 진행되는 경우 게이트전극이 노출될 수 있고, 도 2 에 도시된 바와 같이 게이트전극과 비트라인 간에 브리지가 유발되어 소자의 공정 수율 및 신뢰성을 저하시키는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 비트라인 콘택홀을 형성하기 위한 식각공정 후 비트라인 콘택홀 측벽에 산화막 스페이서를 추가로 형성함으로써 게이트전극과 비트라인 간에 브리지가 발생하는 것을 방지하고, 그로 인하여 소자의 공정 수율 및 신뢰성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.

도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 제조방법을 도시한 공정 단면도.

도 2 는 종래기술에 따른 반도체소자의 제조방법으로 형성된 게이트전극과 비트라인 콘택 간에 브리지가 발생한 것을 나타내는 사진.

도 3a 및 도 3b 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정 단면도.

< 도면의 주요부분에 대한 부호의 설명 >

11, 101 : 반도체기판 13, 103 : 소자분리절연막

15, 105 : 게이트전극 17, 107 : 마스크절연막패턴

19 : 제1절연막 20, 109 : 제1절연막패턴

21 : 제2절연막 22, 111 : 제2절연막 스페이서

23, 113 : 제1층간절연막 25, 115 : 콘택플러그

27, 117 : 제2층간절연막 29, 121 : 확산방지막

31, 123 : 비트라인용 도전층 119 : 제3절연막

120 : 제3절연막 스페이서

이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,

반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,

상기 게이트전극과 마스크절연막패턴의 측벽에 절연막 스페이서를 형성하는 공정과,

전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 제1층간절연막을 형성하는 공정과,

전체표면 상부에 다결정실리콘층을 형성하는 공정과,

상기 다결정실리콘층과 제1층간절연막을 화학적 기계적 연마공정으로 제거하여 상기 콘택홀을 매립시키는 콘택플러그를 형성하는 공정과,

전체표면 상부에 제2층간절연막을 형성하는 공정과,

비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,

전체표면 상부에 산화막을 형성하는 공정과,

상기 산화막을 전면식각하여 상기 비트라인 콘택홀 측벽에 산화막 스페이서를 형성하는 공정과,

상기 절연막 스페이서는 산화막과 질화막의 적층구조로 형성되는 것과,

상기 산화막은 300 ∼ 800Å 두께로 형성되는 것을 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명에 따른 반도체소자의 제조방법을 설명한다.

도 2a 및 도 2b 는 본 발명에 따른 반도체소자의 제조방법을 도시한 공정단면도이다.

먼저, 반도체기판(101)에 활성영역을 정의하는 소자분리절연막(103)을 형성한다. 이때, 상기 소자분리절연막(103)은 STI 방법으로 형성된 것이다.

다음, 전체표면 상부에 게이트절연막(도시안됨), 게이트전극용 도전층(도시안됨) 및 마스크절연막(도시안됨)의 적층구조를 형성한다. 이때, 상기 마스크절연막은 질화막으로 형성된다.

그 다음, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(107), 게이트전극(105) 및 게이트절연막패턴(도시안됨)을 형성한다.

다음, 전체표면 상부에 제1절연막(도시안됨)과 제2절연막(도시안됨)을 순차적으로 형성한다. 이때, 상기 제1절연막은 상기 제2절연막과 게이트전극(105) 간의 스트레스를 감소시키기 위해 산화막으로 형성되고, 상기 제2절연막은 질화막으로형성된다.

그 다음, 상기 제2절연막과 제1절연막을 전면식각하여 상기 마스크절연막패턴(107), 게이트전극(105) 및 게이트절연막패턴의 적층구조 측벽에 제2절연막 스페이서(111)와 제1절연막패턴(109)을 형성한다. 이때, 상기 제1절연막패턴(109)은 상기 적층구조 측벽 및 제2절연막 스페이서(111) 하부에 'L' 자 형으로 형성된다.

다음, 전체표면 상부에 제1층간절연막(113)을 형성한다.

그 다음, 상기 반도체기판(101)의 셀영역에서 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제1층간절연막(113)을 식각하여 콘택홀(도시안됨)을 형성한다.

다음, 전체표면 상부에 다결정실리콘층(도시안됨)을 형성한 후, CMP공정으로 상기 다결정실리콘층 및 제1층간절연막(113)을 제거하여 상기 콘택홀에 매립되는 콘택플러그(115)를 형성한다. 이때, 상기 CMP공정 시 상기 제2절연막 스페이서(111) 및 제1절연막패턴(109)의 상부가 소정 두께 제거된다.

그 다음, 전체표면 상부에 제2층간절연막(117)을 형성한다. 이때, 상기 제2층간절연막(117)은 산화막 계열의 박막으로 형성된다.

다음, 비트라인 콘택 마스크를 식각마스크로 상기 제2층간절연막(117)을 식각하여 상기 콘택플러그(115) 중에서 비트라인 콘택으로 예정되는 부분을 노출시키는 비트라인 콘택홀(도시안됨)을 형성한다. 이때, 상기 제2층간절연막(117)은 산화막에 대하여 고선택비를 갖는 식각공정에 의해 제거되기 때문에 마스크절연막패턴(107)과 제2절연막 스페이서(111) 간에 형성되어 있는 제1절연막패턴(109)이 소정 두께 제거되어 틈이 형성된다.

그 다음, 전체표면 상부에 제3절연막(119)을 형성한다. 이때, 상기 제3절연막(119)은 산화막을 이용하여 300 ∼ 800Å 두께로 형성된 것이다. (도 3a 참조)

다음, 상기 제3절연막(119)을 전면식각하여 상기 비트라인 콘택홀 측벽에 제3절연막 스페이서(120)를 형성한다. 이때, 상기 제3절연막 스페이서(120)는 비트라인 콘택홀 형성 시 형성된 틈을 매립시킨다.

그 다음, 전체표면 상부에 확산방지막(121) 및 비트라인용 도전층(123)을 형성한다. (도 3b 참조)

그 후, 비트라인 마스크를 식각마스크로 상기 비트라인용 도전층(123)과 확산방지막(121)을 식각하여 비트라인(도시안됨)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 비트라인 콘택홀 형성 후 상기 비트라인 콘택홀 측벽에 산화막 스페이서를 추가로 형성함으로써 비트라인 콘택홀 형성 시 게이트전극과 질화막 스페이서 사이의 산화막패턴이 손실되어 형성된 틈을 통해 게이트전극과 비트라인 콘택 플러그 간에 브리지가 발생하는 것을 방지하여 소자의 공정 수율 및 신뢰성을 향상시키고, 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (3)

1. 반도체기판 상부에 마스크절연막패턴이 적층되어 있는 게이트전극을 형성하는 공정과,

   상기 게이트전극과 마스크절연막패턴의 측벽에 절연막 스페이서를 형성하는 공정과,

   전체표면 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택홀이 구비되는 제1층간절연막을 형성하는 공정과,

   전체표면 상부에 다결정실리콘층을 형성하는 공정과,

   상기 다결정실리콘층과 제1층간절연막을 화학적 기계적 연마공정으로 제거하여 상기 콘택홀을 매립시키는 콘택플러그를 형성하는 공정과,

   전체표면 상부에 제2층간절연막을 형성하는 공정과,

   비트라인 콘택마스크를 식각마스크로 상기 제2층간절연막을 식각하여 비트라인 콘택홀을 형성하는 공정과,

   전체표면 상부에 산화막을 형성하는 공정과,

   상기 산화막을 전면식각하여 상기 비트라인 콘택홀 측벽에 산화막 스페이서를 형성하는 공정을 포함하는 반도체소자의 제조방법.
2. 제 1 항에 있어서,

   상기 절연막 스페이서는 산화막과 질화막의 적층구조로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
3. 제 1 항에 있어서,

   상기 산화막은 300 ∼ 800Å 두께로 형성되는 것을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.