KR20020002018A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20020002018A
KR20020002018A KR1020000036411A KR20000036411A KR20020002018A KR 20020002018 A KR20020002018 A KR 20020002018A KR 1020000036411 A KR1020000036411 A KR 1020000036411A KR 20000036411 A KR20000036411 A KR 20000036411A KR 20020002018 A KR20020002018 A KR 20020002018A
Authority
KR
South Korea
Prior art keywords
insulating film
pattern
mask
insulating layer
forming
Prior art date
Application number
KR1020000036411A
Other languages
English (en)
Inventor
허민
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000036411A priority Critical patent/KR20020002018A/ko
Publication of KR20020002018A publication Critical patent/KR20020002018A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 도전층패턴 사이에 자기정렬콘택(self aligned contact)방법을 이용하여 콘택홀을 형성하는 식각공정 시 소자간의 절연을 위해 상기 도전층패턴의 측벽에 스페이서가 형성될 때 하부 도전층 패턴 상에 적층되어 있는 마스크 절연막 패턴이 손실되는 것을 방지하기 위하여 스페이서를 형성하고, 전체표면 상부에 피복성(step coverage)가 불량한 절연막을 소정 두께 형성한 후 전면식각공정을 실시하면 상기 마스크절연막패턴의 상부 및 스페이서의 측벽에 절연막패턴이 형성되는데 이때, 상기 절연막패턴은 상기 마스크절연막패턴의 상부에서는 두껍게 형성되고, 스페이서의 측벽에는 얇게 형성되어 도전층패턴 간의 스페이스 마진을 확보할 수 있고, 후속공정에서 상기 마스크절연막이 손실되어 도전층패턴이 노출되는 것을 방지하여 소자간에 쇼트(short)되는 등의 현상이 발생하는 것을 방지하여 소자의 동작특성 및 공정수율을 향상시키는 기술이다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 자기정렬콘택(self aligned contact)방법으로 콘택플러그를 형성한 다음, 소자간에 공정 마진을 확보하여 반도체소자의 고집적화를 가능하게 하는 기술에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture:NA, 개구수)에 반비례한다.
[ R = k*λ / NA, R = 해상도, λ = 광원의 파장, NA = 개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선, 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하거나, 공정 상의 방법으로는 노광마스크를 위상 반전 마스크를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer: 이하 CEL이라 함) 방법이나 두층의 감광막 사이에에스.오.지.(spin on glass: SOG) 등의 중간층을 개재시킨 삼층레지스트(Tri layer resist: 이하 TLR 라 함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들 간의 정확하고, 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격 유지를 위하여 마스크 정렬시의 오배열의 여유(misalignment tolerance), 노광공정 시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화, 마스크간의 정합 등과 같은 요인들을 고려하여 마스크를 형성한다.
이하, 첨부된 도면을 참고로 하여 종래 기술에 따른 반도체소자의 제조방법에 관하여 상세히 설명하기로 한다.
도 1a 및 도 1b 는 종래 기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(10)에서 소자분리 영역으로 예정되어 있는 부분 상에 소자분리절연막(11)을 형성하고, 나머지 반도체기판(10)에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트전극 마스크를 사용하여 상기 적층구조를 식각하여 마스크절연막패턴(14), 게이트전극(13) 및 게이트절연막패턴(12)의 적층구조 패턴을 형성한다.
그 다음, 상기 구조 상부에 제1절연막(15a)을 형성하고, 전체표면 상부에 층간절연막(16a)을 형성하여 평탄화시킨다. 이때, 상기 제1절연막(15a)은 질화막으로 형성한다. (도 1a참조)
그 후, 상기 반도체기판(10)에서 콘택플러그가 형성될 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막(16a)과 제1절연막(15a)을 식각하여 상기 적층구조패턴의 측벽에 스페이서(15b)를 형성한다. 상기 식각공정으로 상기 마스크절연막패턴(14)의 두께가 감소된다. (도 1b 참조)
상기와 같이 종래기술에 따른 반도체소자의 제조방법은, 소자간에 절연을 하기 위해 형성되는 스페이서 형성공정 시 게이트전극의 상부에 형성된 마스크절연막패턴의 두께가 감소하여 후속 공정에서의 공정 마진을 감소시킴으로써 상기 게이트전극이 노출되어 소자간에 쇼트를 유발시키는 등의 현상을 일으켜 공정수율 및 소자동작의 신뢰성을 떨어드리는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트전극 및 마스크절연막패턴의 측벽에 절연막 스페이서를 형성한 다음, 전체표면 상부에 피복성(step coverage)가 불량한 절연막을 재 증착한 후 전면식각공정을 실시하여 상기 마스크절연막패턴의 두께를 증가시키는 동시에 상기 절연막 스페이서의 측벽으로는 약간의 두께를 증가시켜 후속공정에서의 공정 마진을 확보함으로써 소자간에 절연특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 및 도 1b 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 내지 도 3d 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
10, 20, 30 : 반도체기판 11, 21 : 소자분리절연막
12, 22 : 게이트절연막패턴 13, 23 : 게이트전극
14, 24, 34 : 마스크절연막패턴 15a, 25a, 35a : 제1절연막
15b, 25b, 35b : 스페이서 16a, 26a : 층간절연막
16b, 26b : 평탄화막패턴 27a, 37a : 제2절연막
27b, 37b : 제2절연막패턴 31 : 제1층간절연막패턴
32 : 비트라인 콘택플러그 33 : 비트라인
36a : 제2층간절연막 36b : 제2층간절연막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하고, 전체표면 상부에 제1절연막과 층간절연막을 형성하는 공정과,
상기 반도체기판에서 콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막과 제1절연막을 식각하여 상기 적층구조의 측벽에 스페이서를 형성하고, 콘택플러그로 예정되는 부분을 노출시키는 층간절연막패턴을 형성하는 공정과,
전체표면 상부에 제2절연막을 형성하되, 상기 제2절연막은 피복성이 불량하여 상기 마스크절연막패턴의 상부에는 두껍게 형성되고, 스페이서의 측벽에는 얇게 형성되는 공정과,
상기 제2절연막을 전면식각하여 상기 층간절연막패턴의 상부 및 측벽과 상기 마스크절연막패턴의 상부 및 상기 적층구조의 측벽에 제2절연막패턴을 형성하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 소정의 하부구조물을 형성하고, 상기 반도체기판에서 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
상기 콘택플러그에서 비트라인 콘택으로 예정되는 부분에 접속되고, 상부에는 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,
전체표면 상부에 제1절연막과 제2층간절연막을 형성하는 공정과,
상기 콘택플러그에서 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제2층간절연막과 제1절연막을 식각하여 상기 비트라인의 측벽에 스페이서를 형성하고, 저장전극 콘택으로 예정되는 부분을 노출시키는 제2층간절연막패턴을 형성하는 공정과,
전체표면 상부에 제2절연막을 형성하되, 상기 제2절연막은 피복성이 불량하여 상기 마스크절연막패턴의 상부에는 두껍게 형성되고, 스페이서의 측벽에는 얇게 형성되는 공정과,
상기 제2절연막을 전면식각하여 상기 제2층간절연막패턴의 상부 및 측벽과 상기 마스크절연막패턴의 상부 및 상기 비트라인의 측벽에 제2절연막패턴을 형성하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2d 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(20)의 원하는 부분에 원하는 불순물의 종류를 이온주입하여 웰과 트랜지스터의 채널 부분 및 소자분리 영역의 아래 부분에 원하는 형태로 불순물이 존재하도록 한 후, 상기 반도체기판(20)에서 소자분리 영역으로 예정되어 있는 부분상에 소자분리절연막(21)을 형성한다.
다음, 전표면에 게이트절연막과 게이트전극용 도전층 및 마스크 절연막의 적층구조를 형성한 후, 게이트 전극 마스크를 식각마스크로 상기 적층구조를 식각하여 마스크절연막패턴(24), 게이트전극(23) 및 게이트절연막패턴(22)의 적층구조패턴을 형성한다.
그 다음, 전체표면 상부에 제1절연막(25a)과 층간절연막(26a)을 순차적으로 형성한다. 이때, 상기 제1절연막(25a)은 질화막으로 형성하고, 상기 층간절연막(26a)은 상기 제1절연막(25a)과 식각선택비를 갖는 산화막으로 형성한다. (도 2a 참조)
다음, 상기 반도체기판(20)에서 콘택플러그가 형성될 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막(26a)과 제1절연막(25a)을 식각하여 콘택플러그가 형성될 부분을 노출시키는 층간절연막패턴(26b)과 상기 적층구조패턴의 측벽에 스페이서(25b)를 형성한다. 이때, 종래기술에서와 마찬가지로 마스크절연막패턴(24)의 두께가 낮아진다. (도 2b 참조)
그 다음, 전체표면 상부에 제2절연막(27a)을 소정 두께 증착한다. 이때, 상기 제2절연막(27a)은 피복률이 40 ∼ 70%으로 증착 후 상기 층간절연막패턴(26b)의 상부 및 마스크절연막패턴(24)의 상부에는 두껍게 형성되지만, 상기 층간절연막패턴(26b)의 측벽 및 적층구조패턴의 측벽에는 얇게 형성된다. 상기 제2절연막(27a)은 300 ∼ 900℃의 온도에서 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 이용하여 50 ∼ 500Å 두께로 형성한다. (도 2c 참조)
다음, 상기 제2절연막(27a)을 전면식각하여 상기 층간절연막패턴(26b)의 상부 및 마스크절연막패턴(24)의 상부와 상기 층간절연막패턴(26b)의 측벽 및 적층구조패턴의 측벽에 제2절연막패턴(27b)을 형성한다. 상기 공정으로 마스크절연막패턴(24)의 두께가 증가하는 것에 비하여 상기 스페이서(25b)의 두께는 적게 증가하기 때문에 후속공정으로 형성되는 콘택플러그의 콘택저항 특성이 저하되는 것을 방지할 수 있다. (도 2d 참조)
도 3a 내지 도 3d 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(20) 상부에 소자분리절연막(도시안됨) 및 모스전계효과 트랜지스터 등의 하부구조물을 형성하고, 전체표면 상부에 비트라인 및 저장전극 콘택으로 예정되는 부분에 접속되는 콘택플러그(32)가 구비된 제1층간절연막패턴(31)을 형성한다.
다음, 상기 콘택플러그(32) 중에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(33)을 형성한다. 이때, 상기 비트라인(33)의 상부에는 마스크 절연막패턴(34)이 적층된다.
그 다음, 전체표면 상부에 제1절연막(35a) 및 제2층간절연막(36a)을 순차적으로 형성한다. 이때, 상기 제1절연막(35a)은 상기 제2층간절연막(36a)과 식각선택비 차이를 갖는 박막으로 형성한다. (도 3a 참조)
다음, 상기 콘택플러그(32)에서 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 이용하여 상기 제2층간절연막(36a)과 제1절연막(35a)을 식각하여 저장전극 콘택으로 예정되는 부분을 노출시키는 제2층간절연막패턴(36b)과 상기적층구조패턴의 측벽에 스페이서(35b)를 형성한다. 이때, 상기 비트라인(33) 상부에 적층되어 있는 마스크절연막패턴(34)의 두께가 감소한다. (도 3b 참조)
그 다음, 전체표면 상부에 제2절연막(37a)을 증착한다. 이때, 상기 제2절연막(37a)은 피복률이 40 ∼ 70%으로 증착 후 상기 제2층간절연막패턴(36b)의 상부 및 마스크절연막패턴(34)의 상부에는 두껍게 형성되지만, 상기 제2층간절연막패턴(36b)의 측벽 및 적층구조패턴의 측벽에는 얇게 형성된다. 상기 제2절연막(37a)은 300 ∼ 900℃의 온도에서 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 이용하여 50 ∼ 500Å 두께로 형성한다. (도 3c 참조)
다음, 상기 제2절연막(37a)을 전면식각하여 상기 제2층간절연막패턴(36b)의 상부 및 마스크절연막패턴(34)의 상부와 상기 제2층간절연막패턴(36b)의 측벽 및 적층구조패턴의 측벽에 제2절연막패턴(37b)을 형성한다. 상기 공정으로 마스크절연막패턴(34)의 두께가 증가하는 것에 비하여 상기 스페이서(35b)의 두께는 적게 증가하기 때문에 후속공정으로 형성되는 콘택플러그의 콘택저항 특성이 저하되는 것을 방지할 수 있다. (도 3d 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 도전층패턴 사이에 자기정렬콘택(self aligned contact)방법을 이용하여 콘택홀을 형성하는 식각공정 시 소자간의 절연을 위해 상기 도전층패턴의 측벽에 스페이서가 형성될 때 하부 도전층 패턴 상에 적층되어 있는 마스크 절연막 패턴이 손실되는 것을 방지하기 위하여 스페이서를 형성하고, 전체표면 상부에 피복성(step coverage)가 불량한 절연막을 소정 두께 형성한 후 전면식각공정을 실시하면 상기 마스크절연막패턴의 상부 및 스페이서의 측벽에 절연막패턴이 형성되는데 이때, 상기 절연막패턴은 상기 마스크절연막패턴의 상부에서는 두껍게 형성되고, 스페이서의 측벽에는 얇게 형성되어 도전층패턴 간의 스페이스 마진을 확보할 수 있고, 후속공정에서 상기 마스크절연막이 손실되어 도전층패턴이 노출되는 것을 방지하여 소자간에 쇼트(short)되는 등의 현상이 발생하는 것을 방지하여 소자의 동작특성 및 공정수율을 향상시키는 이점이 있다.

Claims (8)

  1. 반도체기판 상부에 게이트절연막패턴, 게이트전극 및 마스크절연막패턴의 적층구조를 형성하고, 전체표면 상부에 제1절연막과 층간절연막을 형성하는 공정과,
    상기 반도체기판에서 콘택플러그로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 층간절연막과 제1절연막을 식각하여 상기 적층구조의 측벽에 스페이서를 형성하고, 콘택플러그로 예정되는 부분을 노출시키는 층간절연막패턴을 형성하는 공정과,
    전체표면 상부에 제2절연막을 형성하되, 상기 제2절연막은 피복성이 불량하여 상기 마스크절연막패턴의 상부에는 두껍게 형성되고, 스페이서의 측벽에는 얇게 형성되는 공정과,
    상기 제2절연막을 전면식각하여 상기 층간절연막패턴의 상부 및 측벽과 상기 마스크절연막패턴의 상부 및 상기 적층구조의 측벽에 제2절연막패턴을 형성하는 공정을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2절연막은 40 ∼ 70%의 피복률을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2절연막은 300 ∼ 900℃의 온도에서 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2절연막는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 이용하여 50 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 반도체기판 상부에 소정의 하부구조물을 형성하고, 상기 반도체기판에서 콘택으로 예정되는 부분에 접속되는 콘택플러그가 구비된 제1층간절연막을 형성하는 공정과,
    상기 콘택플러그에서 비트라인 콘택으로 예정되는 부분에 접속되고, 상부에는 마스크절연막패턴이 적층되어 있는 비트라인을 형성하는 공정과,
    전체표면 상부에 제1절연막과 제2층간절연막을 형성하는 공정과,
    상기 콘택플러그에서 저장전극 콘택으로 예정되는 부분을 노출시키는 콘택마스크를 식각마스크로 상기 제2층간절연막과 제1절연막을 식각하여 상기 비트라인의 측벽에 스페이서를 형성하고, 저장전극 콘택으로 예정되는 부분을 노출시키는 제2층간절연막패턴을 형성하는 공정과,
    전체표면 상부에 제2절연막을 형성하되, 상기 제2절연막은 피복성이 불량하여 상기 마스크절연막패턴의 상부에는 두껍게 형성되고, 스페이서의 측벽에는 얇게형성되는 공정과,
    상기 제2절연막을 전면식각하여 상기 제2층간절연막패턴의 상부 및 측벽과 상기 마스크절연막패턴의 상부 및 상기 비트라인의 측벽에 제2절연막패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2절연막은 40 ∼ 70%의 피복률을 갖는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2절연막은 300 ∼ 900℃의 온도에서 증착하는 것을 특징으로 하는 반도체소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 제2절연막는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화 질화막을 이용하여 50 ∼ 500Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
KR1020000036411A 2000-06-29 2000-06-29 반도체소자의 제조방법 KR20020002018A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000036411A KR20020002018A (ko) 2000-06-29 2000-06-29 반도체소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000036411A KR20020002018A (ko) 2000-06-29 2000-06-29 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20020002018A true KR20020002018A (ko) 2002-01-09

Family

ID=19674771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000036411A KR20020002018A (ko) 2000-06-29 2000-06-29 반도체소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20020002018A (ko)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100457038B1 (ko) * 2002-09-24 2004-11-10 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
KR100471411B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 플러그 심을 억제할 수 있는 반도체소자 제조방법
KR100755066B1 (ko) * 2005-12-27 2007-09-06 주식회사 하이닉스반도체 위상 반전 마스크의 보정방법
KR100825034B1 (ko) * 2006-02-21 2008-04-24 주식회사 하이닉스반도체 질화막―질화막―산화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법
KR100869357B1 (ko) * 2002-05-17 2008-11-19 주식회사 하이닉스반도체 공극 발생을 최소화할 수 있는 반도체소자 제조방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100869357B1 (ko) * 2002-05-17 2008-11-19 주식회사 하이닉스반도체 공극 발생을 최소화할 수 있는 반도체소자 제조방법
KR100471411B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 플러그 심을 억제할 수 있는 반도체소자 제조방법
KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100457038B1 (ko) * 2002-09-24 2004-11-10 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택 형성 방법 및 이를이용한 반도체 장치의 제조 방법.
KR100755066B1 (ko) * 2005-12-27 2007-09-06 주식회사 하이닉스반도체 위상 반전 마스크의 보정방법
KR100825034B1 (ko) * 2006-02-21 2008-04-24 주식회사 하이닉스반도체 질화막―질화막―산화막 구조의 스페이서를 갖는반도체소자 및 그의 제조 방법

Similar Documents

Publication Publication Date Title
KR100334393B1 (ko) 반도체소자의 제조방법
KR100350764B1 (ko) 반도체소자의 제조방법
KR20020002018A (ko) 반도체소자의 제조방법
KR100307558B1 (ko) 반도체소자의 제조방법
KR100346449B1 (ko) 반도체소자의 제조방법
KR100307560B1 (ko) 반도체소자의 제조방법
KR20030058573A (ko) 반도체소자의 제조방법
KR100261682B1 (ko) 반도체 소자의 제조방법
KR20020052460A (ko) 반도체소자의 제조방법
KR20040061856A (ko) 반도체소자의 제조방법
KR100861188B1 (ko) 반도체소자의 제조방법
KR20030058635A (ko) 반도체소자의 제조방법
KR100324025B1 (ko) 반도체소자의제조방법
KR100527568B1 (ko) 반도체소자의 제조방법
KR100359159B1 (ko) 반도체소자의 비트라인 형성방법
KR20000027639A (ko) 반도체소자의 콘택 플러그 제조방법
KR20000045450A (ko) 반도체소자의 저장전극 형성방법
KR20040061857A (ko) 반도체소자의 제조방법
KR20020000348A (ko) 반도체소자의 제조방법
KR20040102720A (ko) 반도체소자의 제조방법
KR20020002013A (ko) 반도체소자의 제조방법
KR20030059417A (ko) 반도체소자의 제조방법
KR20020002024A (ko) 반도체소자의 제조방법
KR20020095910A (ko) 반도체소자의 제조방법
KR20020002009A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid