KR20040102720A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 랜딩플러그를 먼저 형성하고, 그 측벽에 질화막-산화막-질화막 구조의 절연 스페이서를 형성한 후, 게이트전극을 형성하였으므로, 게이트전극의 임계크기 조절이 용이하고, 게이트의 면적이 증가되며, 스페이서의 질화막 사이에 존재하는 산화막에 의해 질화막만의 스트레스가 감소되어 스트레스에 의한 결합과 누설전류가 감소되어 소자의 불량발생이 감소되고 리플레쉬 특성이 향상되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 랜딩 플러그를 구비하는 반도체소자의 제조방법에 관한 것으로서, 특히 랜딩 플러그의 측벽에 형성되는 절연 스페이서에 의한 기판 스트레스를 감소시켜 이로 인한 누설전류를 감소시켜 리플레쉬 특성등이 향상된 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
또한 SAC와 함께 랜딩 플러그를 형성하는 공정도 함께 연구 사용되고 있다.
도시되어있지는 않으나, 종래 기술에 따른 반도체소자의 제조 방법을 살펴보면 다음과 같다.
먼저, 반도체기판에서 소자분리산화막을 형성하고, 상부에 게이트산화막을 형성한 후, 상기 게이트산화막상에 하드마스크층 패턴과 중첩되어있는 게이트전극을 형성한다.
그다음 상기 게이트전극과 하드마스크층 패턴의 측벽에 질화막으로된 절연 스페이서를 형성하고, 전면에 층간절연막을 형성한 후, 랜딩플러그 콘택을 형성한 후, 상기 랜딩 플러그 콘택을 메우는 랜딩 플러그를 형성한다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 랜딩플러그의 측벽에 질화막 재질의 절연 스페이서가 형성되어있는데, 상기 질화막은 실리콘과의 접착성이 떨어지고, 기판 및 랜딩 플러그와의 접촉면에 스트레스를 유발하여 실리콘의 격자 구조에 뒤틀림등의 결함을 발생시켜 누설전류원이 되게하여 소자의 리플레쉬 특성과 수율을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 랜딩 플러그의 측벽에 형성되는 절연 스페이서에 의한 기판의 스트레스 발생을 방지하여 스트레스에 의한 소자의 누설전류 증가나 불량발생을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 소자분리산화막
14 : 랜딩 플러그 15, 17 : 질화막
16 : 산화막 18 : 게이트산화막
22 : 도전층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의특징은,
반도체기판에서 콘택으로 예정되어있는 부분상에 랜딩플러그를 형성하는 공정과,
상기 랜딩 플러그의 측벽에 질화막-산화막-질화막 적층 구조의 절연 스페이서를 형성하는 공정과,
상기 반도체기판상에 게이트 산화막을 형성하는 공정과,
상기 게이트 산화막상에 게이트전극을 형성하는 공정을 구비함에 있다.
본 발명의 다른 특징은, 상기 랜딩플러그는 에피 성장된 실리콘 또는 화학기상증착된 다결정실리콘층을 패턴닝하여 형성되며, 상기 절연 스페이서의 질화막과 산화막은 각각 질화막은 50∼400Å 이고, 상기 산화막은 90∼500Å 두께로 형성되고, 상기 게이트전극은 다결정실리콘층과 금속층의 적층 구조로 형성하되, 다결정실리콘층은 550∼700℃에서 400∼900Å 두께로 형성하고, 그 상부에 형성되는 금속층은 텅스텐층이나 텅스텐 실리사이드층으로서 300∼500℃에서 500∼1000Å 두께로 형성되는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 1a 내지 도 1c는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 실리콘 웨이퍼등의 반도체기판(10)에서 소자분리 영역으로 예정되어있는 부분상에 소자분리산화막(12)을 형성하여 활성영역을 정의한 후, 상기 반도체기판(10)에서 상부 배선과의 랜딩 콘택으로 예정되어있는 부분상에 실리콘 재질의 랜딩 플러그(14)를 1800∼2200Å 두께로 형성한다. 여기서 상기 랜딩 플러그(14)는 에피 성장된 실리콘이거나 화학기상증착된 다결정실리콘층을 패턴닝하여 형성하는 것으로서, 실리콘 에피성장은 에피 마스크로 랜딩 플러그 부분의 반도체기판(10)을 노출시킨 후, 900∼950℃ 정도에서 성장시키며, 상기 다결정실리콘층은 550∼650℃ 정도에서 형성한다. (도 1a 참조).
그다음 상기 구조의 전표면에 질화막(15), 산화막(16) 및 질화막(17)을 순차적으로 형성한 후, 이를 에치백하여 질화막-산화막-질화막 재질의 절연 스페이서를 형성한다. 여기서 상기 질화막(15, 17)은 각각 50∼400Å이고, 상기 산화막(16)은 90∼500Å 정도 두께로 형성한다. (도 1b 참조).
그후, 상기 반도체기판(10)의 표면에 게이트산화막(18)을 형성하고, 상기 구조의 전표면에 게이트전극이 되는 도전층(20)을 도포한 후, 상기 도전층(20)의 상부를 평탄화 식각하여 각각의 도전층(20) 패턴으로 분리된 게이트전극을 형성한다. 여기서 상기 도전층(20)은 다결정실리콘층과 금속층의 적층 구조로 형성하되, 다결정실리콘층은 550∼700℃에서 400∼900Å 두께로 형성하고, 그 상부에 형성되는 금속층은 텅스텐층이나 텅스텐 실리사이드층으로서 300∼500℃에서 500∼1000Å 두께로 형성한다. (도 1c 참조).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 랜딩플러그를 먼저 형성하고, 그 측벽에 질화막-산화막-질화막 구조의 절연 스페이서를 형성한 후, 게이트전극을 형성하였으므로, 게이트전극의 임계크기 조절이 용이하고, 게이트의 면적이 증가되며, 스페이서의 질화막 사이에 존재하는 산화막의 완충 작용에 의해 질화막만의 스트레스가 감소되어 스트레스에 의한 결합과 누설전류가 감소되어 소자의 불량발생이 감소되고 리플레쉬 특성이 향상되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (4)
- 반도체기판에서 콘택으로 예정되어있는 부분상에 랜딩플러그를 형성하는 공정과,상기 랜딩 플러그의 측벽에 질화막-산화막-질화막 적층 구조의 절연 스페이서를 형성하는 공정과,상기 랜딩플러그 사이의 반도체기판상에 게이트 산화막을 형성하는 공정과,상기 게이트 산화막상에 게이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 랜딩플러그는 에피 성장된 실리콘 또는 화학기상증착된 다결정실리콘층을 패턴닝하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 절연 스페이서의 질화막은 각각 50∼400Å 의 두께로 형성되고, 상기 산화막은 90∼500Å 의 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 게이트전극은 다결정실리콘층과 금속층의 적층 구조로 형성하되, 다결정실리콘층은 550∼700℃의 온도에서 400∼900Å의 두께로 형성하고, 그 상부에 형성되는 금속층은 텅스텐층이나 텅스텐 실리사이드층으로서 300∼500℃에서 500∼1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
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