KR100527531B1 - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 LT SNC를 구비하는 반도체소자에서 LT SNC 오픈 후에 탑로딩 효과는 크고 단차피복성은 낮은 조건에서 질화막을 증착하고, 전면 식각하여 콘택홀 스페이서를 형성하여 LT SNC 오픈 지역의 비트라인 하드마스크를 보강하여 CMP 공정마진을 증가시키고, 주변회로영역에 질화막이 남도록하여 후속 콘택플러그 분리를 위한 CMP 공정시 나홀로 비트라인이나 과식각이 우려되는 게이트전극 상부의 비트라인이 오픈되는 것을 방지하였으므로, 주변회로영역에서의 비트라인 단락이나 단선등을 방지하고, CMP 공정마진 증가로 후속 공정이 용이해지고 소자의 불량 가능성이 감소되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Manufacturing method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인의 상부에 캐패시터를 구비하는 반도체소자에서 선형 전하저장전극 콘택(line type storage node contact; 이하 LT SNC라 칭함) 형성시 콘택홀 스페이서를 단차피복성과 탑로딩효과를 이용하여 비대칭으로 형성하여 후속 콘택플러그 형성을 위한 화학 기계적 연마(이하 CMP라 칭함) 공정에서의 공정여유도를 증가시키고, 비트라인 단락을 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
[R=k*λ/NA,~R=해상도,~λ=광원의~파장,~NA=개구수~]
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소돠거나, 여유가 전혀없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 자기정렬콘택 방법등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 재반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 자기정렬콘택 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1a 내지 도1d는 종래 기술에 따른 반도체소자의 제조공정도로서, LT SNC 형성의 예이다.
먼저, 반도체기판(10)상에 소자분리산화막과 게이트전극 및 소오스/드레인영역등의 하부 구조물(도시되지 않음)을 형성하고, 하부 콘택플러그(14)를 구비하는 제1층간절연막(12)을 형성한 후, 상기 제1층간절연막(12)상에 질화막 재질의 식각정지층(15)을 형성하고, 상기 식각정지층(15)상에 질화막 재질의 하드마스크(18)와 중첩되어있는 비트라인(16)을 형성하고, 상기 패턴의 측벽에 질화막 재질의 절연 스페이서(20)를 형성한다. (도 1a 참조).
그다음 상기 구조의 전표면에 제2층간절연막(22)을 형성하고, 화학 기계적연마 방법으로 상부면을 평탄화시킨 후, 상기 제2층간절연막(22)상에 전하저장전극용 콘택홀 형성을 위한 감광막 패턴(24)을 형성한다. (도 1b 참조).
그후, 상기 감광막 패턴(24)을 마스크로 노출되어있는 제2층간절연막(22)과 식각정지층(15)을 순차적으로 건식식각 방법으로 제거하여 전하저장전극용 콘택홀(26)을 형성하고, 상기 감광막 패턴(24)을 제거한 후, 상기 콘택홀(26)의 측벽에 질화막 재질의 콘택홀 스페이서(28)를 형성하되, 로형의 저압 화학기상증착 장치에서 질화막을 도포하고 이를 에치백하여 형성한다. (도 1c 참조).
그다음 상기 구조의 전표면에 도전층(도시되지 않음)을 도포하여 상기 콘택홀(26)을 메우고, CMP 방법으로 분리시켜 상부 콘택플러그(29)를 형성한다. (도 1d 참조).
도 2a 내지 도 2c는 종래 기술의 문제 발생 상태를 촬영한 SEM 사진으로서,도 2a는 도 1c 상태에서의 반도체소자의 SEM 사진이며, 도 2b는 도 2a에서 LT SNC가 없는 부분의 단면 SEM 사진이고, 도 2c는 도 2a에서 LT SNC 부분의 단면 SEM 사진으로서, 도 2c에서 LT SNC 오픈 지역의 하드마스크 상부가 손상되어 있는 것을 볼수 있다.
또한 도 3은 종래 주변회로영역에서 게이트전극과 함께 있는 비트라인 패턴 부분의 CMP 공정후 SEM 사진으로서, 도 3에서는 주변회로영역에서 하부에 게이트전극이 존재하는 비트라인 패턴이 CMP 공정후 일부가 노출되어있는 것을 볼수 있다.
또한 도 4는 종래 주변회로영역에서 나홀로 비트라인 패턴 부분의 CMP 공정후 SEM 사진으로서, 주변회로영역에서 나홀로 비트라인의 경우에도, 과식각이 발생하여 에지 부분이 노출되어 있는 것을 볼수 있다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 LT SNC 형성시 SNC 오픈 지역의 비트라인 하드마스크가 손상되어 있어 CMP 타깃을 LT SNC 오픈 지역으로 잡아야하므로 공정 마진이 작아지고, 이 경우 패턴 밀도가 낮은 주변회로영역의 나홀로 비트라인 패턴지역이나 하부에 게이트전극이 존배하는 비트라인 패턴지역에서 과도한 연마가 발생하여 비트라인이 노출되어 후속 공정에서 소자의 단락이 발생되는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 LT SNC의 CMP 공정시 형성되는 콘택홀 스페이서를 탑로딩 효과와 단차피복성을 이용하여 비대칭 성장시켜 하드마스크의 상부가 볼록하게 형성하고 후속 공정을 진행하여 하드마스크 손상에 따른 CMP 공정마진의 감소를 방지하고, 주변회로영역에서는 탑로딩 효과에 의해 두껍게 형성된 질화막이 남게되어 하부에 게이트전극이 있는 비트라인이나 나홀로 비트라인의 노출을 방지하여 소자의 단락을 예방할 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 전하저장전극용 하부 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막상에 하드마스크 패턴과 중첩되어있는 비트라인을 형성하는 공정과,
상기 비트라인 및 하드마스크패턴 측벽에 절연막 스페이서를 형성하는 공정과,
상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
상기 제2층간절연막상에 LT SNC 마스크인 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴에 의해 노출되어있는 제2층간절연막을 제거하여 상기 하부 콘택플러그를 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
상기 구조의 전표면에 탑로딩 효과가 있는 비대칭 성장 방법으로 질화막을 형성하는 공정과,
상기 질화막을 전면 식각하여 콘택홀 스페이서를 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 5a 내지 도 5d는 본 발명에 따른 반도체소자의 제조공정도로서, LT SNC의 예이다.
먼저, 반도체기판(30)상에 소정의 하부구조물, 예를 들어 소자분리산화막과 게이트전극 및 소오스/드레인영역을 구비하는 MOSFET등을 형성하고, 전하저장전극용 콘택플러그(34)들을 구비하는 산화막 재질의 제1층간절연막(32)을 형성한 후, 상기 제1층간절연막(32)상에 질화막 재질의 식각정지층(35)을 형성한다. 여기서 상기 식각정지층(35)은 형성하지 않을 수도 있다.
그다음 상기 식각정지층(35)상에 질화막 재질의 하드마스크(38) 패턴과 중첩되어있는 비트라인(36)을 형성한 후, 상기 구조의 전표면에 질화막의 전면 도포 및 전면 식각에 의해 상기 비트라인(36)과 하드마스크(38) 패턴의 측벽에 질화막 스페이서(40)를 형성하며, 상기 구조의 전표면에 산화막 재질의 제2층간절연막(42)을 형성하고, CMP 방법으로 상부면을 평탄화시킨 후, 상기 제2층간절연막(42)상에 LT SNC 형성을 위한 감광막 패턴(44)을 형성한다. (도 5a 참조).
그후, 상기 감광막 패턴(44)을 마스크로 노출되어있는 제2층간절연막(42)과 식각정지층(35)을 순차적으로 건식식각 방법으로 제거하여 콘택플러그(34)를 노출시키는 전하저장전극용 콘택홀(46)을 형성한다. 이때 상기 감광막 패턴(44) 오픈 지역의 하드마스크(38)의 상부가 손상되어 두께가 어느정도 감소되며, 상기 감광막 패턴(44)은 제거된다. (도 5b 참조).
그다음 상기 구조의 전표면에 비대칭 성장되는 질화막을 형성하고, 이를 전면 식각하여 콘택홀 스페이서(48)를 형성한다. 이때 상기 질화막 성장공정은 소스 가스의 분압을 조절할 수 있는 싱글챔버형 저압 CVD 장치를 이용하여 단차피복성과 탑로딩효과을 조절하여 상부가 측면이나 하부 보다 두껍게 증착되도록한다.
여기서 비대칭 증착 공정은 웨이퍼 하나의 기체 분압을 조절할 수 있는 장치에서 실시하되, 표 1에 나타나 있는 바와 같이, SiH4/NH3 의 유량을 20/30, 20/60, 20/500, 20/1000 및 5/2000 까지 변화시켜 단차피복성의 y축 방향과, 로딩 효과의 측면 및 탑 부분으로 나누어 측정한 결과를 살펴보면, SiH4 가스 유량이 증가할수록 단차피복성과 로딩효과가 모두 작아지는 특징을 나타내고 있으며, 20/500 유량 부터는 Si 리치 쪽으로 평형을 이루는 것을 도 6의 그래프에서 볼 수 있다.
따라서 단차피복성은 낮고 측면 로딩 효과가 작으며, 탑 로딩 효과는 큰 영역의 가스 유량 범위, 예를 들어 SiH4/NH3 의 유량을 0.25∼70%, 바람직하게는 30∼40% 에서 공정을 진행하면, 단차피복성은 Y축 방향 성장두께 : X축 방향 성장 두께의 비가 1 : 1.3∼2이고, 탑로딩 효과는 탑 부분에서의 성장두께 : 버툼 부분에서의 성장 두께의 비가 1 : 1.3∼2로 조절하면, 하드마스크의 상부가 보강되어지는 버섯 형상으로 질화막이 증착된다.
도 7은 SiH4/NH3 의 유량이 5/2000 의 조건에서 콘택홀 스페이서가 형성된 것으로서, 하드마스크의 보강이 전혀 이루어지지 않은 것을 볼수 있으며, 도 8은 SiH4/NH3 의 유량이 20/60 의 조건에서 콘택홀 스페이서가 형성된 것으로서, 하드마스크의 상부가 상당히 보강되어 있는 것을 볼 수 있다.
메인 셀지역 LT SNC 오픈 영역에서는 비트라인 상부의 질화막이 두껍게 형성되어 CMP 연마 공정의 여유도가 증가되고, 주변회로영역에서는 셀영역에서 보다 질화막이 두껍게 증착되므로, 에치백 공정후에도 일정 두께가 남게되어 후속 콘택플러그 분리를 위한 CMP 공정시에도 주변회로영역의 취약 지역인 나홀로 비트라인이나 게이트전극 상부의 비트라인 패턴이 보호된다. (도 5c 참조).
그다음 상기 구조의 전표면에 콘택플러그가 되는 도전층을 도포하여 상기 콘택홀(46)을 메우고, 도전층의 상부를 CMP 방법으로 연마하여 각 콘택홀(46) 별로 분리된 콘택플러그(49)를 형성한다. (도 5d 참조).
상기에서 콘택홀 스페이서를 실리콘이 많이 포함되는 성분으로 형성하여야하는 경우 절연 특성을 고려하여 일차로 저실리콘함유 질화막을 형성하고, 이차로 탑로딩 효과와 단차피복성을 조절한 고실리콘 함유 질화막을 형성하는 이단계 공정을 진행 할수도 있다.
[표 1]
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 LT SNC를 구비하는 반도체소자에서 LT SNC 오픈 후에 탑로딩 효과는 크고 단차피복성은 낮은 조건에서 질화막을 증착하고, 전면 식각하여 콘택홀 스페이서를 형성하여 LT SNC 오픈 지역의 비트라인 하드마스크를 보강하여 CMP 공정마진을 증가시키고, 주변회로영역에 질화막이 남도록하여 후속 콘택플러그 분리를 위한 CMP 공정시 나홀로 비트라인이나 과식각이 우려되는 게이트전극 상부의 비트라인이 오픈되는 것을 방지하였으므로, 주변회로영역에서의 비트라인 단락이나 단선등을 방지하고, CMP 공정마진 증가로 후속 공정이 용이해지고 소자의 불량 가능성이 감소되어 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a는 도 1c 상태에서의 반도체소자의 SEM 사진.
도 2b는 도 2a에서 LT SNC가 없는 부분의 단면 SEM 사진.
도 2c는 도 2a에서 LT SNC 부분의 단면 SEM 사진.
도 3은 종래 주변회로영역에서 게이트전극과 함께 있는 비트라인 패턴 부분의 CMP 공정후 SEM 사진.
도 4는 종래 주변회로영역에서 나홀로 비트라인 패턴 부분의 CMP 공정후 SEM 사진.
도 5a 내지 도 5d는 본 발명에 따른 반도체소자의 제조공정도.
도 6은 본 발명에 따른 SiH4/NH3 유량 변화에 따른 효과 변화 그래프.
도 7은 도 6에서 SiH4/NH3 = 5/2000에서의 콘택홀 스페이서의 단면 SEM사진.
도 8은 도 6에서 SiH4/NH3 = 20/60에서의 콘택홀 스페이서의 단면 SEM사진.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 30 : 반도체기판 12, 32 : 제1층간절연막
14, 34 : 콘택플러그 15, 35 : 식각정지층
16, 36 : 비트라인 18, 38 : 하드마스크
20, 40 : 질화막 스페이서 22, 42 : 제1층간절연막
24, 44 : 감광막 패턴 26, 46 : 콘택홀
28, 48 : 콘택홀 스페이서 29, 49 : 콘택플러그

Claims (3)

  1. 반도체기판상에 전하저장전극용 하부 콘택플러그를 구비하는 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막상에 하드마스크 패턴과 중첩되어있는 비트라인을 형성하는 공정과,
    상기 비트라인 및 하드마스크패턴 측벽에 절연막 스페이서를 형성하는 공정과,
    상기 구조의 전표면에 제2층간절연막을 형성하는 공정과,
    상기 제2층간절연막상에 LT SNC 마스크인 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴에 의해 노출되어있는 제2층간절연막을 제거하여 상기 하부 콘택플러그를 노출시키는 전하저장전극 콘택홀을 형성하는 공정과,
    상기 구조의 전표면에 탑로딩 효과가 있는 비대칭 성장 방법으로 질화막을 형성하는 공정과,
    상기 질화막을 전면 식각하여 콘택홀 스페이서를 형성하는 공정을 구비하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 비대칭 성장 질화막은 싱글챔버형 저압 CVD 장치로 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항 및 제 2 항중 어느 한 항에 있어서,
    상기 비대칭 성장 질화막은 SiH4/NH3 의 유량 30∼40% 에서 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
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