KR20010063856A - 반도체소자의 제조방법 - Google Patents

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KR20010063856A
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Abstract

본 발명은 반도체소자의 제조방법에 관한 것으로, 다마신(damascene)공정을 사용하여 비트라인 및 비트라인 콘택을 형성하는 경우 비트라인간에 단락을 방지하는 절연막 스페이서의 형성공정시 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 식각마스크로 비트라인 트렌치의 일부를 형성한 다음, 그 식각면에 절연막 스페이서를 형성하고 계속해서 비트라인 트렌치 및 비트라인 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하고 비트라인 콘택 및 비트라인을 형성함으로써 비트라인 트렌치 및 비트라인 콘택홀 형성후 절연막 스페이서를 형성하는 경우 상기 비트라인 콘택홀이 매립되는 것을 방지하고, 비트라인을 식각공정이 아닌 증착공정으로 형성할 수 있으므로 비트라인과 주변의 다른 물질과의 계면특성을 향상시켜 후속 고온공정에서 비트라인이 리프팅되는 것을 방지하여, 전기적 특성이 우수하지만 리프팅되지 쉬운 물질로도 비트라인으로 형성할 수 있으므로 소자의 동작 특성을 향상시킬 수 있다.

Description

반도체소자의 제조방법{Fabricating method for semiconductor device}
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다마신공정으로 비트라인 및 비트라인 콘택플러그를 형성하는 공정에서 저장전극 콘택과 비트라인간에 절연막 스페이서를 형성하여 소자간에 단락되는 것을 방지하는 방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
상기와 같이 SAC방법을 사용하여 도전배선을 형성하는 경우 콘택홀을 형성한 다음, 콘택플러그를 형성하고, 도전층을 형성한 다음, 도전배선마스크를 사용하여 상기 도전층을 식각하여 도전배선을 형성하였으나, 상기 식각공정에 의한 스트레스에 의해 후속공정온도 등에 의해 비트라인이 들뜨는 현상이 발생하고, 감광막 패턴의 두께가 감소함에 따라 배선식각이 어려워지는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 다마신(damascene)공정으로 도전배선을 형성하였다.
상기 다마신공정으로 비트라인을 형성하는 방법은 듀얼 다마신공정으로 비트라인 콘택과 비트라인 트렌치 식각을 동시에 진행하여 비트라인과 비트라인 콘택플러그를 동시에 형성하는 방법이 있다.
그러나, 상기 방법은 절연막의 식각공정시 자기정렬콘택공정으로 비트라인 식각방지층 및 게이트전극과 콘택간의 단락을 방지하기 위한 마스크절연막 및 절연막 스페이서에 대해 높은 식각선택비를 확보해야 하기 때문에 소자의 패턴 크기가 작아지고, 감광막 패턴의 높이가 낮아짐에 따라 식각공정이 매우 어려우며 공정마진이 작은 단점이 있다.
한편, 다른 방법으로 콘택플러그를 먼저 형성한 다음, 다마신공정으로 비트라인을 형성하는 싱글다마신공정은 듀얼다마신공정보다 식각공정이 수월하지만, 콘택플러그형성공정과 비트라인형성공정을 별도로 진행해야 하므로 공정이 복잡해지는 단점이 있다.
또한, 비트라인형성시 후속공정인 저장전극 콘택형성시 비트라인과의 단락을 방지하기 위해 비트라인을 감싸는 절연막을 형성해야 하지만, 다마신공정으로 비트라인을 형성하는 경우 비트라인을 감싸지는 절연막 스페이서를 형성하기 어려운 단점이 있다.
듀얼다마신공정시 절연막 식각공정으로 비트라인 트렌치 및 비트라인 콘택식각을 진행한 후 비트라인을 감싸는 절연막 스페이서를 형성하는 경우 게이트전극 간의 공간에도 절연막이 증착되어 콘택내의 게이트전극 간의 공간이 대부분 채워져식각공정으로 반도체기판까지 콘택오픈이 거의 불가능하게 된다. 그리고, 싱글 다마신공정에서는 비트라인 트렌치식각후 하부에 마스크절연막이 드러나는데 후속의 비트라인을 둘러싸는 절연막 스페이서 식각공정시 하부의 마스크절연막 또는 그 아래의 층간절연막에 대해 높은 식각선택비를 확보해야 하는 문제점이 있다.
또한, 비트라인 콘택홀을 형성하기 위해 층간절연막을 식각하는 공정에서는 게이트전극과 비트라인 콘택 간의 단락을 방지하기 위해서 게이트전극 상측에 구비되는 마스크절연막과 측벽에 구비되는 절연막 스페이서에 대하여 높은 식각선택비를 확보해야 하고, 비트라인 형성시에도 후속의 저장전극 콘택형성에 대하여 단락을 방지하기 위해 비트라인을 감싸는 절연막 패턴을 형성해야 한다.
상기 듀얼 다마신공정으로 비트라인 및 비트라인 콘택플러그를 형성하는 경우 기존의 금속층 형성후 비트라인 식각하는 방법에서 문제가 되는 식각스트레스 및 이로 인한 후속공정온도 등에 의해 배선이 들뜨는 현상을 감소시킬 수 있으며, 감광막의 두께가 감소함에 따라 배선식각공정이 어려워지는 문제점을 해결할 수 있다. 상기 듀얼 다마신공정으로 비트라인 및 비트라인 콘택플러그를 형성함에 있어서는 종래기술에 따라 금속층과 마스크절연막을 증착하고, 비트라인 마스크를 식각마스크로 상기 마스크절연막과 금속층을 식각하여 비트라인을 형성한 다음, 상기 비트라인을 감싸는 절연막 패턴을 형성하는 방법과는 반대로, 절연막 패턴을 미리 형성한 다음, 상기 절연막 패턴 내부에 비트라인을 형성한다.
그러나, 상기 듀얼 다마신공정은 다음과 같은 문제점이 있다.
먼저, 층간절연막을 식각하여 비트라인 트렌치 및 비트라인 콘택홀을 형성한후, 비트라인을 감싸는 절연막 패턴을 형성하는 경우 게이트전극의 측벽에 구비된 절연막 스페이스에도 상기 절연막 패턴이 형성되어 고집적 반도체소자의 콘택을 형성하기에는 공정마진이 확보되지 않기 때문에 콘택홀의 오픈이 거의 불가능하게 된다.
또한, 상기 비트라인 트렌치를 형성한 후 식각마스크로 사용된 감광막 패턴을 제거하고, 비아콘택 식각전에 비트라인 스페이서를 형성하는 방법에 있어서도 비트라인 콘택 식각을 감광막 패턴 대신 하드마스크를 사용하여 비아콘택 식각을 진행해야 하는데 이 방법 역시 문제가 된다. 비트라인 콘택식각은 게이트전극과 콘택간의 단락을 방지하기 위해 게이트전극을 보호하는 절연막 패턴에 대해 높은 식각선택비를 확보해야 하는데, 이는 SAC공정으로서 절연막 식각공정시 감광막 패턴과 식각가스로부터 발생하여 절연막 패턴에 증착되는 폴리머를 이용하여 식각선택비를 확보하는 방법이다. 그러므로, 감광막 패턴 대신 하드마스크를 사용하여 콘택을 형성하는 경우 식각선택비를 확보하기 어려운 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 듀얼다마신공정으로 비트라인 콘택과 비트라인을 형성하는 공정시 저장전극 콘택과 비트라인 간에 절연막 스페이서를 형성하되, 상기 비트라인이 형성될 부분을 노출시키는 비트라인 트렌치 식각후 식각마스크로 사용된 감광막 패턴을 제거하지 않고 상기 절연막 스페이서를 형성하는 동시에 비트라인 트렌치 및 비트라인 콘택홀을 형성함으로써 상기 비트라인 트렌치 및 비트라인 콘택홀 형성후 절연막 스페이서를 형성하여 상기비트라인 콘택홀이 매립되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 게이트전극
15 : 제1마스크절연막 패턴 17 : 제1절연막 스페이서
19 : 제1층간절연막 21 : 식각방지막 패턴
23 : 제1감광막 패턴 25 : 제2층간절연막
27 : 제2감광막 패턴 29 : 제2절연막
30 : 제2절연막 스페이서 31 : 비트라인 콘택홀
32 : 비트라인 트렌치 33 : 비트라인
35 : 제2마스크절연막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 상측에 제1마스크절연막 패턴이 구비되고, 측벽에 제1절연막 스페이서가 구비되는 게이트전극과 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하고, 전체표면 상부에 제1층간절연막을 형성하는 공정과,
상기 제1층간절연막 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 식각방지막을 형성하는 공정과,
전체표면 상부에 제2층간절연막을 형성하고, 상기 제2층간절연막 상부에 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 상기 제2층간절연막을 소정 두께 식각하고, 전체표면 상부에 제2절연막을 형성하는 공정과,
상기 제2절연막을 전면식각공정으로 식각하여 제2절연막 스페이서를 형성하는 동시에 상기 제2층간절연막과 제1층간절연막을 제거하여 비트라인 트렌치와 비트라인 콘택홀을 형성한 후, 상기 감광막 패턴을 제거하는 공정과,
전체표면 상부에 도전층을 형성하여 상기 비트라인 콘택홀과 비트라인 트렌치를 매립시키는 비트라인 콘택 및 비트라인을 형성하는 공정과,
상기 비트라인의 상부를 식각하여 상기 비트라인 트렌치 내부를 소정 두께 노출시킨 후, 상기 노출된 비트라인 트렌치를 매립시키는 제2마스크절연막 패턴을형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 7 은 본 발명에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리 절연막(도시안됨)을 형성하고, 전체표면 상부에 게이트절연막(도시안됨)을 형성한 다음, 전체표면 상부에 게이트전극용 도전층과 제1마스크절연막을 순차적으로 형성한다. 상기 제1마스크절연막은 SiON막, Si를 10% 이상 함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나로 형성한다.
다음, 게이트전극 마스크를 식각마스크로 상기 제1마스크절연막과 게이트전극용 도전층을 식각하여 게이트전극(13)과 제1마스크절연막 패턴(15)의 적층구조를 형성한다.
그 다음, 상기 적층구조의 측벽에 제1절연막 스페이서(17)를 형성한다.
다음, 전체표면 상부에 제1층간절연막(19)을 형성하고, 상기 제1층간절연막(19) 상부에 식각방지막(도시안됨)을 형성한다. 이때, 상기 식각방지막(21)은 SiON막, Si를 10% 이상 함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성한다.
그 다음, 상기 식각방지막(21) 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 제1감광막 패턴(23)을 형성하고, 상기 제1감광막 패턴(23)을 식각마스크로 상기 식각방지막을 식각하여 식각방지막 패턴(21)을 형성한다. (도 1 참조)
다음,상기 제1감광막 패턴(23)을 제거한다.
그 다음, 전체표면 상부에 제2층간절연막(25)을 형성하고, 상기 제2층간절연막(25) 상부에 비트라인으로 예정되는 부분을 노출시키는 제2감광막 패턴(27)을 형성한다. (도 2 참조)
그 다음, 상기 제2감광막 패턴(27)을 식각마스크로 상기 제2층간절연막(25)을 소정 두께 식각한다. 그리고, 상기 식각공정은 CF4/Ar, CHF3/Ar 및 C4F8/Ar으로 이루어지는 군에서 임의로 선택되는 하나를 주식각가스로 사용하고, 산소를 포함하는 가스를 혼합한 혼합가스를 식각가스로 사용하여 상기 제2감광막 패턴(27)의 식각면을 부식시켜 라운드한 모양이 되도록 제2감광막 패턴(27)에 대한 식각선택비를 감소시킨다. 이는 후속공정에서 제2절연막의 식각공정을 용이하게 한다.
그리고, 전체표면 상부에 제2절연막(29)을 형성한다. 상기 제2절연막(29)은 질화막으로, 저온공정으로 실시되는 PE(plasma enhanced)증착장비에서 증착된다. (도 3 참조)
다음, 상기 제2절연막(29)을 전면식각공정으로 식각하여 제2절연막 스페이서(30)를 형성하되, 상기 전면식각공정은 상기 제2절연막 스페이서(30)가 형성된 후에도 계속 진행되어 상기 제2층간절연막(25) 및 제1층간절연막(19)을 제거하여 비트라인 콘택홀(31) 및 비트라인 트렌치(32)를 형성한다.
상기 제2절연막(29)의 식각공정시 상기 제2감광막 패턴(27)의 측벽에 제2절연막(29)이 형성되지 않도록 CF4/Ar, CHF3/Ar 등의 질화막 식각가스에 바이어스 파워(bias power)를 낮추고 CH2F2, CH3F 등의 C-H-F계 가스를 첨가한다.
상기 제2층간절연막(25) 및 제1층간절연막(19)의 식각공정은 상기 제2감광막 패턴(27)과, 제2절연막 스페이서(30)와 제1절연막 스페이서(17)에 대한 고선택적 식각공정이 가능하도록 C2F6또는 C2F4또는 C3F6또는 C3F8또는 C4F6또는 C4F8또는 C5F8또는 C5F10또는 C2HF5등 다량의 폴리머를 유발하는 과탄소함유가스를 사용하여 실시하거나, 상기 과탄소함유가스에 CHF3, CH3F, CH2F2, CH2, CH4, C2H4, H2등 수소를 함유하는 가스를 혼합한 혼합가스를 사용하여 실시할 수 있다. 또한, 상기 과탄소함유가스 및 상기 혼합가스에 He, Ne, Ar 또는 Xe 등의 불활성가스를 포함시켜 식각공정을 실시함으로써 플라즈마안정 및 스퍼터효과를 증대시켜 식각멈춤현상을 개선하여 재현성있는 식각공정을 실시할 수 있다.
그리고, 상기 식각공정은 CxHyFz(x≥2, y≥2, z≥2)가스를 식각가스로 사용하여 제1마스크절연막 패턴(15) 및 제1절연막 스페이서(17)에 대해서 높은 식각선택비를 갖게 하고, 상기 CxHyFz(x≥2, y≥2, z≥2)가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 실시할 수 있다.
그 다음, 상기 제2감광막 패턴(27)을 제거한다. (도 4, 도 5 참조)
다음, 전체표면 상부에 비트라인용 도전층을 형성하고 CMP공정 또는 CEP공정 또는 전면식각공정을 실시하여 상기 비트라인 트렌치(32)의 상부를 소정 두께 노출시키는 비트라인(33)을 형성한다. 상기 비트라인용 도전층은 다결정실리콘층, Ti,TiN, WSix또는 W으로 사용한다. (도 6 참조)
그 다음, 전체표면 상부에 제2마스크절연막(도시안됨)을 형성하고 CMP공정 또는 CEP공정 또는 전면식각공정을 실시하여 상기 비트라인 트렌치(32)의 노출된 부분을 매립시키는 제2마스크절연막패턴(35)을 형성한다. (도 7 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은, 다마신공정을 사용하여 비트라인 및 비트라인 콘택을 형성하는 경우 비트라인간에 단락을 방지하는 절연막 스페이서의 형성공정시 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 식각마스크로 비트라인 트렌치의 일부를 형성한 다음, 그 식각면에 절연막 스페이서를 형성하고 계속해서 비트라인 트렌치 및 비트라인 콘택홀을 형성한 다음, 상기 감광막 패턴을 제거하고 비트라인 콘택 및 비트라인을 형성함으로써 비트라인 트렌치 및 비트라인 콘택홀 형성후 절연막 스페이서를 형성하는 경우 상기 비트라인 콘택홀이 매립되는 것을 방지하고, 비트라인을 식각공정이 아닌 증착공정으로 형성할 수 있으므로 비트라인과 주변의 다른 물질과의 계면특성을 향상시켜 후속 고온공정에서 비트라인이 리프팅되는 것을 방지하여, 전기적 특성이 우수하지만 리프팅되지 쉬운 물질로도 비트라인으로 형성할 수 있으므로 소자의 동작 특성을 향상시킬 수 있는 이점이 있다.

Claims (7)

  1. 반도체기판 상부에 상측에 제1마스크절연막패턴이 구비되고, 측벽에 제1절연막 스페이서가 구비되는 게이트전극과 소오스/드레인영역으로 구성되는 모스전계효과 트랜지스터를 형성하고, 전체표면 상부에 제1층간절연막을 형성하는 공정과,
    상기 제1층간절연막 상부에 비트라인 콘택으로 예정되는 부분을 노출시키는 식각방지막을 형성하는 공정과,
    전체표면 상부에 제2층간절연막을 형성하고, 상기 제2층간절연막 상부에 비트라인으로 예정되는 부분을 노출시키는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 상기 제2층간절연막을 소정 두께 식각하고, 전체표면 상부에 제2절연막을 형성하는 공정과,
    상기 제2절연막을 전면식각공정으로 식각하여 제2절연막 스페이서를 형성하는 동시에 상기 제2층간절연막과 제1층간절연막을 제거하여 비트라인 트렌치와 비트라인 콘택홀을 형성한 후, 상기 감광막 패턴을 제거하는 공정과,
    전체표면 상부에 도전층을 형성하여 상기 비트라인 콘택홀과 비트라인 트렌치를 매립시키는 비트라인 콘택 및 비트라인을 형성하는 공정과,
    상기 비트라인의 상부를 식각하여 상기 비트라인 트렌치 내부를 소정 두께 노출시킨 후, 상기 노출된 비트라인 트렌치를 매립시키는 제2마스크절연막 패턴을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1마스크절연막 패턴은 SiON막, Si를 10% 이상 함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 식각방지막은 SiON막, Si를 10% 이상 함유하는 SiON막, TiO2막, Al2O3막 및 Ta2O5막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제2층간절연막은 CF4/Ar, CHF3/Ar 및 C4F8/Ar으로 이루어지는 군에서 임의로 선택되는 하나를 주식각가스로 사용하고, 산소를 포함하는 가스를 혼합한 혼합가스를 식각가스로 사용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2절연막은 CF4/Ar, CHF3/Ar 등의 질화막 식각가스에 바이어스 파워를낮추고 CH2F2, CH3F 등의 C-H-F계 가스를 혼합시킨 혼합가스를 식각가스로 사용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제2층간절연막 및 제1층간절연막은 C2F6또는 C2F4또는 C3F6또는 C3F8또는 C4F6또는 C4F8또는 C5F8또는 C5F10또는 C2HF5등 다량의 폴리머를 유발하는 과탄소함유가스 또는 상기 과탄소함유가스에 수소를 함유하는 가스를 혼합시킨 혼합가스를 식각가스로 사용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
  7. 제 1 항 또는 제 6 항에 있어서,
    상기 제2층간절연막 및 제1층간절연막은 상기 식각가스에 불활성가스를 혼합시킨 혼합가스를 식각가스로 사용하여 제거하는 것을 특징으로 하는 반도체소자의 제조방법.
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