KR20010059981A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 고집적 반도체소자의 콘택형성공정시 소자분리절연막을 반도체기판의 활성영역보다 낮게 형성한 다음, 상기 소자분리절연막 상부에 식각방지막으로 질화막을 형성하여 비트라인 또는 저장전극 콘택홀을 형성하는 경우 소자분리절연막이 손상되는 것을 방지하여 콘택접합 누설전류(contact junction leakage current)의 발생을 억제하고, 콘택을 크게 형성할 수 있으므로 접촉저항이 증가하는 것을 방지할 수 있고, 공정마진을 확보하여 사진공정을 용이하게 실시할 수 있으며, 소자의 동작특성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소자분리절연막 상부에 식각방지막을 형성하여 콘택홀을 형성하기 위한 식각공정시 상기 소자분리절연막이 손상되는 것을 방지하는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원의 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.5, 0.3㎛ 정도가 한계이고, 0.3㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한, 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 콘택제조방법에 관하여 살펴보면 다음과 같다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(10) 상에 패드산화막과 질화막을 순차적으로 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 제1감광막패턴(13)을 형성한다.
다음, 상기 제1감광막패턴(13)을 식각마스크로 상기 패드산화막과 질화막을 식각하여 패드산화막패턴(11), 질화막패턴(12)을 형성하고, 계속해서 상기 반도체기판(10)을 식각하여 트렌치를 형성한다. (도 1a 참조)
그 다음, 상기 제1감광막패턴(13)을 제거하고, 전체표면 상부에 매립절연막(도시안됨)을 형성한 후, 상기 매립절연막을 CMP공정으로 평탄화시킨다.(도 1b참조)
다음, 상기 매립절연막을 습식식각방법으로 소정 두께 제거하고, 상기 질화막패턴(12) 및 패드산화막패턴(11)을 제거하여 소자분리절연막(14)을 형성한다.(도 1c 참조)
그 다음, 상기 소자분리절연막(14) 이외의 활성영역에 워드라인(15)을 형성하고, 전체표면 상부에 층간절연막(16)을 형성하여 평탄화시킨 후, 상기 층간절연막(16) 상부에 비트라인 콘택 또는 저장전극콘택으로 예정되는 부분을 노출시키는 제2감광막 패턴(17)을 형성한다.
다음, 상기 제2감광막패턴(17)을 식각마스크로 사용하여 상기 층간절연막(16)을 식각하여 콘택홀(18)을 형성한다.(도 1d 참조)
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법은 비트라인 콘택홀과 저장전극 콘택홀을 형성하기 위한 식각공정시 콘택홀의 크기가 커지거나, 마스크공정시 미스얼라인이 발생하는 경우 인접해 있는 소자분리절연막이 식각되어누설전류의 원인을 발생시킨다. 이때, 상기 콘택홀이 소자분리절연막의 일부에 걸쳐 접합영역의 아래쪽까지 깊이 식각되어 고농도 확산층이 접합영역 아래로 확산되어 누설전류를 발생시키고, 소자분리절연막과 활성영역의 경계부분에 트렌치식각시의 식각손상이 집중되어 이 부분의 격자구조가 훼손되는 디스로케이션(dislocation)현상이 발생되고 상기 디스로케이션은 상기 식각손방부분과 만나서 누설전류를 발생시켜 소자의 오동작을 유발시키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여,소자분리절연막을 반도체기판의 활성영역보다 낮게 형성시킨 다음, 상기 소자분리절연막 상부에 식각방지막으로 질화막을 형성함으로써 후속 콘택홀을 형성하기 위한 식각공정시 상기 소자분리절연막이 손상되는 것을 방지하는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d 는 종래기술에 따른 반도체소자의 제조방법을 도시한 단면도.
도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도.
<도면의 주요부분에 대한 부호의 설명>
10, 20, 30 : 반도체기판 11, 21, 31 : 패드산화막패턴
12, 22, 32 : 질화막패턴 13 : 제1감광막패턴
14, 23, 33 : 소자분리절연막 15, 25 : 워드라인
16, 26 : 층간절연막 17 : 제2감광막 패턴
18, 28 : 콘택홀 24a : 식각방지막
24b : 식각방지막패턴 27, 34 : 감광막패턴
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 식각마스크로 상기 적층구조 및 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
상기 감광막패턴을 제거하는 공정과,
전체표면 상부에 매립절연막을 형성하고, 상기 절연막패턴을 식각장벽으로 사용하여 상기 매립절연막을 제1화학적 기계적 연마공정으로 제거하는 공정과,
상기 매립절연막을 전면식각공정으로 소정 두께 제거하여 소자분리절연막을 형성하되, 상기 소자분리절연막은 상기 반도체기판의 활성영역보다 낮게 형성하는 공정과,
전체표면 상부에 식각방지막을 형성하는 공정과,
상기 식각방지막과 질화막패턴을 제2화학적 기계적 연마공정으로 제거하되, 상기 소자분리절연막 상부에 식각방지막패턴을 형성하는 공정과,
상기 패드산화막패턴을 제거하는 공정을 포함하는 것을 제1특징으로 한다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,
상기 제1감광막패턴을 식각마스크로 상기 적층구조 및 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,
상기 제1감광막패턴을 제거하는 공정과,
전체표면 상부에 매립절연막을 형성하고, 상기 매립절연막은 상기 절연막패턴을 식각장벽으로 사용한 제1화학적 기계적 연마공정으로 제거하는 공정과,
상기 매립절연막을 전면식각하여 상기 트렌치를 매립하는 소자분리절연막을 형성하되, 상기 소자분리절연막은 상기 반도체기판의 활성영역보다 높게 형성하는공정과,
전체표면 상부에 반도체기판의 셀영역을 노출시키는 제2감광막패턴을 형성하고, 상기 제2감광막패턴을 식각마스크로 상기 소자분리절연막을 소정 두께 식각하여 상기 활성영역보다 낮게 형성하는 공정과,
상기 제2감광막패턴을 제거하고, 전체표면 상부에 식각방지막을 형성하는 공정과,
상기 식각방지막과 질화막패턴을 제2화학적 기계적 연마공정으로 제거하여 상기 셀영역 상에 형성되어 있는 소자분리절연막 상부에 식각방지막패턴을 형성하는 공정과,
상기 패드산화막패턴을 제거하는 공정을 포함하는 것을 제2특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 2a 내지 도 2c 는 본 발명의 제1실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 반도체기판 전영역에 걸쳐 이루어지는 공정을 도시한다.
먼저, 반도체기판(20) 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 소자분리마스크를 식각마스크로 상기 적층구조 및 반도체기판(20)을 식각하여 질화막 패턴(22), 패드산화막패턴(21) 및 트렌치(도시안됨)을 형성한다. 상기 패드산화막은 50 ∼ 1000Å, 상기 질화막은 50 ∼ 5000Å 두께로 형성하고, 상기 트렌치는 1000 ∼ 10000Å 깊이로 형성한다.
다음, 전체표면 상부에 매립절연막(도시안됨)을 형성한다. 상기 매립절연막은 저온산화막(low temperature oxide, LTO), 중온산화막(middle temperature oxide, MTO), 고온산화막(high temperature oxide, HTO), PE-TEOS(plasma enhanced tetra ethyl ortho silicate glass)막, 고밀도플라즈마산화막(high density plasma oxide, HDP) 및 O3-TEOS(ozon tetra ethyl ortho silicate glass)로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성한다.
그 다음, 상기 매립절연막과 질화막 패턴(22)을 화학적기계적연마(chemical mechanical polishing, 이하 CMP 라 함)공정으로 제거하되, 상기 CMP공정은 상기 질화막 패턴(22)이 10 ∼ 2000Å 두께 남을 때까지 실시한다.
후속공정으로 상기 매립절연막을 전면식각하여 상기 반도체기판(20)의 활성영역보다 50 ∼ 1000Å 낮은 소자분리절연막(23)을 형성한다. 상기 전면식각공정은 건식 또는 습식식각공정으로 실시된다.
그 다음, 전체표면 상부에 식각방지막(24a)을 형성하되, 상기 식각방지막(24a)은 PE-질화막(plasma enhanced nitride) 또는 산화질화막(oxynitride)을 사용하여 100 ∼ 5000Å 두께로 형성한다.
다음, 상기 식각방지막(24a)과 질화막패턴(22)을 CMP공정으로 제거하여 상기 소자분리절연막(23) 상부에 식각방지막패턴(24b)을 형성한다.
그 다음, 상기 패드산화막패턴(21)을 제거한다. (도 2b 참조)
그 후, 상기 반도체기판(20)의 활성영역에 워드라인(25)을 형성하고, 전체표면 상부에 층간절연막(26)을 형성한 다음, 상기 층간절연막(26) 상부에 비트라인 콘택 및 저장전극 콘택으로 예정되는 부분을 노출시키는 감광막패턴(27)을 형성한다.
그 다음, 상기 감광막패턴(27)을 식각마스크로 상기 층간절연막(26)을 식각하여 콘택홀(28)을 형성한다. (도 2c 참조)
도 3a 및 도 3b 는 본 발명의 제2실시예에 따른 반도체소자의 제조방법을 도시한 단면도로서, 제1실시예와는 달리 셀영역(Ⅰ) 상에 형성되어 있는 소자분리절연막(33) 상부에만 식각방지막패턴(35)을 형성하는 것을 도시한다.
제1실시예와 같이 트렌치를 형성하고, 매립절연막을 형성한 다음, CMP공정으로 평탄화시킨 후 전면식각공정을 실시한 후, 반도체기판(30)의 셀영역(Ⅰ)을 노출시키는 감광막패턴(34)을 형성한 다음, 상기 감광막패턴(34)을 식각마스크로 상기 매립절연막을 식각하여 소자분리절연막(33)을 형성하되, 상기 소자분리절연막(33)이 반도체기판(30)의 활성영역보다 낮게 형성되게 한다. 이때, 상기 CMP공정은 상기 질화막패턴(32)이 10 ∼ 2000Å 남을 때까지 실시하고, 상기 전면식각공정은 상기 매립절연막을 반도체기판(30) 표면보다 50 ∼ 200Å 높게 형성시킨다. (도 3a 참조)
그 후, 상기 감광막패턴(34)을 제거하고, 식각방지막을 형성한 다음, CMP공정을 실시하여 상기 식각방지막 및 질화막패턴(32)을 제거하여 상기 셀영역(Ⅰ) 상에 형성된 소자분리절연막(33) 상부에 식각방지막패턴(35)을 형성한다. (도 3b 참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 고집적반도체소자의 콘택형성공정시 소자분리절연막을 반도체기판의 활성영역보다 낮게 형성한 다음, 상기 소자분리절연막 상부에 식각방지막으로 질화막을 형성하여 비트라인 또는 저장전극 콘택홀을 형성하는 경우 소자분리절연막이 손상되는 것을 방지하여 콘택접합 누설전류의 발생을 억제하고, 콘택을 크게 형성할 수 있으므로 접촉저항이 증가하는 것을 방지할 수 있고, 공정마진을 확보하여 사진공정을 용이하게 실시할 수 있으며, 소자의 동작특성 및 수율을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 이점이 있다.
Claims (11)
- 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,상기 감광막패턴을 식각마스크로 상기 적층구조 및 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,상기 감광막패턴을 제거하는 공정과,전체표면 상부에 매립절연막을 형성하고, 상기 절연막패턴을 식각장벽으로 사용하여 상기 매립절연막을 제1화학적 기계적 연마공정으로 제거하는 공정과,상기 매립절연막을 전면식각공정으로 소정 두께 제거하여 소자분리절연막을 형성하되, 상기 소자분리절연막은 상기 반도체기판의 활성영역보다 낮게 형성하는 공정과,전체표면 상부에 식각방지막을 형성하는 공정과,상기 식각방지막과 질화막패턴을 제2화학적 기계적 연마공정으로 제거하되, 상기 소자분리절연막 상부에 식각방지막패턴을 형성하는 공정과,상기 패드산화막패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 패드산화막은 50 ∼ 1000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 질화막은 50 ∼ 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치는 1000 ∼ 10000Å 깊이로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 매립절연막은 저온산화막, 중온산화막, 고온산화막, PE-TEOS막, 고밀도플라즈마산화막 및 O3-TEOS막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 제2화학적 기계적 연마공정은 상기 질화막 패턴이 10 ∼ 2000Å 두께 남을 때까지 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 전면식각공정은 습식 또는 건식식각공정으로 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 전면식각공정으로 상기 소자분리절연막은 활성영역보다 50 ∼ 1000Å 낮게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 식각방지막은 PE-질화막 또는 산화질화막을 사용하여 100 ∼ 5000Å 두께로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 반도체기판 상부에 패드산화막과 질화막의 적층구조를 형성하고, 상기 질화막 상부에 소자분리영역으로 예정되는 부분을 노출시키는 제1감광막패턴을 형성하는 공정과,상기 제1감광막패턴을 식각마스크로 상기 적층구조 및 반도체기판을 식각하여 질화막패턴, 패드산화막패턴 및 트렌치를 형성하는 공정과,상기 제1감광막패턴을 제거하는 공정과,전체표면 상부에 매립절연막을 형성하고, 상기 매립절연막은 상기 절연막패턴을 식각장벽으로 사용한 제1화학적 기계적 연마공정으로 제거하는 공정과,상기 매립절연막을 전면식각하여 상기 트렌치를 매립하는 소자분리절연막을 형성하되, 상기 소자분리절연막은 상기 반도체기판의 활성영역보다 높게 형성하는 공정과,전체표면 상부에 반도체기판의 셀영역을 노출시키는 제2감광막패턴을 형성하고, 상기 제2감광막패턴을 식각마스크로 상기 소자분리절연막을 소정 두께 식각하여 상기 활성영역보다 낮게 형성하는 공정과,상기 제2감광막패턴을 제거하고, 전체표면 상부에 식각방지막을 형성하는 공정과,상기 식각방지막과 질화막패턴을 제2화학적 기계적 연마공정으로 제거하여 상기 셀영역 상에 형성되어 있는 소자분리절연막 상부에 식각방지막패턴을 형성하는 공정과,상기 패드산화막패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 10 항에 있어서,상기 전면식각공정으로 상기 소자분리절연막은 활성영역보다 50 ∼ 200Å 높게 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067977A KR20010059981A (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067977A KR20010059981A (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010059981A true KR20010059981A (ko) | 2001-07-06 |
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ID=19635065
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067977A KR20010059981A (ko) | 1999-12-31 | 1999-12-31 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20010059981A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
| KR100788359B1 (ko) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
-
1999
- 1999-12-31 KR KR1019990067977A patent/KR20010059981A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
| KR100788359B1 (ko) * | 2006-12-05 | 2008-01-02 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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