KR100527577B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 선택적 에피택셜 성장(selective epitaxial growth)방법에 의해 콘택플러그를 형성하는 공정에서 콘택으로 예정되는 부분에 미리 패드다결정실리콘층 패턴을 형성하여 콘택플러그를 형성하기 위한 씨드(seed)로 사용하여 성장률(growth ratio)의 한계를 개선하여 콘택플러그를 높게 형성할 수 있기 때문에 후속공정을 용이하게 하고, 게이트전극 측벽의 절연막 스페이서형성공정시 손상된 반도체기판을 보상하여 콘택특성을 향상시킴으로써 반도체소자의 특성 및 수율을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 고집적 소자의 콘택플러그가 형성될 부분에 패드다결정실리콘층 패턴을 형성한 다음, 상기 패드다결정실리콘층 패턴을 씨드로 사용해서 선택적 에피택셜 성장방법에 의해 콘택플러그를 형성하는 방법에 관한 것이다.
최근의 반도체장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체장치의 제조공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
상기 감광막 패턴의 분해능(R)은 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture : NA, 개구수)에 반비례한다.
[ R = k*λ/NA, R=해상도, λ=광원의 파장, NA=개구수]
여기서, 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를 들어 파장이 436 및 365nm인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 각각 약 0.5, 0.3㎛ 정도가 한계이고, 0.3㎛이하의 미세 패턴을 형성하기 위해 파장이 작은 원자외선(deep ultra violet ; DUV), 예를 들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광장치를 이용하거나, 공정상의 방법으로는 노광마스크(photo mask)를 위상 반전 마스크(phase shift mask)를 사용하는 방법과, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘.(contrast enhancement layer, 이하 CEL이라 함)방법이나 두 층의 감광막 사이에 SOG 등의 중간층을 개재시킨 삼층레지스트(tri layer resist, TLR) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 소자가 고집적화되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스펙트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택을 형성하기 위하여 제조 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소된다.
이러한 콘택홀은 간격유지를 위하여 마스크 정렬시 오배열의 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration) 등과 같은 요인들을 고려하여 마스크를 형성한다.
그리고, 콘택홀 형성시 리소그래피(lithography)공정의 한계를 극복하기 위하여 자기 정렬 방법으로 콘택홀을 형성하는 자기정렬콘택(self aligned contact, 이하 SAC 라 함)기술이 개발되었다.
상기 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막 등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각방어막으로 사용하는 방법이 있다.
도시되어 있지는 않으나, 종래 반도체소자의 SAC 제조방법에 관하여 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소정의 하부구조물, 예를 들어 소자분리 절연막과 게이트 절연막, 마스크 산화막 패턴과 중첩되어 있는 게이트 전극 및 소오스/드레인영역 등의 모스 전계효과 트랜지스터(MOS field effect transistor : 이하 MOS FET 라 함) 등을 형성한 후, 상기 구조의 전표면에 식각방지막과 산화막 재질의 층간절연막을 순차적으로 형성한다.
그 다음, 상기 반도체기판에서 저장전극이나 비트라인 등의 콘택으로 예정되어 있는 부분 상의 층간절연막을 노출시키는 감광막 패턴을 형성한 후, 상기 감광막 패턴에 의해 노출되어 있는 층간절연막을 건식식각하여 식각방지막을 노출시키고, 다시 식각방지막을 식각하여 콘택홀을 형성한다.
그러나, 상기와 같이 종래기술에 따른 반도체소자의 제조방법에 따르면 반도체소자가 고집적화되어감에 따라 비트라인콘택과 저장전극콘택은 질화막 또는 산화질화막을 이용한 자기정렬콘택방법을 사용하여 형성하는데, 콘택모양을 홀타입과 T타입으로 형성하고 있으며, 홀타입의 경우 리소그래피공정의 중첩정확도한계와 평탄화막의 식각공정에서 경사단면으로 인하여 콘택영역확보에 문제가 있다. 이를 개선하기 위하여 홀타입의 변형된 모양인 T타입으로 콘택을 형성하는데 이는 CMP공정을 다수 사용하기 때문에 소자의 제조비용이 높고, CMP공정중 콘택플러그를 분리시키는 공정이 매우 어렵고 복잡하여 양산에 적용하기 어렵고, 소자의 수율을 감소시키는 원인이 되고 있다.
따라서, 이들 기술보다 진일보한 기술로 선택적 에피택셜 성장방법을 사용하여 콘택플러그를 형성하는 기술이 개발되었으나, 게이트전극의 측벽에 절연막 스페이서 형성공정시 반도체기판을 손상시켜 선택적 에피택셜 성장에 영향을 미치고, 성장률의 한계에 의해 콘택플러그 성장의 한계 문제등이 있다. 콘택플러그 성장의 한계는 후속 비트라인 콘택 또는 저장전극 콘택을 형성하기 위해 평탄화막을 식각하는 경우 소자분리막 손상의 여지를 제공함으로써 GIDL(gate induced drain leakage)을 야기하여 소자의 특성을 악화시키고, 소자의 수율을 저하시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 모스전계효과 트랜지스터를 형성한 다음, 콘택플러그로 예정되는 부분에 패드다결정실리콘층 패턴을 형성하고, 상기 패드다결정실리콘층 패턴을 씨드로 사용한 선택적 에피택셜 성장방법으로 콘택플러그를 형성하여 GIDL현상을 방지하고, 콘택접합 누설전류를 저하시켜 콘택저항특성 및 소자의 동작특성을 향상시키는 반도체소자의 제조방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은,
반도체기판에서 소자분리영역으로 예정되는 부분에 소자분리막을 형성하는 공정과,
전체표면 상부에 게이트절연막을 형성하고, 게이트전극과 마스크절연막 패턴의 적층구조와 상기 적층구조의 측벽에 절연막 스페이서와 소오스/드레인영역을 구비하는 모스전계효과 트랜지스터를 형성하는 공정과,
전체표면 상부에 패드다결정실리콘층을 형성하는 공정과,
상기 패드다결정실리콘층 상부에 상기 반도체기판에서 콘택으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 상기 패드다결정실리콘층을 식각하여 패드다결정실리콘층 패턴을 형성하되, 상기 패드다결정실리콘층 패턴은 콘택으로 예정되는 부분의 반도체기판 및 절연막 스페이서의 측벽에 중첩시켜 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,
상기 패드다결정실리콘층 패턴을 씨드로 실리콘 에피층을 성장시켜 콘택플러그를 형성하는 공정과,상기 반도체 기판 전체 표면에 평탄화막을 형성하는 공정과, 상기 평탄화막을 식각하여 비트라인콘택을 정의하는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 의한 레이아웃도로서, 다수개의 게이트전극(15)이 수직방향으로 소자분리막(13)에 의해 소정 거리 이격되어 형성되어 있고, 상기 게이트전극(15)의 양측에 활성영역(30)이 구비되어 있는 것을 도시하고, 도 2a 내지 도 2f 는 도 1 의 선 A-A' 에 따라 반도체소자의 제조방법을 도시한 단면도이다.
먼저, 반도체기판(11)에서 소자분리영역으로 예정되는 부분에 소자분리막(13)을 형성하고, 전체표면 상부에 게이트절연막(도시안됨)을 형성한다.
다음, 상기 게이트절연막 상부에 게이트전극용 도전층(도시안됨)과 마스크절연막(도시안됨)의 적층구조를 형성하고, 게이트전극 마스크를 식각마스크로 상기 적층구조를 식각하여 게이트전극(15)과 마스크절연막 패턴(17)을 형성한다. 여기서, 상기 절연막 스페이서(19)와 마스크절연막 패턴(17)은 SiN막 또는 SiON막 또는 Al2O3막 또는 Ta2O5막 또는 SiCH막 또는 SiOH막 등으로 형성한다.
그 다음, 전체표면 상부에 절연막을 형성한 다음, 전면식각하여 상기 게이트전극(15)과 마스크절연막 패턴(17)의 측벽에 절연막 스페이서(19)를 형성한다.
다음, 전체표면 상부에 소정 두께의 패드다결정실리콘층(21a)을 형성한다. 여기서, 상기 패드다결정실리콘층(21a)을 형성하여 상기 절연막 스페이서(19)의 형성공정시 손상된 반도체기판(11)을 보상하고, 후속 콘택플러그형성시 씨드(seed)로 사용한다. (도 2a참조)
그 다음, 상기 패드다결정실리콘층(21a) 상부에 콘택플러그로 예정되는 부분을 보호하는 제1감광막 패턴(23)을 형성한다. 이때, 상기 제1감광막 패턴(23)은 콘택으로 예정되는 반도체기판(11)에서 절연막 스페이서(19)에 중첩시켜 형성된다. (도 2b참조)
그리고, 상기 제1감광막 패턴(23)을 식각마스크로 상기 패드다결정실리콘층(21a)을 식각하여 패드다결정실리콘층 패턴(21b)을 형성한 다음, 상기 제1감광막 패턴(23)을 제거한다. 이때, 상기 패드다결정실리콘층(21a)은 HNO3/CH3COOH/HF/DI의 혼합용액을 에천트로 사용하여 습식 등방성식각공정으로 식각하거나, CF4 또는 SF6 또는 NF3 또는 C2F6 등의 주식각가스와, O2 또는 CO2 또는 CO 또는 SO2 등 산소를 함유하는 가스와, He 또는 Ne 또는 Ar 또는 Xe 등의 불활성가스를 혼합한 혼합가스를 에천트로 사용하여 건식 등방성식각공정으로 식각한다. (도 2c참조)
다음, 상기 패드다결정실리콘층 패턴(21b)를 씨드로 실리콘 에피층을 성장시켜 콘택플러그(24)를 형성한다. 여기서, 상기 실리콘 에피층은 선택적 에피택셜 성장방법을 사용하여 다결정실리콘층으로 형성되는 것이 바람직하다. (도 2d참조)
그 다음, 전체표면 상부에 평탄화막(25)을 형성하고, 상기 평탄화막(25) 상부에 상기 콘택플러그(24)에서 비트라인 콘택으로 예정되는 부분을 노출시키는 제2감광막 패턴(27)을 형성한다. (도 2e참조)
다음, 상기 제2감광막 패턴(27)을 식각마스크로 상기 평탄화막(25)을 식각하여 비트라인콘택으로 예정되는 콘택플러그(24)를 노출시키는 콘택홀(29)을 형성하고, 상기 제2감광막 패턴(27)을 제거한다. 이때, 상기 식각공정은 C2F6 또는 C2F4 또는 C3F6 또는 C3F8또는 C4F6 또는 C
4F8 또는 C5F8 또는 C5F10 또는 C2HF5 등 다량의 폴리머를 유발하는 과탄소함유가스를 사용하여 실시하거나, 상기 과탄소함유가스에 CHF3, CH3F, CH2F2, CH2, CH4, C2H4, H2 등 수소를 함유하는 가스를 혼합한 혼합가스를 사용하여 실시할 수 있다. 그리고, 상기 과탄소함유가스 및 상기 혼합가스에 He, Ne, Ar 또는 Xe 등의 불활성가스를 포함시켜 식각공정을 실시함으로써 플라즈마안정 및 스퍼터효과를 증대시켜 식각멈춤현상을 개선하여 재현성있는 식각공정을 실시할 수 있다. 또한 상기 식각공정은 CxHyFz(x≥2, y≥2, z≥2)가스를 식각가스로 사용하여 마스크절연막 패턴(17) 및 절연막 스페이서(19)에 대해서 높은 식각선택비를 갖게 하고, 상기 CxHyFz(x≥2, y≥2, z≥2)가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각공정을 실시할 수 있다. (도 2f참조)
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 제조방법은, 선택적 에피택셜 성장(selective epitaxial growth)방법에 의해 콘택플러그를 형성하는 공정에서 콘택으로 예정되는 부분에 미리 패드다결정실리콘층 패턴을 형성하여 콘택플러그를 형성하기 위한 씨드(seed)로 사용하여 성장률(growth ratio)의 한계를 개선하여 콘택플러그를 높게 형성할 수 있기 때문에 후속공정을 용이하게 하고, 게이트전극 측벽의 절연막 스페이서형성공정시 손상된 반도체기판을 보상하고, 콘택면적이 증가하여 콘택저항이 낮아져 접합누설전류 등의 문제를 향상시키는 이점이 있다.
도 1 은 본 발명에 따른 반도체소자의 제조방법에 의한 레이아웃도.
도 2a 내지 도 2f 는 도 1 의 선 A-A' 에 따라 반도체소자의 제조방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 소자분리막
15 : 게이트전극 17 : 마스크절연막패턴
19 : 절연막 스페이서 21a : 패드다결정실리콘층
21b : 패드다결정실리콘층 패턴 23 : 제1감광막 패턴
24 : 콘택플러그 25 : 평탄화막
27 : 제2감광막 패턴 29 : 콘택홀
30 : 활성영역
Claims (12)
- 소자분리막이 구비된 반도체 기판 상부에 게이트절연막을 형성하고, 게이트전극과 마스크절연막 패턴의 적층구조와 상기 적층구조의 측벽에 절연막 스페이서와 소오스/드레인영역을 구비하는 모스전계효과 트랜지스터를 형성하는 공정과,상기 반도체 기판의 전체표면 상부에 패드다결정실리콘층을 형성하는 공정과,상기 패드다결정실리콘층 상부에 상기 반도체기판에서 콘택으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 상기 패드다결정실리콘층을 식각하여 패드다결정실리콘층 패턴을 형성하되, 상기 패드다결정실리콘층 패턴은 콘택으로 예정되는 부분의 반도체기판 및 절연막 스페이서의 측벽에 중첩시켜 형성한 다음, 상기 감광막 패턴을 제거하는 공정과,상기 패드다결정실리콘층 패턴을 씨드로 실리콘 에피층을 성장시켜 콘택플러그를 형성하는 공정과,상기 반도체 기판 전체 표면에 평탄화막을 형성하는 공정과,상기 평탄화막을 식각하여 비트라인콘택을 정의하는 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 절연막 스페이서와 마스크절연막 패턴은 SiN막, SiON막, Al2O3막, Ta2O 5 막, SiCH막 및 SiOH막으로 이루어지는 군에서 임의로 선택되는 하나를 사용하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 패드다결정실리콘층 패턴은 건식 등방성식각공정 또는 습식 등방성식각공정으로 형성되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 습식 등방성식각공정은 HNO3/CH3COOH/HF/DI의 혼합용액을 에천트로 사용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 3 항에 있어서,상기 건식 등방성식각공정은 CF4 , SF6 , NF3 및 C2F6 으로 이루어지는 군에서 임의로 선택되는 하나를 주식각가스로 사용하고, 산소를 함유하는 가스와, 불활성가스를 혼합한 혼합가스를 에천트로 사용하여 실시되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화막은 상기 마스크절연막 패턴과 절연막 스페이서에 대하여 높은 선택비 차이를 갖도록 C2F6, C2F4, C3F6, C3F8, C4F6, C4F8, C5F8, C5F10 및 C2HF5 로 이루어지는 군으로부터 선택되는 다량의 폴리머를 유발하는 과탄소함유가스로 실시하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 6 항에 있어서,상기 평탄화막의 식각공정은 상기 과탄소함유가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 6 항에 있어서,상기 평탄화막은 상기 과탄소함유가스와 수소를 포함하는 가스의 혼합가스로 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 수소를 포함하는 가스는 CHF3, CH3F, CH2F2, CH2, CH4, C2H4 또는 H2인 것을 특징으로 하는 반도체소자의 제조방법.
- 제 8 항에 있어서,상기 평탄화막은 상기 혼합가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서,상기 평탄화막은 상기 마스크절연막 패턴과 절연막 스페이서에 대하여 높은 선택비를 갖도록 CxHyFz(x≥2, y≥2, z≥2)가스를 식각가스로 사용하여 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제 11 항에 있어서,상기 평탄화막은 상기 CxHyFz(x≥2, y≥2, z≥2)가스에 불활성가스를 혼합한 혼합가스를 식각가스로 사용하여 식각되는 것을 특징으로 하는 반도체소자의 제조방법.
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