KR19990057926A - 반도체 소자의 자기정렬콘택 형성 방법 - Google Patents

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Abstract

본 발명은 질화막을 베리어로 사용하므로써 발생되는 응력 문제를 해결하고, 콘택 측벽의 스페이서를 별도로 사용하지 않아 콘택 저항을 감소시키는 반도체소자의 자기정렬콘택 형성방법을 제공하고자 하는 것으로서, 이를 위해 본 발명은 반도체기판 상부에 제1전도막과 마스크절연막이 차례로 적층된 패턴을 형성하는 단계; 상기 패턴의 측벽에 스페이서절연막을 형성하는 단계; 전체구조 상부에 버퍼절연막과 베리어 폴리실리콘막을 차례로 적층하는 단계; 콘택 영역을 제외한 소정 부위의 상기 베리어 폴리실리콘막을 선택적 산소 이온주입에 의해 산화시키는 단계; 전체구조 상부에 층간절연막을 형성하는 단계; 및 콘택 마스크를 형성하고 상기 베리어 폴리실리콘막을 식각정지층으로하여 상기 층간절연막을 식각하고, 상기 베리어 폴리실리콘막을 식각한 다음, 상기 버퍼절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자의 자기정렬콘택 형성 방법
본 발명은 반도체소자의 제조 공정에 관한 것으로서, 더욱 상세하게는 자기정렬콘택(self align contact) 형성방법에 관한 것이다.
반도체 메모리 및 비메모리 소자의 제조에 있어서, 미세선폭의 집적소자 제조시 콘택을 형성할 때 질화막을 자기정렬콘택시의 식각 베리어(barrier)로 사용한 자기정렬콘택(nitride barrier self align contact : NBSAC) 형성 기술을 사용하였다.
DRAM 제조 공정에서 비트라인 콘택을 이러한 NBSAC 공정으로 형성하는 방법을 보면 다음과 같다. 먼저, 실리콘 기판상에 트랜지스터의 게이트 전극용 폴리실리콘막을 증착한다. 이어서 이 폴리실리콘막 상에 산화물인 MTO(medium temperature oxide)막을 증착한다. 그 후 마스크 및 식각 공정으로 MTO막 및 폴리실리콘막을 패터닝한 다음, 폴리실리콘 측벽에 스페이서를 형성한다. 이 스페이서는 사이드 월로서 역시 산화물이다. 그후 전체적으로 버퍼 산화막을 증착하고 이어서 베리어 질화막을 증착한다. 그 다음 층간절연막을 증착하고 그 위에 비트라인 콘택 마스크 및 식각 공정으로 층간절연막을 식각하고, 이어서 그 하층인 질화물 및 버퍼 산화막을 식각하므로 콘택홀이 형성된다.
이러한 NBSAC 형성 방법에서는, 질화막이 베리어로서 역할을 하기 위해서 산화막과 충분한 식각선택비(etch selectivity)를 가져야 한다. 즉, 층간절연막 식각시 질화막이 깨어지는 것을 방지하기 위해서 질화막 대 산화막의 식각선택비가 개선되어야하거나, 또는 질화막의 두께를 더 두껍게하는 것이 필요하다. 그러나 이 경우 질화물의 응력(stress)에 의해 크랙 등이 발생하는 문제가 발생된다.
또한, NBSAC에서 산화물인 MTO 대신에 질화물을 사용하고, 게이트 전극의 측벽에 형성되는 스페이서를 산화막 대신에 질화막을 사용하는 방법이 있는데, 이 공정은 질화막과 기판 실리콘과의 팽창 계수 차이로 인해서 응력이 발생하는 문제가 있다.
또한, NBSAC에서 비트라인 콘택 부위에 미리 패드 폴리실리콘막을 형성하여 비트라인 콘택을 보다 쉽게 형성하는 방법이 있는데, 이는 콘택 부분에 패드 폴리실리콘막을 형성하기 위해서 추가 공정이 필요하며 콘택 저항이 커지는 문제가 있게 된다.
또 다른 방법으로서, NBSAC에 의해 비트라인 콘택홀이 완성된 다음, 이 측벽에 다시 비트라인과 게이트전극 간의 절연 확보를 위하여 산화물로 스페이서를 형성하는 방법이 있으나, 이는 콘택 면적이 작아지게되어 비트라인 콘택 저항이 증가하는 문제가 방생된다.
본 발명은 질화막을 베리어로 사용하므로써 발생되는 응력 문제를 해결하고, 콘택 측벽의 스페이서를 별도로 사용하지 않아 콘택 저항을 감소시키는 반도체소자의 자기정렬콘택 형성방법을 제공함을 그 목적으로 한다.
도1a 내지 도1j는 본 발명의 일실시예에 따른 자기정렬콘택 형성 공정도.
도2는 본 발명의 일실시예에서 산소 주입 공정을 생략했을 때의 문제점을 설명하기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명*
10 : 제1 폴리실리콘막
20 : 마스크용 MTO막
40 : 스페이서산화막
50 : 버퍼 산화막
60 : 베리어 폴리실리콘
70 : 비트라인 마스크 작업에 의한 포토레지스트
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 반도체기판 상부에 제1전도막과 마스크절연막이 차례로 적층된 패턴을 형성하는 단계; 상기 패턴의 측벽에 스페이서절연막을 형성하는 단계; 전체구조 상부에 버퍼절연막과 베리어 폴리실리콘막을 차례로 적층하는 단계; 콘택 영역을 제외한 소정 부위의 상기 베리어 폴리실리콘막을 선택적 산소 이온주입에 의해 산화시키는 단계; 전체구조 상부에 층간절연막을 형성하는 단계; 및 콘택 마스크를 형성하고 상기 베리어 폴리실리콘막을 식각정지층으로하여 상기 층간절연막을 식각하고, 상기 베리어 폴리실리콘막을 식각한 다음, 상기 버퍼절연막을 식각하여 콘택홀을 형성하는 단계를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조로 하여 설명하기로 한다.
도1a 내지 도1j는 본 발명의 일실시예에 따른 자기정렬콘택 형성 공정도로서, 산소 이온주입(oxigen implantation)을 이용한 폴리실리콘 베리어 자기정렬콘택(polysilicon barrier self align contact, 이하 PBSAC라 칭함) 형성 방법을 도시한 공정도이다.
먼저 도1a와 같이, 실리콘 기판상에 제1 폴리실리콘막(10)을 증착하고 도핑한다. 이어서 도 1b와 같이 기 형성된 제1 폴리실리콘막(10)상에 절연체인 산화물로서 MTO막(20)을 증착한다.
그후 도 1c와 같이, 게이트 마스크 및 식각공정을 통해서 MTO막(20)과 제1 폴리실리콘막(10)을 식각하여 패턴(30)을 형성한다. 이어서 도 1d와 같이 기 형성된 패턴(30)의 측벽에 스페이서산화막(40)을 형성한다.
이후 도 1e와 같이 전체적으로 버퍼 산화막(50)을 증착하고 그 위에 본 발명의 특징부인 베리어 폴리실리콘막(60)을 형성한다. 이어서 도 1f와 같이 비트라인 마스크(비트라인 패턴 형성을 위한 마스크) 작업에 의해 포토레지스트 패턴(70)을 형성하고 이를 마스크로하여 산소 이온주입을 실시한다. 이 단계에서 산소가 이온주입된 베리어 폴리실리콘막(60)이 실리콘산화막(SiO2)으로 산화되게 된다.
다음 단계로서 도 1g와 같이 포토레지스트 패턴(70)을 제거하고 층간절연막(80, 90)을 전체적으로 증착한다. 층간절연막은 비도핑산화물(80)과 평탄화를 위해 도핑된 산화물(90)을 통상 적층하여 사용한다.
그후 도 1h와 같이, 비트라인 콘택 마스크 작업으로 포토레지스트 패턴(100)을 형성한 다음, 상기 층간절연막(80, 90)을 선택적으로 식각하고, 도 1i와 같이 베리어 폴리실리콘막(60)을 식각하며, 도 1j와 같이 버퍼 산화막(50)을 식각하고 마스크인 포토레지스트 패턴(100)을 제거한다. 도면에는 콘택 영역(area)으로서 폭 "A"가 확보됨을 알 수 있다.
도2는 본 발명의 산소 이온주입 공정을 생략하고, 콘택 측벽에 산화물로서 스페이서(110)를 형성할 경우의 콘택 구조를 도시한 도면이다. 도면에서 볼 수 있듯이, 산소 이온주입 공정이 생략되었을 때는 이웃하는 비트라인(120a, 120b)간에 베리어 폴리실리콘막(60)에 의해 브리지(bridge)가 형성될 수 있다. 따라서 이를 방지하기 위해서 콘택홀의 측벽에 절연물로서 스페이서(110)를 형성하여야 하는데, 이때에는 이 스페이서(110)에 의해 콘택 영역 줄어들어("A"에서 "B"로) 비트라인의 콘택 저항이 증가되게 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이와 같이 본 발명을 실시하므로서 다음과 같은 효과를 얻을 수 있다. 즉, 버퍼 산화막 상에 베리어 층으로서 질화막을 사용할 때 야기되는 질화막의 응력 및 깨어지는 것을 방지할 수 있게 되며, 한편 산소 이온주입에 의해 베리어 폴리실리콘막이 이웃하는 셀 부위와 절연되므로 별도의 콘택 측벽의 스페이서 형성 공정이 필요 없어진다. 따라서 전술된 브리지 문제를 해결함과 동시에 콘택 영역을 더 넓게 확보하는 것이 가능하다.

Claims (3)

  1. 반도체기판 상부에 제1전도막과 마스크절연막이 차례로 적층된 패턴을 형성하는 단계;
    상기 패턴의 측벽에 스페이서절연막을 형성하는 단계;
    전체구조 상부에 버퍼절연막과 베리어 폴리실리콘막을 차례로 적층하는 단계;
    콘택 영역을 제외한 소정 부위의 상기 베리어 폴리실리콘막을 선택적 산소 이온주입에 의해 산화시키는 단계;
    전체구조 상부에 층간절연막을 형성하는 단계; 및
    콘택 마스크를 형성하고 상기 베리어 폴리실리콘막을 식각정지층으로하여 상기 층간절연막을 식각하고, 상기 베리어 폴리실리콘막을 식각한 다음, 상기 버퍼절연막을 식각하여 콘택홀을 형성하는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  2. 제1항에 있어서,
    상기 제1전도막은 게이트 전극을 위한 폴리실리콘막이고 상기 콘택홀은 비트라인 콘택홀인 반도체소자 제조방법.
  3. 제2항에 있어서,
    상기 선택적 산소 이온주입은 비트라인 마스크를 사용하는 반도체소자 제조방법.
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